DE19507547C2 - Verfahren zur Montage von Chips - Google Patents

Description

Bei der Herstellung von Halbleiterbausteinen mit integrierten Schaltungen oder diskreten Halbleiterbauelementen werden zu­ nächst Schaltungsstrukturen, die für die integrierte Schal­ tung bzw. das diskrete Halbleiterbauelement erforderlich sind, in einer Halbleiterscheibe gefertigt. Dabei wird zu­ meist eine Vielzahl gleichartiger Schaltungsstrukturen in ein und derselben Halbleiterscheibe prozessiert. Abhängig vom Bauelementtyp sind es typisch 50 bis 1000 Schaltungsstruktu­ ren pro Scheibe. Da diese Schaltungsstrukturen gleichzeitig prozessiert werden, werden trotz einer zumeist komplexen Pro­ zeßführung mit typischerweise mehreren hundert Prozeßschrit­ ten eine hohe Prozeßzuverlässigkeit, hohe Ausbeuten und kurze physikalische Durchlaufzeiten erzielt.

Nach Abschluß der Prozessierung werden die einzelnen Schal­ tungsstrukturen auf der Halbleiterscheibe in einem sogenann­ ten Wafer-Test getestet. Dabei werden die elektrisch funktio­ nierenden Schaltungsstrukturen ermittelt und durch sogenann­ tes "inking" markiert. Die Rückseite der Halbleiterscheibe wird anschließend durch Dünnen und Metallabscheidungen für eine nachfolgende Chipmontage vorbereitet.

Anschließend wird die Halbleiterscheibe in einzelne Chips vereinzelt. Als Chip wird ein Teil der Halbleiterscheibe be­ zeichnet, der eine Schaltungsstruktur für den jeweiligen Halbleiterbaustein umfaßt. Das Vereinzeln erfolgt durch Sägen oder Ritzen.

Nach einer Auslese der funktionsfähigen Chips werden diese in der sogenannten Chippräsentation der eigentlichen Montage zu­ geführt. Bei der Montage werden die einzelnen Chips jeweils auf einem Montagesubstrat befestigt. Das Befestigen erfolgt durch Löten, Kleben oder Anglasen (sogenanntes "die bon­ ding"). Bei der Befestigung geht es um die Herstellung eines mechanischen und thermischen Kontaktes zwischen dem Chip und dem Montagesubstrat.

Nachfolgend wird beim Bonden eine elektrische Verbindung zwi­ schen den Chipanschlüssen und den am Montagesubstrat befind­ lichen Gehäuseinnenanschlüssen gebildet.

Nach einer Verkapselung bzw. Versiegelung zum Schutz vor Um­ welteinflüssen folgen ein mechanischer Test, ein Klimatest und ein Endtest zur abschließenden elektrischen Prüfung der Chips.

Die zunehmende Komplexität und Integrationsdichte bei Halb­ leiterschaltungen bringt steigende Anforderungen an die Mon­ tagetechnik mit sich. Der Aufwand der Montage steigt mit grö­ ßer werdenden Chipflächen sowie der steigenden Zahl von An­ schlüssen. Zur mechanischen und elektrischen Verbindung der Chips werden u. a. Golddrähte bzw. Goldlote benötigt. Je nach Gehäusetyp und Montagetechnik werden vielfach spezielle Anlagen benötigt.

Mit ansteigenden Anschlußzahlen und kleiner werdenden Pinrastern sowie zunehmenden Scheibendurchmessern der Halbleiter­ scheiben steigen die Montagezeiten im Verhältnis zu den Pro­ zessierungszeiten der Halbleiterscheibe ständig. Ferner tritt bei der Montage eine Einbuße an Zuverlässigkeit und Ausbeute der Montageprozesse auf.

Um diesen Problemen zu begegnen, werden zunehmend automati­ sierte Montageanlagen eingesetzt, die nach dem bekannten Mon­ tageprinzip funktionieren. Ferner sind Simultanbondverfahren vorgeschlagen worden, bei denen vereinzelte Chips zum Bei­ spiel in der Flip-chip-, TAB- oder beam-lead-Technik gleich­ zeitig auf ein und demselben Träger befestigt werden. Durch Mikrostrukturierung der Anschlüsse an Gehäuse und Montageträ­ gern soll dem Problem der ansteigenden Anschlußzahl begegnet werden. Schließlich sind flach auf lötbare Gehäuseformen vor­ geschlagen worden, die für die sogenannte Oberflächenmontage (SMT) geeignet sind.

Aus DD 2 48 907 A1 ist ein Verfahren zur Chipmontage bekannt, bei dem auf eine Bauelementeträgerplatte eine unzerteilte Halbleiterplatte montiert wird. Anschließend werden die Halb­ leiterscheibe und die Bauelementeträgerplatte vereinzelt.

Aus IBM TDB Band 36, No. 12, Dezember 1993, Seite 339, ist bekannt, für die Chipmontage eine Trägerplatte aus Silizium herzustellen, indem durchgehende Öffnungen in ein Silizium­ substrat geätzt und diese anschließend mit elektrisch leitfä­ higem Material aufgefüllt werden. Zum Atzen der Löcher wird ein kristallorientierungsabhängiger, anisotroper Ätzprozeß verwendet, der zu pyramidenstumpfförmigen Öffnungen führt.

Der Erfindung liegt das Problem zugrunde, ein Verfahren zur Montage von Chips anzugeben, bei dem Zuverlässigkeit und Aus­ beute verbessert und die Integrationsdichte erhöht ist.

Dieses Problem wird erfindungsgemäß gelöst durch ein Verfah­ ren nach Anspruch 1. Weitere Ausgestaltungen der Erfindung gehen aus den übrigen Ansprüchen hervor.

In dem erfindungsgemäßen Verfahren werden mehrere Chips gleichzeitig im Scheibenverbund oder auch einzeln auf einer Trägerplatte angeordnet und befestigt. Die Trägerplatte weist auf einer ersten Hauptfläche erste Anschlußflächen und auf einer zweiten Hauptfläche, die der ersten Hauptfläche gegen­ überliegt, zweite Anschlußflächen auf. Jeweils mindestens ei­ ne der ersten Anschlußflächen ist mit einer der zweiten An­ schlußflächen elektrisch verbunden. Die Chips werden auf der ersten Hauptfläche der Trägerplatte befestigt. Es werden elektrische Verbindungen zwischen den Chipanschlußflächen und den ersten Anschlußflächen erzeugt. Danach wird die Träger­ platte zerteilt, wobei eine Vielzahl einzelner Montage­ substrate entsteht, auf denen jeweils schon ein Chip montiert ist. Die Chips sind über die zweiten Anschlußflächen kontak­ tierbar.

Vorzugsweise werden die Chips vor dem Vereinzeln auf der Trä­ gerplatte befestigt. Das heißt, eine Halbleiterscheibe, die die Chips enthält, wird als Ganzes auf der Trägerplatte befe­ stigt. Dazu muß die Trägerplatte größer, vorzugsweise gleich groß wie die Halbleiterscheibe sein. Der Stapel aus Halblei­ terscheibe und Trägerplatte wird nach der mechanischen und elektrischen Verbindung als Ganzes durch Sägen oder Laser­ schneiden vereinzelt. Dabei kann das Testen funktions­ fähiger Schaltungsstrukturen vor der Befestigung der Halblei­ terscheibe auf der Trägerplatte entfallen. Außerdem wird das mühsame Montieren vereinzelter Chips auf einem Montage­ substrat vermieden. Falls erforderlich können die vereinzel­ ten, montierten Chips versiegelt werden, insbesondere durch Tauchen oder Spritzen mit Lack.

Die mechanische Verbindung zwischen den Chips und der Träger­ platte erfolgt insbesondere durch Kleben, Anglasen oder Löten, vorzugsweise in einem Arbeitsgang mit der Herstellung der elektrischen Verbindungen zwischen Chips und Träger­ platte.

Umfassen die Chips Schaltungsstrukturen, die nur mit geringe­ rer Ausbeute herstellbar sind, so liegt es im Rahmen der Er­ findung, die Chips zunächst zu testen und zu vereinzeln. An­ schließend werden die funktionstüchtigen, vereinzelten Chips auf der Trägerplatte angeordnet und befestigt. Die elektri­ sche Verbindung erfolgt für die gesamte Trägerplatte gleich­ zeitig. Schon dadurch wird ein Gewinn an Zuverlässigkeit, Ausbeute und Zeit erzielt.

Zur elektrischen Verbindung zwischen den Chipanschlußflächen und den ersten Anschlußflächen sind alle Techniken geeignet, die zur vertikalen Integration von Bauelementen geeignet sind. Enthält der Chip die Schaltungsstrukturen an der der Trägerplatte abgewandten Oberfläche, so werden von der Ober­ seite des Chips, das heißt von einer der Metallisierungsebe­ nen des Chips durch den in der Regel gedünnten Chip hindurch elektrisch leitende Verbindungen zur Unterseite des Chips hergestellt, ohne daß dabei Kurzschlüsse mit der Schaltungs­ struktur auftreten. Eine solche leitende Verbindung wird zum Beispiel von der vorzugsweise obersten Metallisierungsebene zur Chiprückseite dadurch realisiert, daß durch strukturie­ rende und abscheidende Prozeßschritte (Lithographie, Plas­ maätzen, CVD etc.), die auf die Chipoberseite einwirken, ein Kontaktloch hergestellt wird, das den gesamten Chip durch­ quert, dessen Wände mit isolierendem Material bedeckt sind und das mit einem leitenden Material gefüllt ist. Eine andere Möglichkeit zur Bildung einer elektrisch leitenden vertikalen Verbindung besteht darin, daß durch Prozeßschritte, die auf die Rückseite des gedünnten Chips einwirken, eine leitende Verbindung von der vorzugsweise untersten Metallisierungsebe­ ne des Chips durch ein seitlich isoliertes und mit Metall gefülltes Kontaktloch zur Chiprückseite hergestellt wird.

Es ist besonders vorteilhaft, die Chips so auf der Träger­ platte zu montieren, daß die Schaltungsstrukturen in den Chips und die Chipanschlußflächen auf der Oberfläche des Chips angeordnet sind, die an die erste Hauptfläche der Trä­ gerplatte angrenzt. In diesem Fall ist es vorteilhaft, die ersten Anschlußflächen so anzuordnen, daß die Chipanschluß­ flächen jeweils auf eine der ersten Anschlußflächen treffen. Die mechanische Verbindung des Chips auf der Trägerplatte er­ folgt vorzugsweise durch Verlöten der Chipanschlußflächen mit den ersten Anschlußflächen. Auf diese Weise wird gleichzeitig mit der mechanischen Befestigung die elektrische Verbindung realisiert. Der separate Prozeßschritt zur elektrischen Verbindung entfällt.

Das Verlöten der Chipanschlußflächen mit den ersten Anschluß­ flächen erfolgt vorzugsweise durch Verwendung eines Lotes, das im flüssigen Zustand mit dem Material der Chipanschluß­ flächen und/oder der ersten Anschlußflächen durch Interdif­ fusion eine intermetallische Phase bildet und dabei voll­ ständig aufgebraucht wird. Diese intermetallische Phase weist einen Schmelzpunkt auf, der höher ist als der Schmelzpunkt des Lotes. Für die Chipanschlußflächen bzw. ersten Anschluß­ flächen sind dazu u. a. folgende Metalle Cu, Ni, Ti, TiN, W, Al, An, Cr, Fe, Ag, Mn, Pd, V, Co, Su, Sb, Silizide ge­ eignet. Als Lot können niederschmelzende Metalle wie In, Sn, Pb, Be, Ga Hg und deren Legierungen verwendet werden.

Um die mechanische und thermische Verbindung zwischen dem Chip und der Trägerplatte zu verbessern, liegt es im Rahmen der Erfindung, zusätzliche Metallflächen auf der ersten Hauptfläche der Trägerplatte und der angrenzenden Oberfläche des Chips vorzusehen, die beim Verlöten der Chipanschlußflä­ chen und der ersten Anschlußflächen ebenfalls miteinander verlötet werden. Diese zusätzlichen Metallflächen müssen so angeordnet werden, daß sie keine Kurzschlüsse der Schaltungs­ strukturen oder der Anschlüsse bewirken.

Es ist besonders vorteilhaft, pro Chip eine dieser zusätzli­ chen Metallflächen ringförmig auszubilden und so anzuordnen, daß sie nach dem Vereinzeln am Rand des jeweiligen vereinzel­ ten, montierten Chips angeordnet ist. Diese ringförmige Me­ tallfläche schließt den Anschlußbereich nach außen ab und schützt ihn vor äußeren Einflüssen. Eine derartige Vorgehensweise ist aus der DE 43 23 799 A1 und der JP 2-267 942 A2 bekannt.

Als Trägerplatte wird ein senkrecht zur Trägerplatte eindi­ mensional leitendes Substrat verwendet. Die ersten Anschluß­ flächen und die zweiten Anschlußflächen sind jeweils so angeordnet und ausgebildet, daß die Trägerplatte eine ma­ trixförmige Anordnung für Gehäuse-Basisplatten mit zugehöri­ gen Anschlüssen bildet. Durch Zerteilung der Trägerplatte entstehen einzelne Gehäuse-Basisplatten mit den entsprechen­ den Anschlüssen, wie sie in der bekannten Montagetechnik auch verwendet werden. Nach dem Zerteilen der Trägerplatte sind die Chips bereits auf den Gehäuse-Basisplatten, wie in der DD 2 48 907 A1 offenbart, montiert und elektrisch verbunden.

Insbesondere werden die zweiten Anschlußflächen, über die nach der Montage die Kontaktierung der Chips erfolgt, als Stifte, Pins oder Noppen, wie sie für die Oberflächenmontage verwendet werden, ausgebildet. Die ersten Anschlußflächen werden insbesondere als planare Kontaktflächen ausgebildet.

Die elektrische Verbindung zwischen mindestens einer der er­ sten Anschlußflächen und einer der zweiten Anschlußflächen erfolgt zum Beispiel über metallische Zylinder aus Al, W, Cu oder dotiertem Si, die gegeneinander isoliert in einem Substrat eingebettet sind.

Die Trägerplatte weist elektrisch leitende Strukturen auf, die jeweils von der ersten Hauptfläche bis zur zweiten Hauptfläche reichen, die untereinander isoliert sind und die jeweils einander entsprechende erste Anschluß­ flächen mit zweiten Anschlußflächen verbindet.

Die ersten Anschlußflächen und die zweiten Anschlußflächen werden vorzugsweise durch Erzeugen jeweils einer Metall­ schicht, zum Beispiel durch Bedampfen, auf der ersten Haupt­ fläche bzw. der zweiten Hauptfläche und anschließendes Struk­ turieren der jeweiligen Metallschicht mit Hilfe photolitho­ graphischer Verfahren hergestellt. Auf diese Weise können die Anschlußflächen dichtest gepackt werden.

Die Trägerplatte wird aus Silizium gebildet, das durchgehende Poren aufweist. Die erste Hauptfläche, die zwei­ te Hauptfläche sowie die Wände der Poren sind mit einer Iso­ lationsschicht versehen. Die durchgehenden Poren sind mit elektrisch leitfähigem Material, zum Beispiel dotiertem Poly­ silizium, Metallsilizid oder einem Metall, aufgefüllt.

Die Trägerplatte wird aus Silizium durch elek­ trochemisches anodisches Ätzen in einem fluoridhaltigen, sau­ ren Elektrolyten erzeugt. Dazu wird ein n-dotiertes Silizium­ substrat mit einer Dotierstoffkonzentration im Bereich von 10¹⁴ cm^-3 bis 10¹⁵ cm^-3 mit einem fluoridhaltigen, sauren Elektrolyten in Kontakt gebracht. Das Siliziumsubstrat wird gegenüber den Elektrolyten als Anode verschaltet. Es wird eine Spannung angelegt, so daß ein Strom über das Silizium­ substrat und den Elektrolyten fließt. Dadurch bewegen sich Minoritätsladungsträger in dem n-dotierten Silizium zu der mit dem Elektrolyten in Kontakt stehenden Oberfläche. An dieser Oberfläche bildet sich eine Raumladungszone aus. Da die elektrische Feldstärke im Bereich von Vertiefungen in der Oberfläche größer ist als außerhalb davon, bewegen sich die Minoritätsladungsträger bevorzugt zu diesen Punkten. Dadurch kommt es zu einer Strukturierung der Oberfläche. Je tiefer eine anfänglich kleine Unebenheit, wie sie mit statistischer Verteilung in jeder Oberfläche vorhanden ist, durch die Ät­ zung wird, desto mehr Minoritätsladungsträger bewegen sich wegen der vergrößerten elektrischen Feldstärke dorthin und desto stärker ist der Ätzangriff an dieser Stelle. Die Löcher wachsen in dem Siliziumsubstrat in der kristallographischen <100<-Richtung. Der Durchmesser der entstehenden Poren ist von der Stromdichte in der Substratscheibe und von der Fluo­ ridkonzentration im Elektrolyten abhängig. Die Stromdichte in dem Substrat kann durch Rückseitenbeleuchtung des Silizium­ substrats beeinflußt werden. Bezüglich genauerer Angaben über das elektrochemische Ätzen von n-dotiertem Silizium wird auf den Übersichtsartikel V. Lehmann, J. Electrochem. Soc., Vol. 140, Nr. 10, 1993, Seiten 2836 bis 2843, verwiesen.

Die Tiefe der Poren ist über die Ätzdauer einstellbar. Zur Bildung der Trägerplatte mit durchgehenden Poren kann entwe­ der die elektrochemische Ätzung fortgesetzt werden, bis die Poren am Boden geöffnet werden, oder die Trägerplatte bei nicht durchgängigen Poren von der Rückseite her durch Schlei­ fen, Läppen oder chemisch-mechanisches Polieren entsprechend gedünnt werden.

Alternativ wird die elektrochemische Atzung unterbrochen, so­ bald die Poren eine Tiefe erreicht haben, die im wesentlichen der Dicke der gewünschten Trägerplatte entspricht. Auf diese Weise wird in dem Siliziumsubstrat eine poröse Schicht er­ zeugt. Die poröse Schicht wird anschließend als freitragende Schicht von dem Siliziumsubstrat abgelöst. Dieses kann durch einseitiges Abätzen des Siliziumsubstrats von der der porösen Schicht abgewandten Seite her erfolgen, wobei die Oberfläche der porösen Schicht mit einer Maske, zum Beispiel Photolack oder Siliziumnitrid, geschützt ist, oder durch Fortsetzung der elektrochemischen Ätzung mit veränderten Ätzparametern. Durch Erhöhung der Stromdichte bei der elektrochemischen Ät­ zung wächst der Durchmesser der Poren im unteren Bereich. Die Stromdichte wird so erhöht, daß benachbarte Poren zusammen­ wachsen und die poröse Schicht als freitragende Schicht abge­ löst wird. Dieses Verfahren ist aus US 52 62 021 bekannt. Die Dicke der Trägerplatte aus Silizium liegt vorzugsweise im Bereich zwischen 200 µm und 300 µm der Durchmesser der Poren liegt zwischen 3 µm und 10 µm und der Abstand benachbarter Poren zwischen 1 µm und 10 µm.

Die gesamte Oberfläche der Trägerplatte wird mit einer iso­ lierenden Schicht versehen. Dieses erfolgt zum Beispiel durch thermische Oxidation. Anschließend wird zum Beispiel in einem CVD-Verfahren eine leitfähige Schicht abgeschieden. Die an der ersten Hauptfläche und zweiten Hauptfläche angeordneten Anteile der leitfähigen Schicht werden durch Ätzen, Schleifen oder chemisch-mechanischem Polieren entfernt. Eine auf diese Weise hergestellte Trägerplatte ist nur in einer Dimension, senkrecht zur Platte, leitend. Quer dazu findet keine elek­ trische Leitung statt. Die ersten Anschlußflächen und die zweiten Anschlußflächen können durch Aufbringen einer Metall­ schicht, zum Beispiel durch Bedampfen, und Strukturierung der Metallschicht zum Beispiel mit photolithographischen Verfah­ ren, erzeugt werden.

Im folgenden wird die Erfindung anhand von Ausführungsbei­ spielen und den Figuren näher erläutert.

Fig. 1 zeigt eine Aufsicht auf eine Trägerplatte, auf der mehrere Chips angeordnet und befestigt sind.

Fig. 2 zeigt den in Fig. 1 mit II-II bezeichneten Schnitt durch die Trägerplatte, auf der mehrere Chips ange­ ordnet und befestigt sind.

Fig. 3 zeigt eine Halbleiterscheibe, die mehrere Chips ent­ hält und die auf einer Trägerplatte aus porösem Sili­ zium angeordnet ist.

Fig. 4 zeigt vereinzelte, montierte Chips, die durch Zertei­ len der Halbleiterscheibe und der Trägerplatte aus porösem Silizium gebildet wurden.

Fig. 5 zeigt einen vereinzelten, montierten Chip nach einer Versiegelung.

Fig. 6 zeigt einen vergrößerten Schnitt durch die Träger­ platte aus porösem Silizium.

Gemäß einem ersten Ausführungsbeispiel werden auf einer Trägerplatte 11 mehrere Chips 12 angeordnet (siehe Fig. 1 und Fig. 2). Die Chips 12 sind zum Beispiel in einer Halbleiterscheibe 120 enthalten. Die Halbleiter­ scheibe 120 wird fest mit der Trägerplatte 11 aus Silizium verbunden. Diese feste mechanische Verbindung erfolgt zum Beispiel durch Kleben, Anglasen oder Löten, insbesondere durch Niedertempe­ raturlöten unter Nutzung der Interdiffusion zwischen flüssi­ gen und festen Materialkomponenten.

Die Trägerplatte 11 weist an einer ersten Hauptfläche 111 er­ ste Anschlußflächen auf, die der Übersichtlichkeit halber nicht dargestellt sind. An einer zweiten Hauptfläche 112 weist die Trägerplatte 11 zweite Anschlußflächen 13 auf, die zum Beispiel als Pins oder Stifte abgebildet sind. Die ersten Anschlußflächen sind mit den zweiten Anschlußflächen 13 zum Beispiel über die Trägerplatte 11 durchquerende vertikale Metallzylinder elektrisch verbunden. Diese vertikalen Verbin­ dungen, die der Übersichtlichkeit halber nicht dargestellt sind, werden durch Abscheidung von leitfähi­ gem Material in Poren gebildet, die in einer Siliziumplatte erzeugt und mit einer Isolationsschicht ausgestattet werden.

Dazu wird ein n-dotiertes Siliziumsubstrat mit einem spezifi­ schen Widerstand von etwa 5 Ωcm mit einem fluoridhaltigen, sauren Elektrolyten mit einer Konzentration von zum Beispiel 5 Prozent in Kontakt gebracht. Es wird eine Spannung ange­ legt, so daß das Siliziumsubstrat als Anode verschaltet ist. Es wird eine Spannung von ≈ 3 Volt angelegt. Die Strom­ dichte im Siliziumsubstrat wird durch eine Rückseitenbe­ leuchtung eingestellt. Bei der elektrochemischen Ätzung bilden sich Poren. Die Ätzung wird fortgesetzt, bis die Poren eine Tiefe von zum Beispiel 200 µm bis 300 µm aufweisen. Anschließend wird die poröse Schicht als freitragende Schicht von dem Substrat abgelöst.

Die freitragende Siliziumschicht wird ganz mit einer isolie­ renden Schicht aus zum Beispiel SiO₂ versehen. Sie wird zum Beispiel durch thermische Oxidation gebildet. Anschließend wird zum Beispiel in einem CVD-Verfahren eine leitfähige Schicht abgeschieden, die die Poren der frei tragenden Schicht vollkommen auffüllt. Die leitfähige Schicht scheidet sich auch auf der ersten Hauptfläche 211 und der zweiten Hauptflä­ che 212 ab. Zur Fertigstellung der elektrisch leitenden Strukturen 23 wird die leitfähige Schicht von der ersten Hauptfläche 211 und der zweiten Hauptfläche 212 entfernt. Dieses erfolgt zum Beispiel durch Ätzen und Rückschleifen.

Die Trägerplatte 21 weist eine Dicke von zum Beispiel 200 µm bis 300 µm auf. Die leitfähigen Strukturen 23 weisen eine Weite von 3 µm bis 10 µm und einen Abstand von 1 µm bis 10 µm auf.

Die Chips 12 weisen Schaltungsstrukturen auf, die zum Bei­ spiel auf der der Trägerplatte 11 abgewandten Oberfläche der Chips 12 angeordnet sind. An dieser der Trägerplatte 11 abge­ wandten Oberfläche sind mit den Schaltungsstrukturen verbun­ dene Chipanschlußflächen angeordnet, die der Übersichtlich­ keit halber nicht dargestellt sind.

Nach der mechanischen Verbindung zwischen der Halbleiter­ scheibe 120 und der Trägerplatte 11 werden die Chipanschluß­ flächen mit den ersten Anschlußflächen auf der ersten Haupt­ fläche 111 der Trägerplatte 11 elektrisch verbunden. Dieses erfolgt zum Beispiel durch Ätzen von Kontaktlöchern, die die in der Regel gedünnten Chips durchqueren und bis auf die erste Hauptfläche 111 reichen. Die Wände der Kontaktlöcher werden mit isolierendem Material bedeckt. Die Kontaktlöcher werden mit leitfähigem Material aufgefüllt. Die elektrische Verbindung kann jedoch auch mit der beschriebenen Alternativ­ methode hergestellt werden.

Nach der mechanischen und elektrischen Verbindung der Chips 12 mit der Trägerplatte 11 werden die Halbleiterscheibe 120 und die Trägerplatte 11 entlang Schnittlinien 14 zerteilt. Das Zerteilen erfolgt zum Beispiel durch Zersägen oder Laser­ schneiden. Nach dem Zerteilen werden vereinzelte, montierte Chips erhalten, die jeweils einen der Chips 12 und den zuge­ hörigen Teil der Trägerplatte 11 umfassen. Über die zweiten Anschlußflächen 13 sind die in den Chips 12 enthaltenen Schaltungsstrukturen anschließbar für Tests oder zum Betrieb.

Es folgt die Beschreibung eines zweiten Ausführungsbeispiels.

Auf einer Trägerplatte 21 wird eine Halbleiterscheibe 220 an­ geordnet (siehe Fig. 3). Die Trägerplatte 21 besteht aus Si­ lizium. Sie weist elektrisch leitende Strukturen 23 auf, die jeweils von einer ersten Hauptfläche 211 zu einer zweiten Hauptfläche 212 der Trägerplatte reichen. Die erste Hauptflä­ che 211 und die zweite Hauptfläche 212 sind einander abge­ wandt. Die elektrisch leitenden Strukturen 23 sind gegen die Trägerplatte 21 und gegeneinander durch eine Isolations­ schicht, die der Übersichtlichkeit halber in Fig. 3 nicht dargestellt ist, isoliert. Die Isolationsschicht ist auch entlang der ersten Hauptfläche 211 und der zweiten Hauptflä­ che 212 angeordnet. Die Herstellung der Trägerplatte erfolgt - wie beim ersten Ausführungsbeispiel - mittels elektrochemischen anodischen Ätzens.

Auf der ersten Hauptfläche 211 sind erste Anschlußflächen 231 angeordnet. Die ersten Anschlußflächen 231 werden zum Bei­ spiel durch ganzflächiges Abscheiden einer Metallschicht und anschließende Strukturierung mit Hilfe photolithographischer Verfahren zum Beispiel aus Aluminium und einer für das ange­ wandte Lötverfahren geeigneten Deckschicht gebildet. Die Strukturierung kann auch durch additive Verfahren erfolgen (selektive Abscheidung oder chemisch-mechanisches Polieren nach Metallabscheidung auf strukturierten Isolationsschich­ ten).

Auf der zweiten Hauptfläche 212 sind zweite Anschlußflächen 232 angeordnet. Jede der zweiten Anschlußflächen 232 ist über mindestens eine elektrisch leitende Struktur 23 elektrisch mit einer der ersten Anschlußflächen 231 verbunden. Die zwei­ ten Anschlußflächen 232 werden ebenfalls durch Abscheidung einer Metallschicht aus zum Beispiel Aluminium oder Kupfer in einer Dicke von 0,5 µm bis 2,0 µm und anschließende Struktu­ rierung mittels photolithographischer Verfahren gebildet. Auch hierfür sind additive Strukturierungsverfahren möglich.

Auf der ersten Hauptfläche 211 sind zusätzliche Metallflächen 233 angeordnet. Die zusätzlichen Metallflächen 233 sind ge­ genüber den ersten Anschlußflächen 231 isoliert. Ferner darf zwischen den zusätzlichen Metallflächen 233 über die elek­ trisch leitenden Strukturen 23 kein elektrischer Kontakt zu den zweiten Anschlußflächen 232 hergestellt werden.

Die Halbleiterscheibe 220 umfaßt mehrere Chips 22 mit Schal­ tungsstrukturen, die an eine Scheibenhauptfläche 221 angren­ zen. Auf der Scheibenhauptfläche 221 sind Chipanschlußflächen 222 angeordnet, die elektrisch mit den Schaltungsstrukturen in den Chips 22 verbunden sind.

Die Halbleiterscheibe 220 wird so auf der Trägerplatte 21 an­ geordnet, daß die Scheibenhauptfläche 221 der ersten Haupt­ fläche 211 der Trägerplatte 21 zugewandt ist. Die Chip­ anschlußflächen 222 und die ersten Anschlußflächen 231 werden so angeordnet, daß zu verbindende Chipanschlußflächen 222 und erste Anschlußflächen 231 beim Zusammenfügen von Halblei­ terscheibe 220 und Trägerplatte 21 aufeinandertreffen.

Außerhalb der Chipanschlußflächen 222 ist die Scheibenhaupt­ fläche mit einer Isolationsschicht 223 aus zum Beispiel SiO₂ bedeckt. Auf der Oberfläche der Isolationsschicht 223 sind zusätzliche Metallflächen 224 angeordnet. Die zusätzlichen Metallflächen 224 auf der Halbleiterscheibe 220 und die zusätzlichen Metallflächen 233 auf der Trägerplatte 21 sind jeweils so angeordnet, daß sie beim Zusammenfügen aufeinan­ dertreffen. Die zusätzlichen Metallflächen 224 bestehen aus demselben Material wie die Chipanschlußflächen 222 und werden gleichzeitig mit diesen hergestellt.

Zur mechanischen und elektrischen Verbindung wird zwischen die ersten Anschlußflächen 231 und die entsprechenden Chipan­ schlüsse 222 sowie zwischen die zusätzlichen Metallflächen 233 und die zusätzlichen Metallflächen 224 ein Lötmetall 225 zum Beispiel In oder Sn gebracht. Das Lotmetall 225 bildet durch Interdiffusion mit dem Material der ersten Anschlußflä­ chen 231 und/oder der Chipanschlußflächen 222 sowie der zu­ sätzlichen Metallflächen 223 und/oder der zusätzlichen Me­ tallflächen 224 intermetallische Phasen mit Schmelzpunkten, die um mehrere hundert Grad über dem Schmelzpunkt des Lotes liegen können.

Pro Chip 22 ist eine der zusätzlichen Metallflächen 224 und die zugehörige Metallfläche 233 ringförmig ausgebildet und am Rand des Chips 22 angeordnet.

Nach dem Aushärten der Verbindung zwischen den Chipanschluß­ flächen 222 und den ersten Anschlußflächen 231 sowie den zu­ sätzlichen Metallflächen 224, 233 wird der aus Trägerplatte 21 und Halbleiterscheibe 220 gebildete Stapel entlang der Schnittlinien 24 vereinzelt. Dazu wird der Stapel durch Sägen oder Laserschneiden zerteilt (siehe Fig. 4). Dabei werden vereinzelte, montierte Chips 22′ gebildet. Die in den Chips enthaltenen Schaltungsstrukturen sind über die zweiten An­ schlußflächen 232 kontaktierbar.

Zum Schutz gegen Umwelteinflüsse werden die vereinzelten mon­ tierten Chips mit einer Lackschicht 25 versiegelt. Die Lack­ schicht 25 wird zum Beispiel durch Tauchen und Spritzen auf­ gebracht (siehe Fig. 5).

Die vereinzelten, montierten Chips 22′ werden vor oder nach dem Versiegeln mechanischen Tests, Klimatests sowie elektri­ schen Tests unterzogen. Das Ermitteln und Markieren durch Inking funktionsfähiger Chips vor dem Vereinzeln der Halblei­ terscheibe entfällt in dem erfindungsgemäßen Verfahren. Da in dem erfindungsgemäßen Verfahren die Chipmontage parallel für alle Chips einer Halbleiterscheibe erfolgt, wird der Aufwand bei der Chipmontage drastisch reduziert.

Da die zweiten Anschlußflächen 232 mit Hilfe photolithogra­ phischer Verfahren hergestellt werden, ist es möglich, die zweiten Anschlußflächen 232 anders zu strukturieren bzw. zu positionieren als die ersten Anschlußflächen und die Chi­ panschlußflächen, wobei Kurzschlüsse über die elektrisch leitfähigen Strukturen 23 vermieden werden müssen. Durch diesen zusätzlichen Freiheitsgrad in der Anordnung der zweiten Anschlußflächen 232, ergibt sich auch für die Anord­ nung der Chipanschlußflächen 222 ein größerer Spielraum.

Fig. 6 zeigt einen vergrößerten Schnitt durch die Träger­ platte 21. Die Trägerplatte 21 umfaßt eine freitragende Schicht aus porösem Silizium, die durch das elektroche­ mische Ätzen aus einem Siliziumsubstrat gebildet wird.

Claims (8)

1. Verfahren zur Montage von Chips,

• - bei dem zur Bildung einer Trägerplatte (21), die auf einer ersten Hauptfläche (111, 211) erste Anschlußflächen (231), und auf einer zweiten, der ersten gegenüberliegenden Hauptfläche (112, 212) zweite Anschlußflächen (13, 232) aufweist, wobei jeweils mindestens eine der ersten An­ schlußflächen (231) mit einer der zweiten Anschlußflächen (13, 232) elektrisch über elektrisch leitende Strukturen (23), die jeweils von der ersten Hauptfläche (111, 211) bis zur zweiten Hauptfläche (112, 212) reichen, verbunden ist, mit Hilfe elektro­ chemischen anodischen Ätzens in einem fluoridhaltigen, sau­ ren Elektrolyten in einem n-dotierten Siliziumsubstrat Po­ ren erzeugt werden, deren Oberfläche mit einer Isolations­ schicht (26) bedeckt wird und, die zur Bildung der elek­ trisch leitenden Strukturen (23) mit elektrisch leitfähigem Material aufgefüllt werden,
• - bei dem zur Bildung der ersten Anschlußflächen (231) und der zweiten Anschlußflächen (13, 232) auf die erste Hauptfläche (111, 211) und auf die zweite Hauptfläche (112, 212) jeweils eine Metallschicht aufgebracht und mit Hilfe photolithographischer Verfahren strukturiert wird,
• - bei dem auf der ersten Hauptfläche (111, 211) der Träger­ platte (11, 21) mehrere Chips (12, 22) angeordnet und befe­ stigt werden,
• - bei dem die Chips (12, 22) Chipanschlußflächen (222) auf­ weisen, die jeweils mit einer der ersten Anschlußflächen (231) elektrisch verbunden werden,
• - bei dem die Trägerplatte zur Bildung vereinzelter, montier­ ter Chips (22′) zerteilt wird.

2. Verfahren nach Anspruch 1, bei dem die vereinzelten, montierten Chips (22′) versiegelt werden.

3. Verfahren nach Anspruch 1 oder 2,

• - bei dem die Chips (12, 22) in einer Halbleiterscheibe (120, 220) enthalten sind,
• - bei dem die Halbleiterscheibe (120, 220) als Ganzes auf der ersten Hauptfläche (111, 211) der Trägerplatte (11, 21) an­ geordnet und befestigt wird, so daß ein Stapel entsteht,
• - bei dem nach der elektrischen Verbindung der Chipanschluß­ flächen (222) mit den ersten Anschlußflächen (231) der Sta­ pel zur Bildung der vereinzelten, montierten Chips (22′) zerteilt wird.

4. Verfahren nach Anspruch 3,

• - bei dem die Chips (22) in der Halbleiterscheibe (220) so enthalten sind, daß die Chipanschlußflächen (222) an eine Scheibenhauptfläche (221) grenzen, die im Stapel an die er­ ste Hauptfläche (211) der Trägerplatte (21) angrenzt,
• - bei dem die Chipanschlußflächen (222) auf der Scheiben­ hauptfläche (221) und die ersten Anschlußflächen (231) auf der ersten Hauptfläche (211) so angeordnet werden, daß mit einander zu verbindene Chipanschlußflächen (222) und erste Anschlußflächen (231) im Stapel jeweils aufeinandertreffen,
• - bei dem zur Befestigung Chips (22) auf der Trägerplatte (21) aufeinandertreffende Chipanschlußflächen (222) und er­ ste Anschlußflächen (231) miteinander verlötet werden.

5. Verfahren nach Anspruch 4, bei dem auf der Scheibenhauptfläche (221) und auf der ersten Hauptfläche (211) jeweils aufeinandertreffende, zusätzliche Metallflächen (224, 233) vorgesehen sind, die miteinander verlötet werden.

6. Verfahren nach Anspruch 5, bei dem pro Chip (22) eine der Metallflächen (224) ringförmig ausgebildet und so angeordnet wird, daß sie nach dem Verein­ zeln am Rand eines der vereinzelten montierten Chips (22′) angeordnet ist.

7. Verfahren nach einem der Ansprüche 4 bis 6, bei dem zum Verlöten ein Lotmetall (225) auf die ersten An­ schlußflächen (231), Chipanschlußflächen (222) und/oder zu­ sätzlichen Metallflächen (224, 233) aufgebracht wird, dessen Schmelzpunkt unter dem Schmelzpunkt des Materials der ersten Anschlußflächen (231), der Chipanschlußflächen (222) und/oder der zusätzlichen Metallflächen (224, 233) liegt und das mit dem Material der ersten Anschlußflächen (231), der Chip­ anschlußflächen (222) und/oder der zusätzlichen Metall­ flächen (224, 233) durch Interdiffusion intermetallische Pha­ sen ausbildet, deren Schmelzpunkte oberhalb des Schmelz­ punktes des Lotmetalls (225) liegt.

8. Verfahren nach einem der Ansprüche 1 bis 7,

• - bei dem an einer Oberfläche des Siliziumsubstrats, die bei dem elektrochemischen Ätzen mit dem Elektrolyten in Kontakt steht, durch elektrochemisches Ätzen eine poröse Schicht erzeugt wird,
• - bei dem die poröse Schicht als freitragende Schicht von dem Siliziumsubstrat abgelöst wird,
• - bei dem zur Fertigstellung der Trägerplatte (21) die ge­ samte Oberfläche der freitragenden Schicht mit einer Isola­ tionsschicht (26) versehen wird und die durchgehenden Poren mit elektrisch leitfähigem Material aufgefüllt werden.