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DE10054190A1 - Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens - Google Patents

Verfahren zum Einebnen einer Isolierung in Form eines flachen Grabens

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DE10054190A1
DE10054190A1 DE10054190A DE10054190A DE10054190A1 DE 10054190 A1 DE10054190 A1 DE 10054190A1 DE 10054190 A DE10054190 A DE 10054190A DE 10054190 A DE10054190 A DE 10054190A DE 10054190 A1 DE10054190 A1 DE 10054190A1
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Abstract

Es wird ein Verfahren zum Einebnen eines Isolierbereiches vorgeschlagen. Wesentliche Elemente der Erfindung umfassen zwei Schritte des chemisch-mechanischen Polierens (CMP) und eine CMP-Stopanordnung, die aus einer Oxidopferschicht und einer zweiten Nitridschicht besteht. Zuerst werden über einem Substrat eine Anschlußflächenoxidschicht, eine erste Nitridschicht, eine Oxidopferschicht und eine zweite Nitridschicht ausgebildet. Ein Graben wird so ausgebildet, daß er sich durch die Anschlußflächenoxidschicht, die erste Nitridschicht, die Oxidopferschicht und die zweite Nitridschicht und in das Substrat hinein erstreckt. Eine Oxidschicht wird abgelagert, welche den Graben füllt und sich über die zweite Nitridschicht erstreckt. Die Oxidschicht wird vorzugsweise durch eine chemische Dampfablagerung mit hoher Plasmadichte (HDPCVD) hergestellt. In einem ersten CMP-Schritt erfolgt eine chemisch-mechanische Polierung der Oxidschicht und der zweiten Nitridschicht bis zu einem bestimmten Niveau herunter. Dann werden die zweite Nitridschicht und die Oxidopferschicht entfernt. In einem zweiten CMP-Schritt erfolgt ein chemisch-mechanisches Polieren der Oxidschicht und der ersten Nitridschicht auf solche Weise, daß die Oxidschicht mit der ersten Nitridschicht fluchtet. Die Erfindung verringert den Effekt tellerförmiger Absenkungen.

Description

Die vorliegende Erfindung betrifft allgemein die Herstellung von Halbleitergeräten, besonders das Einebnen von Isolierschichten, und insbesondere das chemisch-mechanische Polieren (CMP) einer Oxidschicht, welche Isoliergräben in Form eines flachen (wenig tiefen) Grabens trennt.
Mit dem Vorhandensein von ULSI-Schaltungen wurde es weltweit Halbleiterherstellern ermöglicht, Halbleitergeräte mit extrem kompakten Abmessungen herzustellen. Die Herstellung von Halbleitergeräten umfaßt Herstellungsprozesse, welche eine Isolierung innerhalb des Halbleitergerätes zur Verfügung stellt. Um integrierte Schaltungen herzustellen, müssen zuerst Geräte, die gegeneinander und in Bezug auf andere Geräte isoliert sind, in dem Siliziumsubstrat ausgebildet werden. Bei der Herstellung von ULSI-Schaltungen kann selbst ein kleiner Kriechstrom in einem Gerät zu einem signifikanten Energieverbrauch bei der Gesamtschaltung führen.
Grabenisolierung wird hauptsächlich zum Isolieren von Geräten bei der VLSI- und der ULSI-Technik verwendet, und kann daher als Ersatz für die herkömmliche LOCOS-Isolierung angesehen werden. Die Isolierung durch flache (wenig tiefe) Gräben wird immer häufiger bei Halbleitern mit geringen Abmessungen eingesetzt, beispielsweise für die Technik in der Größenordnung von einem Viertel Mikrometer oder darunter. Grundsätzlich wird bei der Flachgrabenisolierung (STI) das Ätzen flacher Gräben anisotrop in das Siliziumsubstrat vorgenommen. Ein Oxid wird auf dem Substrat abgelagert, und wird dann durch chemisch-mechanisches Polieren (CMP) eingeebnet. Eine weitere Vorgehensweise wird als vergrabenes Oxid mit Ätzstopprozessen (BOXES) bezeichnet. Dieser Prozeß verwendet eine Ätzstopschicht aus Siliziumnitrid und eine Anschlußflächenschicht, die auf dem Substrat ausgebildet werden, bevor das Oxid abgelagert wird.
Probleme im Zusammenhang mit der Ausbildung der STI umfassen ein tellerförmiges Einsinken breiter Gräben, die Erosion kleiner Nitridbereiche, und auf großen Nitridbereichen zurückbleibendes Oxid.
Das chemisch-mechanische Polieren (CMP) der Flachgrabenisolierung (STI) ist besonders bei DRAMs wichtig, da die Array-VT sehr empfindlich auf die STI-Einebnung reagiert. Die Gleichförmigkeit des STI-Oxidniveaus wird durch das chemisch-mechanische Polieren (CMP) beeinflußt.
Die wesentliche Bedeutung der Überwindung der verschiedenen, voranstehend geschilderten Nachteile wird aus der intensiven technischen Entwicklung auf diesem Gebiet deutlich, die aus der relevanten Patentliteratur und technischen Literatur hervorgeht. Die am ehesten verwandten und anscheinend relevanteren technischen Entwicklungen in der Patentliteratur gehen beispielsweise aus der US 6,015,757 (Tsai et al) hervor, welche eine Anordnung (die Polysilizium enthält) mit einer Flachgrabenisolierung (STI) aus drei Schichten beschreibt, die chemisch-mechanisch poliert (CMP) wird, sowie ein CMP-Verfahren. Dieses Verfahren ist jedoch noch verbesserungsfähig.
Die US 6,090,714 (Jang et al) zeigt eine STI-CMP-Anordnung aus zwei Schichten sowie ein CMP-Verfahren.
Die US 6,084,276 (Gambino et al) zeigt eine STI-CMP-Anordnung aus zwei Schichten und ein CMP-Verfahren.
Ein Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Einebnen einer Isolierschicht, die in einem Graben vorgesehen ist.
Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Einebnen einer Isolierschicht, die in einem Graben vorhanden ist, unter Verwendung von CMP in zwei Stufen und einer CMP-Stopanordnung aus einer Anschlußflächenoxidschicht, einer ersten Nitridschicht, einer Oxidopferschicht, und einer zweiten Nitridschicht.
Ein weiterer Vorteil der vorliegenden Erfindung besteht in der Bereitstellung eines Verfahrens zum Einebnen einer Oxidisolationsschicht, die durch chemische Dampfablagerung mit einem Plasma hoher Dichte (HDPCVD) erzeugt wurde, die in einem Graben vorhanden ist, unter Verwendung einer CMP mit zwei Schritten, und einer CMP-Stopanordnung, die aus einer Anschlußflächenoxidschicht besteht, einer ersten Nitridschicht, einer Oxidopferschicht, und einer zweiten Nitridschicht.
Die Erfindung stellt ein Verfahren zum Einebnen eines Isolierbereiches zur Verfügung. Wichtige Elemente der Erfindung sind zwei CMP-Schritte und die CMP-Stopanordnung, die aus einer Opferoxidschicht und einer zweiten Nitridschicht besteht. Das Verfahren beginnt, wenn eine Anschlußflächenschicht, eine erste Nitridschicht, eine Oxidopferschicht und eine zweite Nitridschicht über einem Substrat ausgebildet werden. Ein Graben wird so hergestellt, daß er sich durch die Anschlußflächenschicht, die erste Nitridschicht, die Oxidopferschicht, die zweite Nitridschicht und in das Substrat hinein erstreckt. Eine Oxidisolierschicht wird so abgelagert, daß sie den Graben füllt, und sich über die zweite Nitridschicht erstreckt. Die Oxidschicht wird vorzugsweise durch eine chemische Dampfablagerung mit einem hochdichten Plasma (HDPCVD) abgelagert. In einem ersten CMP-Schritt werden die Oxidschicht und die zweite Nitridschicht chemisch-mechanisch bis zu einem gewünschten Niveau herunter poliert. Die zweite Nitridschicht und die Oxidopferschicht werden dann entfernt. In einem zweiten CMP-Schritt findet eine chemisch-mechanische Polierung der Oxidschicht und der ersten Nitridschicht statt, so daß die Oxidschicht annähernd mit der ersten Nitridschicht fluchtet. Zuletzt werden die erste Nitridschicht und die Anschlußflächenschicht entfernt, und werden Geräte in den aktiven Bereichen hergestellt.
Wesentliche Elemente der vorliegenden Erfindung sind die beiden CMP-Schritte und die CMP-Stopanordnung, die aus einer Oxidopferschicht und einer zweiten Nitridschicht besteht. Die zweite Nitridschicht und die Oxidopferschicht führen dazu, daß die STI-Oxidschicht durch den ersten CMP-Schritt im wesentlichen eingeebnet wird. Dann ebnet, nachdem die verbleibende, zweite Nitridschicht und die Oxidopferschicht entfernt wurden, der zweite CMP-Schritt das Oxid auf die endgültige Dicke ein. Die Dicke der Anschlußflächenschicht und der ersten Nitridschicht legen die endgültige Dicke des STI-Oxids (des Isolieroxids) oberhalb der Substratoberfläche fest. Die beiden CMP-Schritte gemäß der vorliegenden Erfindung führen dazu, daß im wesentlichen ein tellerförmiges Einsinken des STI-Oxids in großen STI-Flächen verringert wird. Die Erfindung ist insbesondere gut dazu geeignet, STI-Oxid einzuebnen, das durch einen HDPCVD-Prozeß (gleichzeitige Ablagerung und Sputtern) hergestellt wird.
Zusätzliche Zielrichtungen und Vorteile der Erfindung sind in der nachstehenden Beschreibung angegeben, ergeben sich zum Teil aus der Beschreibung, oder werden deutlich, wenn die Erfindung in die Praxis umgesetzt wird. Die Ziele und Vorteile der Erfindung können mit Hilfe der Maßnahmen und Kombinationen erreicht werden, wie sie insbesondere in den beigefügten Patentansprüchen hervorgehoben sind.
Die Merkmale und Vorteile eines Halbleitergeräts gemäß der vorliegenden Erfindung, sowie weitere Einzelheiten eines Prozesses zum Herstellen eines derartigen Halbleitergeräts gemäß der vorliegenden Erfindung, werden noch deutlicher aus der nachfolgenden Beschreibung zusammen mit den beigefügten Zeichnungen, in denen gleiche Bezugszeichen gleiche oder entsprechende Elemente, Bereiche und Abschnitte bezeichnen.
Es zeigt:
Fig. 1 bis 6 Querschnittsansichten zur Erläuterung einer bevorzugten Ausführungsform des STI-Einebnungsverfahrens gemäß der vorliegenden Erfindung.
Nunmehr wird unter Bezugnahme auf die beigefügten Zeichnungen die vorliegende Erfindung im einzelnen beschrieben.
Wie in Fig. 1 dargestellt ist, werden hintereinander auf einem Substrat 10 eine Anschlußflächenoxidschicht 14, eine erste Nitridschicht 18, eine Oxidopferschicht 22 sowie eine zweite Nitridschicht 24 ausgebildet.
Bei der vorliegenden Erfindung kann das Substrat 10 ein Substrat sein, das bei der Mikroelektronikherstellung verwendet wird, welche beispielsweise (die nachfolgende Aufzählung ist nicht abschließend) die Mikroelektronikherstellung integrierter Schaltungen umfaßt, die Mikroelektronikherstellung von Solarzellen, die Mikroelektronikherstellung keramischer Substrate, und die Mikroelektronikherstellung von Flachbildschirmen. Obwohl dies bei der schematischen Querschnittsansicht von Fig. 1 nicht speziell dargestellt ist, kann das Substrat 10 das Substrat selbst sein, das bei der Mikroelektronikherstellung verwendet wird, oder kann alternativ hierzu das Substrat jenes Substrats sein, das bei der geschichteten Mikroelektronikherstellung verwendet wird, wobei auf dem Substrat irgendeine von mehreren zusätzlichen Mikroelektronikschichten vorgesehen ist, wie sie herkömmlich bei der Mikroelektronikherstellung eingesetzt werden. Derartige zusätzliche Mikroelektronikschichten können umfassen (die nachfolgende Aufzählung ist nicht abschließend) Mikroelektronik-Leiterschichten, Mikroelektronik-Halbleiterschichten und Mikroelektronik-Dielektrikumschichten. Das Substrat ist vorzugsweise ein Wafer aus dotiertem Silizium.
Die Anschlußflächenschicht 14 (beispielsweise eine Oxidanschlußflächenschicht) besteht vorzugsweise aus Oxid, und weist vorzugsweise eine Dicke zwischen etwa 40 und 80 Å auf.
Die erste Nitridschicht 18 weist vorzugsweise eine Dicke zwischen etwa 600 und 1000 Å auf.
Die Oxidopferschicht 22 weist vorzugsweise eine Dicke zwischen etwa 100 und 200 Å auf. Die Oxidopferschicht 22 wird vorzugsweise durch einen CVD-Prozeß hergestellt, und besonders bevorzugt durch einen PECVD- oder einen APCVD-Prozeß.
Die zweite Nitridschicht weist vorzugsweise eine Dicke zwischen etwa 200 und 1500 Å auf, abhängig von dem SiN-Verlust der vorherigen Schichten. Beispielsweise ist die Dicke der zweiten Nitridschicht bei einem Prozeß mit tiefem Graben geringer.
Wie aus Fig. 2 hervorgeht, wird ein Graben 30 durch die Anschlußflächenoxidschicht 14, die erste Nitridschicht 18, die Oxidopferschicht 22 und die zweite Nitridschicht 24 und in das Substrat 10 hinein ausgebildet. Der Graben 30 weist vorzugsweise eine Tiefe in dem Substrat zwischen 2500 und 3000 Å auf.
Die Bereiche, in denen der Graben ausgebildet wird, sind Isolierbereiche. Die Bereiche ohne Graben sind aktive Bereiche (AA), in denen später Geräte hergestellt werden.
Wie aus Fig. 3 hervorgeht, wird eine Oxidisolationsschicht 34 (beispielsweise STI-Oxid) abgelagert, welche den Graben 30 füllt, und sich über die zweite Nitridschicht 24 erstreckt.
Die Oxidschicht wird vorzugsweise mittels HDPCVD-Ablagerung ausgebildet.
Die Oxidschicht weist vorzugsweise eine Dicke 31 in dem Graben zwischen etwa 4500 und 5000 Å auf.
Die Oxidschicht hat vorzugsweise eine Dicke 32 über der zweiten Nitridschicht zwischen 1500 und 2500 Å.
Wie in Fig. 4 gezeigt ist, erfolgt ein chemisch-mechanisches Polieren der Oxidschicht 34A und der zweiten Nitridschicht 24A bis zu einem solchen Niveau herunter, daß die zweite Nitridschicht 24A eine Dicke zwischen etwa 50 und 200 Å aufweist.
Die Oxidschicht hat vorzugsweise eine Dicke in dem Graben zwischen etwa 2500 und 3000 Å.
Gemäß Fig. 5 wird die zweite Nitridschicht und die Oxidopferschicht und die Dicke der Oxidschicht 34B entfernt. Die zweite Nitridschicht wird durch H3PO4 entfernt, da dieses hochselektiv für Nitrid ist, und die Oxidopferschicht wird durch verdünnte HF entfernt.
Wie in Fig. 6 gezeigt ist, erfolgt ein chemisch-mechanisches Polieren der Oxidschicht und der ersten Nitridschicht 18 so, daß die obere Oberfläche der Oxidschicht annähernd (innerhalb ±20%, bevorzugt 10% der Dicke der ersten Nitridschicht) mit der oberen Oberfläche der ersten Nitridschicht 18 fluchtet, und eine zufriedenstellende Gleichmäßigkeit auf der Oberfläche der Oxidschicht innerhalb des Wafers vorhanden ist.
Ein wesentliches Merkmal der vorliegenden Erfindung besteht darin, daß die vereinigte Dicke der ersten Nitridschicht und der Anschlußflächenschicht gleich der eingeebneten Dicke des Oxids 34C ist, das sich oberhalb der Substratoberfläche befindet, und daß die Gleichförmigkeit der STI-Oxidschicht nahe an der ersten Nitridschicht liegt.
Als nächstes werden die erste Nitridschicht 18 und die Anschlußflächenschicht 14 entfernt, vorzugsweise mittels selektiver Ätzung.
Danach werden Geräte in denen keine STI-Bereiche bildenden Bereichen hergestellt. Beispielsweise können FET-Geräte in und auf der Substratoberfläche hergestellt werden.
Wesentliche Elemente der Erfindung stellen die beiden CMP-Schritte und die CMP-Stopanordnung dar, die aus einer Oxidopferschicht und der zweiten Nitridschicht besteht. Die zweite Nitridschicht und die Oxidopferschicht führen dazu, daß die STI-Oxidschicht in dem ersten CMP-Schritt im wesentlichen eingeebnet werden kann. Dann ebnet, nachdem die verbleibende zweite Nitridschicht und die Oxidopferschicht entfernt wurden, der zweite CMP-Schritt das Oxid auf die endgültige Dicke ein. Die Dicke der Anschlußflächenschicht und der ersten Nitridschicht legen die endgültige Dicke des STI-Oxids (Isolieroxids) oberhalb der Substratoberfläche fest. Die beiden CMP-Schritte gemäß der vorliegenden Erfindung führen zu einer wesentlichen Verringerung des tellerförmigen Einsinkens des STI-Oxids bei großen STI-Flächen. Die Erfindung ist besonders gut dazu geeignet, STI-Oxid einzuebnen, das durch einen HDPCVD-Prozeß (gleichzeitige Ablagerung und Sputtern) hergestellt wird.
Es wird darauf hingewiesen, daß zahlreiche Veröffentlichungen die Einzelheiten üblicher Verfahren beschreiben, die in dem Herstellungsprozess für integrierte Schaltungsbauteile verwendet werden. Diese Verfahren können im allgemeinen auch bei der Herstellung der Anordnung gemäß der vorliegenden Erfindung eingesetzt werden. Darüber hinaus können die einzelnen Schritte eines derartigen Prozesses unter Verwendung im Handel erhältlicher Herstellungsmaschinen für integrierte Schaltungen durchgeführt werden. Soweit dies für das Verständnis der vorliegenden Erfindung erforderlich ist, werden Beispiele für technische Daten auf der Grundlage der momentanen Technik angegeben. Zukünftige Entwicklungen auf diesem Gebiet können entsprechende Abänderungen erfordern, wie dies für Fachleute auf diesem Gebiet selbstverständlich ist.
Soweit in der Beschreibung und den beigefügten Patentansprüchen der Singular verwendet wird, wird darauf hingewiesen, daß hiermit normalerweise auch der entsprechende Plural gemeint ist, es sei denn, aus dem Zusammenhang ginge ausdrücklich etwas anderes hervor. Daher umfaßt beispielsweise der Begriff "ein Halbleiter" verschiedene unterschiedliche Materialien, von denen bekannt ist, daß sie sich wie ein Halbleiter verhalten.
In der voranstehenden Beschreibung sind verschiedene, spezielle Einzelheiten angegeben, beispielsweise Flußraten, Druckeinstellungen, Dicken usw., um das Verständnis der vorliegenden Erfindung zu erleichtern. Fachleute auf diesem Gebiet wissen jedoch, daß die vorliegende Erfindung ohne diese Einzelheiten in die Praxis umgesetzt werden kann. In anderen Fällen wurden wohlbekannte Prozesse nicht im einzelnen beschrieben, um das Verständnis der Erfindung nicht unnötig zu erschweren. Darüber hinaus können die in der vorliegenden Anmeldung angegebenen Flußraten herauf- oder herunterskaliert werden, wobei die Mol-%-Werte oder Verhältnisse beibehalten werden, in Anpassung an Reaktoren mit unterschiedlichen Abmessungen, wie dies Fachleuten wohlbekannt ist.
Zwar wurde die Erfindung im einzelnen unter Bezugnahme auf ihre bevorzugten Ausführungsformen dargestellt und beschrieben, jedoch wissen Fachleute, daß sich verschiedene Änderungen in Bezug auf die Form und Einzelheiten vornehmen lassen, ohne vom Wesen und Umfang der vorliegenden Erfindung abzuweichen. Wesen und Umfang der Erfindung ergeben sich aus der Gesamtheit der vorliegenden Anmeldeunterlagen, und sollen von den beigefügten Patentansprüchen umfaßt sein.

Claims (11)

1. Verfahren zum Einebnen eines Isolierbereiches mit folgenden Schritten:
  • a) Ausbildung einer Anschlußflächenoxidschicht, einer ersten Nitridschicht, einer Oxidopferschicht und einer zweiten Nitridschicht über einem Substrat;
  • b) Ausbildung eines Grabens durch die Anschlußflächenoxidschicht, die erste Nitridschicht, die Oxidopferschicht und die zweite Nitridschicht und in das Substrat hinein;
  • c) Ablagerung einer Oxidschicht, welche den Graben füllt, und sich über die zweite Nitridschicht erstreckt;
  • d) chemisch-mechanisches Polieren der Oxidschicht und der zweiten Nitridschicht bis zu einem solchen Niveau herunter, daß die zweite Nitridschicht eine Dicke zwischen etwa 50 und 200 Å aufweist;
  • e) Entfernen der zweiten Nitridschicht und der Oxidopferschicht sowie einer Dicke der Oxidschicht; und
  • f) chemisch-mechanisches Polieren der Oxidschicht und der ersten Nitridschicht auf solche Weise, daß die obere Oberfläche der Oxidschicht innerhalb von 10 Prozent mit der oberen Oberfläche der ersten Nitridschicht fluchtet.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Schritt (a) die Anschlußflächenoxidschicht eine Dicke zwischen etwa 40 und 80 Å aufweist.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Schritt (a) die erste Nitridschicht eine Dicke zwischen etwa 600 und 1000 Å aufweist.
4. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Schritt (a) die Oxidopferschicht (22) eine Dicke zwischen etwa 100 und 200 Å aufweist.
5. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Schritt (a) die zweite Nitridschicht eine Dicke zwischen etwa 200 und 1500 Å aufweist.
6. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Graben eine Tiefe in dem Substrat zwischen etwa 2500 und 300 Å aufweist.
7. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die Oxidschicht durch chemische Dampfablagerung mit hoher Plasmadichte (HDPCVD) hergestellt wird.
8. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß in dem Schritt (c) die Oxidschicht eine Dicke in dem Graben zwischen etwa 4500 und 500 Å aufweist.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß bei dem Schritt (c) die Oxidschicht eine Dicke über der zweiten Nitridschicht zwischen 1500 und 2500 Å aufweist.
10. Verfahren zum Einebnen eines Isolierbereiches mit folgenden Schritten:
  • a) Ausbildung einer Anschlußflächenoxidschicht, einer ersten Nitridschicht, einer Oxidopferschicht und einer zweiten Nitridschicht über einem Substrat;
    • 1. wobei die Anschlußflächenoxidschicht eine Dicke zwischen etwa 40 und 80 Å aufweist;
    • 2. die erste Nitridschicht eine Dicke zwischen etwa 600 und 100 Å aufweist;
    • 3. die Oxidopferschicht eine Dicke zwischen etwa 100 und 200 Å aufweist;
    • 4. die zweite Nitridschicht eine Dicke zwischen etwa 200 und 1500 Å aufweist;
  • b) Ausbildung eines Grabens durch die Anschlußflächenoxidschicht, die erste Nitridschicht, die Oxidopferschicht und die zweite Nitridschicht und in das Substrat hinein;
    • 1. wobei der Graben eine Tiefe in dem Substrat zwischen 2500 und 3000 Å aufweist;
  • c) Ablagerung einer Oxidschicht, welche den Graben füllt, und über der zweiten Nitridschicht;
    • 1. wobei die Oxidschicht durch Ablagerung mit einem Prozeß der chemischen Dampfablagerung mit einem Plasma hoher Dichte ausgebildet wird;
    • 2. die Oxidschicht eine Dicke in dem Graben zwischen etwa 4500 und 5000 Å aufweist;
    • 3. die Oxidschicht eine Dicke über der zweiten Nitridschicht zwischen 1500 und 2500 Å aufweist;
  • d) chemisch-mechanisches Polieren der Oxidschicht und der zweiten Nitridschicht bis zu einem derartigen Niveau herunter, so daß die zweite Nitridschicht eine Dicke zwischen etwa 50 und 200 Å aufweist;
  • e) Entfernen der zweiten Nitridschicht und der Oxidopferschicht und einer Dicke der Oxidschicht; und
  • f) chemisch-mechanisches Polieren der Oxidschicht und der ersten Nitridschicht auf solche Weise, daß die Oxidschicht mit der ersten Nitridschicht fluchtet.
11. Verfahren zum Einebnen eines Isolierbereiches mit folgenden Schritten:
  • a) Ausbildung einer Anschlußflächenoxidschicht, einer ersten Nitridschicht, einer Oxidschicht und einer zweiten Nitridschicht über einem Substrat;
  • b) Ausbildung eines Grabens durch die Anschlußflächenoxidschicht, die erste Nitridschicht, die Oxidopferschicht und die zweite Nitridschicht sowie in dem Substrat;
  • c) Ablagerung einer Oxidschicht, welche den Graben füllt, und über der zweiten Nitridschicht;
  • d) chemisch-mechanisches Polieren der Oxidschicht und der zweiten Nitridschicht bis herunter zu einem bestimmen Niveau; Entfernen der zweiten Nitridschicht und der Oxidopferschicht und eines Teils der Oxidschicht; und
  • e) chemisch-mechanisches Polieren der Oxidschicht und der ersten Nitridschicht auf solche Weise, daß die obere Oberfläche der Oxidschicht innerhalb von 20 Prozent der Dicke der ersten Nitridschicht mit der oberen Oberfläche der ersten Nitridschicht fluchtet.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010016992A1 (de) * 2010-05-18 2011-11-24 Q-Cells Se Herstellungsverfahren einer Halbleitervorrichtung

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6805614B2 (en) * 2000-11-30 2004-10-19 Texas Instruments Incorporated Multilayered CMP stop for flat planarization
US7172914B1 (en) * 2001-01-02 2007-02-06 Cypress Semiconductor Corporation Method of making uniform oxide layer
US6586289B1 (en) 2001-06-15 2003-07-01 International Business Machines Corporation Anti-spacer structure for improved gate activation
US6531365B2 (en) 2001-06-22 2003-03-11 International Business Machines Corporation Anti-spacer structure for self-aligned independent gate implantation
US6638866B1 (en) * 2001-10-18 2003-10-28 Taiwan Semiconductor Manufacturing Company Chemical-mechanical polishing (CMP) process for shallow trench isolation
US6777307B1 (en) * 2001-12-04 2004-08-17 Cypress Semiconductor Corp. Method of forming semiconductor structures with reduced step heights
US6562713B1 (en) * 2002-02-19 2003-05-13 International Business Machines Corporation Method of protecting semiconductor areas while exposing a gate
US6828212B2 (en) * 2002-10-22 2004-12-07 Atmel Corporation Method of forming shallow trench isolation structure in a semiconductor device
US20070087565A1 (en) * 2005-10-18 2007-04-19 Marcus Culmsee Methods of forming isolation regions and structures thereof
KR100672164B1 (ko) * 2005-12-20 2007-01-19 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
US7435661B2 (en) * 2006-01-27 2008-10-14 Atmel Corporation Polish stop and sealing layer for manufacture of semiconductor devices with deep trench isolation
CN104658961B (zh) * 2013-11-19 2018-03-30 中芯国际集成电路制造(上海)有限公司 金属插塞的形成方法
US10529738B2 (en) * 2016-04-28 2020-01-07 Globalfoundries Singapore Pte. Ltd. Integrated circuits with selectively strained device regions and methods for fabricating same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721172A (en) * 1996-12-02 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
US5968842A (en) * 1997-09-12 1999-10-19 United Semiconductor Corp. Techniques for reduced dishing in chemical mechanical polishing
US6015757A (en) * 1997-07-02 2000-01-18 Taiwan Semiconductor Manufacturing Co. Ltd. Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
US6084276A (en) * 1997-01-23 2000-07-04 International Business Machines Corporation Threshold voltage tailoring of corner of MOSFET device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100190010B1 (ko) * 1995-12-30 1999-06-01 윤종용 반도체 소자의 소자분리막 형성방법
US6030898A (en) * 1997-12-19 2000-02-29 Advanced Micro Devices, Inc. Advanced etching method for VLSI fabrication
CN1219328C (zh) * 1998-02-19 2005-09-14 国际商业机器公司 具有改善了注入剂的场效应晶体管及其制造方法
US6239040B1 (en) * 1998-06-23 2001-05-29 United Microelectronics Corp. Method of coating amorphous silicon film
US6090714A (en) 1998-10-23 2000-07-18 Taiwan Semiconductor Manufacturing Company Chemical mechanical polish (CMP) planarizing trench fill method employing composite trench fill layer
US6187650B1 (en) * 1999-11-05 2001-02-13 Promos Tech., Inc. Method for improving global planarization uniformity of a silicon nitride layer used in the formation of trenches by using a sandwich stop layer
US6228771B1 (en) * 2000-03-23 2001-05-08 Infineon Technologies North America Corp. Chemical mechanical polishing process for low dishing of metal lines in semiconductor wafer fabrication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721172A (en) * 1996-12-02 1998-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned polish stop layer hard masking method for forming planarized aperture fill layers
US6084276A (en) * 1997-01-23 2000-07-04 International Business Machines Corporation Threshold voltage tailoring of corner of MOSFET device
US5817567A (en) * 1997-04-07 1998-10-06 Taiwan Semiconductor Manufacturing Company Ltd. Shallow trench isolation method
US6015757A (en) * 1997-07-02 2000-01-18 Taiwan Semiconductor Manufacturing Co. Ltd. Method of oxide etching with high selectivity to silicon nitride by using polysilicon layer
US5968842A (en) * 1997-09-12 1999-10-19 United Semiconductor Corp. Techniques for reduced dishing in chemical mechanical polishing

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102010016992A1 (de) * 2010-05-18 2011-11-24 Q-Cells Se Herstellungsverfahren einer Halbleitervorrichtung
WO2011144207A3 (de) * 2010-05-18 2012-09-13 Q-Cells Se Herstellungsverfahren einer halbleitervorrichtung
DE102010016992B4 (de) * 2010-05-18 2015-07-23 Hanwha Q.CELLS GmbH Herstellungsverfahren einer Halbleitervorrichtung

Also Published As

Publication number Publication date
US6410403B1 (en) 2002-06-25
DE10054190C2 (de) 2003-03-27

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