DE10043586B4

DE10043586B4 - DRAM-Zellen mit tief eingegrabenen Kondensatoren und darüber liegenden, vertikalen Transistoren und ein Herstellungsverfahren dafür

Info

Publication number: DE10043586B4
Application number: DE10043586A
Authority: DE
Inventors: Chao-chueh Shin-Pu Wu; Chia-Shun Hsiang Shan Hsiao
Original assignee: Promos Technologies Inc
Current assignee: Promos Technologies Inc
Priority date: 2000-09-05
Filing date: 2000-09-05
Publication date: 2005-07-28
Anticipated expiration: 2020-09-06
Also published as: DE10043586A1

Abstract

Verfahren zur Herstellung einer Mehrfachanordnung von DRAM-Zellen mit vertikalen Transistoren, die über tief eingegrabenen Kondensatoren ausgerichtet sind, die in tiefen Gräben (2) in einem Halbleitersubstrat (10) gebildet sind, in welchem eine DRAM-Zelle mit folgenden Schritten gebildet wird:
Bilden eines der tiefen Gräben (2),
Bilden einer ersten Kondensatorelektrode (14) an den Seiten des tiefen Grabens (2) durch Difiundieren eines Dotierstoffes,
Abscheiden einer dielektrischen Schicht (16) in dem tiefen Graben (2),
Bilden einer zweiten Kondensatorelektrode (18) durch Füllen des Grabens (2) mit einer ersten Polysiliciumschicht (18) von einem ersten Leitungstyp,
Bilden einer flachen Grabenisolierung (22), die sich von außerhalb des Grabens (2) über den Rand der zweiten Kondensatorelektrode erstreckt, und einer Gateisolierung (24) über der zweiten Kondensatorelektrode (18),
Bilden einer Wortleitung (26) aus einer zweiten Polysiliciumschicht vom ersten Leitungstyp über der Gateisolierung (24), einer oberen Abdeckisolierschicht (28) über der Wortleitung (26), und einer Isolierschicht (30), zu...

Description

Diese Erfindung betrifft eine integrierte Schaltungsanordnung als Halbleitereinrichtung und insbesondere ein Verfahren zur Herstellung von tief eingegrabenen Kondensatoren mit darüberliegenden vertikalen, zylindrischen Transistoren (FET) für dynamische Speichereinrichtungen mit wahlfreiem Zugriff (DRAM), um eine sehr dichte Speicherzellenanordnung zu bilden.
Dynamische Speicherschaltungsanordnungen mit wahlfreiem Zugriff werden in der Elektronikindustrie zur Speicherung von Informationen als binäre Daten verwendet. Die DRAM Schaltungsanordnung, die auf Chips gebildet ist, die von Halbleitersubstraten abgeschnitten sind, besteht aus einer Mehrfachanordnung von Speicherzellen und enthält periphere Schaltungen zum wahlfreiem Zugriff auf die Speicherzellen, um die digitalen Informationen zu speichern und wiederzugewinnen. Die einzelne DRAM Zelle ist aus einem einzelnen FET (Feldeffekttransistor), der allgemein als ein Durchlasstransistor bezeichnet wird, und einem einzelnen Ladungsspeicherkondensator aufgebaut. Der Speicherkondensator wird üblicherweise in dem Halbleitersubstrat als ein Grabenkondensator gebildet, oder wird alternativ als ein gestapelter Kondensator über dem FET und innerhalb des Zellenbereichs gebildet.
In den letzten Jahren hat sich die Zellendichte auf dem DRAM Chip wegen der Verbesserungen bei der Halbleitertechnologie, wie der Fotolithographie mit hoher Auflösung und gerichtetem Plasmaätzen, dramatisch erhöht. Bei der zukünftigen DRAM Technologie wird eine Anzahl von Speicherzellen auf einem DRAM Chip, von denen jede ein Bit an Information speichert, erwartet, die ein Gigabit in den nächsten kommenden Jahren überschreiten wird. Wenn diese Zellendichte auf dem Chip erhöht wird, ist es notwendig, die Fläche einer jeden Zelle zu verringern, um eine vernünftige Chipgröße beizubehalten und die Schaltungsleistung zu verbessern.
Unglücklicherweise wird es, wenn die Zellengröße abnimmt, notwendig, die Größe des Speicherkondensators zu verringern, damit der Kondensator auf innerhalb eines Zellen bereichs beschränkt wird. Dies ergibt eine verringerte Ladung, die in dem Kondensator gespeichert ist und es schwierig gemacht, sie während des Lesezyklus wegen des geringeren Signal/Rauschverhältnisses des Leseverstärkers zu erfassen. Diese flüchtigen Speicherzellen verlangen auch häufigere Auffrischungszyklen, damit ausreichend Ladung in dem Kondensator beibehalten wird. Deshalb besteht in der Elektronikindustrie ein großes Bedürfnis danach, den Kapazitätswert des Speicherkondensators zu erhöhen, während der Zellenbereich verringert wird.
Von den zwei Methoden hat der gestapelte Kondensator in den letzten Jahren beträchtliches Interesse wegen der Vielfalt der Möglichkeiten erfahren, wie die Kondensatorelektroden in der vertikalen (dritten) Dimension über dem FET und innerhalb des Zellenbereichs gebildet werden können, damit der Kapazitätswert erhöht wird, während der Zellenbereich verringert wird. Jedoch verlangt die grobe Topographie auf dem gestapelten Kondensator einen zusätzlichen Planarisierungsschritt, damit die Substratoberfläche eben wird, um zuverlässigere Submikrometer-Größenstrukturen herzustellen, und die Planarisierung ist ein teueres Verfahren, das auch den Produktionsausstoß verschlechtern kann.
Alternativ können die DRAM Zellen unter Verwendung von tief eingegrabenen Kondensatoren hergestellt werden. Bei dieser Methode werden die FET Einrichtungen den Grabenkondensatoren benachbart gebildet, und dies begrenzt die Größenverringerung des Zellenbereichs. Jedoch bleibt, wenn der tiefe Graben in dem Substrat gebildet wird, die obere Oberfläche des Substrats relativ eben und steht zur Bildung der elektrischen Verbindungen zur Verfügung, die Submikrongröße haben.

Mehrere Verfahren zur Herstellung von DRAMs mit tief eingegrabenen Kondensatoren sind berichtet worden. Zum Beispiel bildet Arnold, US Patent Nr. 5,937,296, einen vertikalen Transistor, bei dem die Gateelektrode in dem oberen Bereich des Grabens gebildet ist und die Source/Drain sind in dem Substrat gebildet. US Patent Nr. 5,302,541 von Akazawa zeigt einen vertikalen Transistor über einem Grabenkondensator, bei dem die Source/Drain in einem Material einer zweiten Leitfähigkeitsart in dem Graben gebildet sind, indem aus dotierten, isolierenden Oxidschichten herausdiffundiert wird. In dem US Patent Nr. 5,744,386 von Kenney wird ein vertikaler Transistor in dem Graben durch Epitaxie gebildet, wobei ein Gateoxid und Gateelektroden in dem Graben gebildet werden. Lim, US Patent Nr. 6,018,176, bildet einen vertikalen Transistor auf einem sich auf einem Isolator befindenden Siliciumsubstrat, wobei ein Kondensator über dem Transistor gestapelt ist.

Wenn jedoch die Anzahl von Speicherzellen bei einer DRAM Einrichtung weiter vergrößert wird, besteht weiterhin in der Halbleiterindustrie ein großes Bedürfnis, die Fläche der Speicherzelle zu verringem, während ausreichend Kapazität beibehalten und ein preisgünstiges Herstellungsverfahren bereitgestellt wird.

In dem US Patent Nr. 5,256,588 wird ein Herstellungsverfahren für eine DRAM-Zelle für eine Mehrfachanordnung von DRAM Zellen mit vertikalen Transistoren, die über tief eingegrabenen Kondensatoren ausgerichtet sind, die in tiefen Gräben in einem Halbleitersubstrat gebildet sind, offenbart, mit den Schritten: Bilden einer Wortleitung aus einer Polysiliciumschicht von einem ersten Leitungstyp über einer Gateisolierung, einer oberen Abdeckisolierschicht über der Wortleitung und einer Isolierschicht, zu der die Polysiliciumschicht koplanar ist, wobei das Gateisolieroxid eine Kondensatorelektrode von der Wortleitung isoliert, Bilden einer Öffnung durch die Abdeckisolierschicht , die Wortleitung und das Gateisolieroxid bis zu der anderen Kondensatorelektrode, Bilden eines Sourcebereichs, Bilden eines Gateoxids auf den Seitenwänden der Wortleitung in der Öffnung, Füllen der Öffnung mit einer weiteren Polysiliciumschicht von einem zweiten Leitungstyp, um einen Kanal eines vertikalen Transistors zu bilden, und Bilden eines Drainbereichs auf der oberen Oberfläche der weiteren Polysiliciumschicht.

Aufgabe dieser Erfindung ist es, eine sehr dichte Mehrfachanordnung von Speicherzellen auf einem DRAM Chip zu schaffen, wobei ein Kondensator in einem tiefen Graben mit einem vertikalen, zylindrischen Transistor gebildet wird, der über dem Kondensator ausgerichtet ist, wobei ein kostengünstiges Verfahren geschaffen wird.

Von Vorteil ist es bei dieser Erfindung, den vertikalen, zylindrischen Transistor zu bilden, indem der FET Kanal in einer Öffnung in der Wortleitung gebildet und über dem Kondensator im tiefen Graben ausgerichtet wird.

Des Weiteren ist ein Vorteil dieser Erfindung, eine Mehrfachanordnung von Bit-Leitungen zu bilden, die zu den Wortleitungen orthogonal und über den Öffnungen ausgerichtet sind, die die FET Kanäle aufweisen.

Lösungen dieser Aufgabe sind in den unabhängigen Ansprüchen angegegeben.

Vorteilhafte Weiterbildungen sind den abhängigen Ansprüchen zu entnehmen.

Entsprechend den Zielsetzungen der vorliegenden Erfindung werden ein Verfahren und ein Aufbau zur Herstellung einer Mehrfachanordnung von DRAM Zellen beschrieben, die tief eingegrabene Kondensatoren und vertikale Feldeffekttransistoren aufweisen, die über dem tief eingegrabenen Kondensatoren ausgerichtet sind, damit die Zellenfläche verringert und die DRAM Zellendichte dramatisch erhöht wird.

Das Verfahren zur Herstellung dieser Mehrfachanordnung von DRAM Zellen mit vertikalen FETs über Kondensatoren wird nun kurz beschrieben. Das Verfahren besteht darin, ein Halbleitersubstrat bereitzustellen, vorzugsweise ein P^– dotiertes Einkristall-Siliciumsubstrat. Tief eingegrabene Kondensatoren werden herkömmlich in dem Substrat gebildet. Die tief eingegrabenen Kondensatoren werden gebildet, indem eine als Muster ausgebildete, harte Maske aus Siliciumoxid/Siliciumnitrid durch chemische Dampfabscheidung (CVD) verwendet und anisotropes Plasmaätzen eingesetzt wird, um tiefe Gräben in das Siliciumsubstrat zu ätzen. Eine dünne, dielektrische Schicht wird in den tiefen Gräben gebildet, damit eine dielektrische Schicht zwischen den Elektroden eines Kondensators gebildet wird. Dann werden die Gräben mit einem ersten Polysilicium gefüllt, um die Kondensatorelektroden zu bilden, und jenes dient auch als Knotenkontakte bzw. Anschluss für die Kondensatoren. Als nächstes wird eine flache Grabenisolierung (STI) gebildet, damit die Mehrfachanordnung von tiefen Gräben umgeben und elektrisch isoliert wird. Die flache Grabenisolierung bildet auch andere aktive Bereiche der Einrichtung, wie die peripheren Bereiche der Einrichtung auf dem DRAM Chip. Die flache Grabenisolierung wird gebildet, indem zuerst der CVD SiO₂ Bereich der harten Maske entfernt wird. Dann werden eine flache Graben-Fotoresistmaske und ein Plasmaätzbereich verwendet, um das Muster des Si₃N₄ Bereichs der harten Maske herzustellen und die flachen Gräben in das Substrat zu ätzen. Die flachen Gräben werden so gebildet, dass sie sich teilweise nach innen über den Rand der tief eingegrabenen Kondensatoren erstrecken und aktive Bereiche der Einrichtung über den tief eingegrabenen Kondensatoren aus erstem Polysilicium belassen. Die flache Grabenisolierung wird abgeschlossen, indem eine Isolierschicht abgeschieden und diese zurückgeschliffen wird. Ein Gateisolationsoxid bleibt nach CMP auf der Oberfläche der ersten Polysiliciumschicht in den tief eingegrabenen Kondensatoren zurück. Als nächstes wird eine N dotierte, zweite Polysiliciumschicht, die eine obere bzw. Abdeckisolierschicht aufweist, abgeschieden und als Muster gebildet, um Wortleitungen zu bilden, die sich über die tief eingegrabenen Kondensatoren erstrecken. Eine Isolierschicht wird auf den Wortleitungen abgeschieden und zurückgeschliffen, damit die Abdeckisolierschicht auf den Wortleitungen freiliegt und eine ebene Oberfläche geschaffen wird.

Ein wesentliches Merkmal dieser Erfindung ist, eine Mehrfachanordnung von Öffnungen in die Abdeckisolierschicht, in die Wortleitungen aus Polysilicium und in das Gateisolieroxid zu ätzen. Die Öffnungen sind über der ersten Polysiliciumschicht (Kondensatorelektrode) in den tief eingegrabenen Kondensatoren ausgerichtet. Die Sourcebereiche für die vertikalen Transistoren werden in der ersten Polysiliciumschicht, die in den Öffnungen freiliegen, durch Ionenimplantation gebildet. Ein Gateoxid wird auf den Seitenwänden der Wortleitungen aus Polysilicium in den Öffnungen nach dem Ätzen des Bodenoxids gebildet. Dann wird eine P dotierte, dritte Polysiliciumschicht ausreichend dick abgeschieden, damit die Öffnungen gefüllt werden, und wird auf die Isolierschicht zurückgeschliffen, damit FET Kanalzylinder gebildet werden. Die Drainbereiche für die vertikalen Transistoren werden in der oberen Oberfläche der P dotierten, dritten Polysiliciumschicht, die in den Öffnungen freiliegt, durch Ionenimplantation eines N Dotiennittels gebildet. Eine N dotierte, vierte Polysiliciumschicht wird abgeschieden und als Muster ausgebildet, damit eine Mehrfachanordnung von Bit-Leitungen, die zu den Wortleitungen orthogonal sind, über den Öffnungen gebildet und elektrisch mit den Drainbereichen kontaktiert wird, womit die Mehrfachanordnung von DRAM Zellen hoher Dichte abgeschlossen wird. Die vierte Polysiliciumschicht kann eine obere Silicumdioxid-Metallschicht umfassen, damit der elektrische Widerstand verringert und die Schaltungsleistung verbessert wird.

Die Zielsetzungen und Vorteile dieser Erfindung werden am besten unter Bezugnahme auf die beigefügten Zeichnungen, die Figuren und die Ausführungsformen verstanden.

Der Erfindungsgegenstand wird im Folgenden anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnungen näher erläutert.

1A bis 6A zeigen schematisch Schnittansichten der Abfolge der Verfahrensschritte zur Herstellung von DRAM Zellen, die vertikale, zylindrische Transistoren (FETs) aufweisen, die über den DRAM Speicherkondensatoren ausgerichtet sind. Eine einer Vielzahl von DRAM Zellen ist in den Zeichnungen gezeigt.

1B bis 6B zeigen schematische Draufsichten auf vier benachbarte DRAM Zellen, die der Abfolge der Schnittansichten zur Herstellung von DRAM Zellen mit vertikalen Transistoren der 1A-6A entsprechen.

Das Verfahren zur Herstellung von DRAMs mit vertikalen, zylindrischen Transistoren, die über den tief eingegrabenen Kondensatoren zur Erhöhung der Zellendichte ausgerichtet sind, wird nun ausführlich beschrieben. Obgleich das Verfahren nur zur Herstellung von DRAM Einrichtungen mit tief eingegrabenen Kondensatoren und vertikalen N Transistoren beschrieben ist, versteht es sich, dass, indem zusätzliche Arbeitsschritte eingeschlossen werden, sowohl herkömmliche N FETs und P FETs ebenfalls gebildet werden können, wie es zur Herstellung von CMOS Schaltungen für die Peripherieschaltungen auf der DRAM Einrichtung verlangt wird.

Bezugnehmend auf 1A beginnt das Verfahren zur Herstellung dieser tief eingegrabenen Kondensatoren mit vertikalen N FETs damit, dass ein Halbleitersubstrat 10 bereitgestellt wird. Das Substrat ist vorzugsweise ein P^– dotiertes Einkristallsilicium mit einer <100> Kristallausrichtung.
Als nächstes werden die tief eingegrabenen Kondensatoren in dem Substrat 10 gebildet, wie es allgemein in der Industrie ausgeführt wird. Kurz gesagt werden herkömmliche, fotolithographische Techniken und anisotropes Plasmaätzen verwendet, um eine Mehrfachanordnung von Öffnungen in einer harten Maske auf dem Substrat 10 zu bilden, die dann verwendet werden, tiefe Gräben 2 in das Substrat 10 zu ätzen. Typischerweise besteht die harte Maskenschicht aus einer Isolierschicht, wie Siliciumoxid (nicht gezeigt), und einer Isolierschicht (pad layer) 12 aus Siliciumnitrid (Si₃N₄). Die Schicht 12 wird durch chemische Dampfabscheidung (CVD) unter Verwendung eines Reaktionsgases abgeschieden, wie Dichlorsilan (SiCl₂H₂) und Ammonium (NH₃), und wird mit einer bevorzugten Dicke von zwischen ungefähr 150 bis 200 nm abgeschieden. Die Mehrfachanordnung aus tiefen Gräben 2 wird dann in das Silicumsubstrat 10 geätzt, wobei Ätzen mit einem Plasma hoher Dichte (HDP) oder reaktives Ionenätzen (RIE) verwendet wird, und vorzugsweise ein Ätzgas auf Fluorbasis, wie NF₃ + HBr, verwendet wird. Die Gräben werden typischerweise auf eine Tiefe von ungefähr 7 bis 8 Mikrometer (μm) geätzt und haben typischerweise eine Breite W von ungefähr 0,2 bis 0,3 μm. In 1A sind nur ein einzelner Graben und ein oberer Bereich des Grabens gezeigt, um die Zeichnungen zu vereinfachen. Der Querschnitt in 1A ist der Querschnitt durch den Bereich 1A-1A' in der Draufsicht der 1B, die den Layout für vier benachbarte Öffnungen 2 tiefer Gräben zeigt, die in das Substrat 10 geätzt sind. Nach dem Ätzen der Gräben 2 wird der Siliciumoxidanteil der harten Maske entfernt und die Si₃Na Isolierschicht 12 wird als eine Sperrschicht gegen Oxidation und als eine Ätzmaske beim Rückschleifen beibehalten.
Unter weiterer Bezugnahme auf 1A werden die Kondensatorelektroden (erste Elektroden) 14 in dem Silicumsubstrat 10 nahe den tiefen Gräben 2 gebildet, indem ein Dotiermittel, wie Arsen, diffundiert wird. Typischerweise werden die Kondensatorelektroden 14 mit einer Konzentration von zwischen ungefähr 5 × 10¹⁹ und 1 × 10²⁰ Atome/cm³ dotiert. Als nächstes wird eine dünne, dielektrische Schicht 16 auf der freigelegten Silicumoberfläche in den tiefen Gräben 2 gebildet, damit eine dielektrische Schicht 16 zwischen den Elektroden gebildet wird. Typischerweise wird die dielektrische Schicht durch Abscheiden einer Si₃N₄ Schicht durch LPCVD mit einer Dicke von zwischen ungefähr 40 und 5 nm gebildet, und das Si₃Na wird thermisch oxidiert, damit eine Siliciumoxid/Siliciumnitrid/Siliciumoxid (ONO) Schicht gebildet wird und Nadelspitzenlöcher in der dielektrischen Schicht 16 aus Si₃N₄ verringert werden. Dann werden die Gräben 2 mit einer ersten Polysiliciumschicht 18 gefüllt, damit die Grabenkondensatorelektroden (zweite Elektroden) gebildet werden, die auch die Knotenkontakte 18 für die Kondensa toren sind. Typischerweise wird die erste Polysiliciumschicht 18 durch CVD abgeschieden und vor Ort mit einem N Dotiermittel, wie Phosphor, mit einer Konzentration zwischen ungefähr 5 × 10¹⁹ und 1 × 10²⁰ Atome/cm³ dotiert. Das Polysilicium wird auf die Sperrschicht 12 zurückgeschliffen, damit die Kondensatorelektroden 18 aus Polysilicium gebildet werden. Bei dieser Erfindung wird das Polysilicium 18 weiter unter Verwendung von Plasmaätzen auf ungefähr 50 nm unterhalb der Oberfläche des Silicumsubstrats 10 zurückgenommen. Ein Gateisolieroxid wird später in der Ausnehmung gebildet, um zu vehindern, dass ein elektrischer Kurzschluss zwischen der Gateelektrode des vertikalen Transistors und dem Kondensator auftritt.
Unter weiterer Bezugnahme auf 1A werden flache Grabenisolierbereiche gebildet, um die Mehrfachanordnung tiefer Gräben 2 zu umgeben und elektrisch zu isolieren und um andere aktive Bereiche der Einrichtung zu bilden. Die flache Grabenisolierung wird unter Verwendung einer Fotoresistmaske 20 und von Plasmaätzen gebildet, um die Si₃Na Schicht 12 der harten Maske als Muster auszubilden und flache Gräben zu ätzen, die sich teilweise nach innen über den Rand der Elektroden 18 des tiefen Grabenkondensators erstrecken, wobei ein Polysiliciumbereich 18' über den tief eingegrabenen Kondensatoren belassen wird. Der Bereich der Fotoresistmaske 20 über den tiefen Grabenkondensatoren ist in 1A gezeigt. Die flachen Gräben werden auch geätzt, damit aktive Bereiche der Einrichtung anderswo auf dem Substrat gebildet werden.
Nun auf 2A Bezug nehmend wird nach dem Ätzen der flachen Gräben auf eine Tiefe zwischen ungefähr 300 und 400 nm eine kurze thermische Oxidation durchgeführt, um eine Oberflächenbeschädigung des Siliciumsubstrats 10 in den flachen Gräben zu verringern. SiO₂ 22 wird durch CVD abgeschieden und zurückgeschliffen, damit die flache Grabenisolierung (STI) 22 gebildet wird. Ein Teil des CVD SiO₂ 22 bleibt über dem Polysiliciumbereich 18' und dient als Gateisolieroxid 24, damit ein Kurzschluss zwischen den Kondensatorknoten und den Gateelektroden der vertikalen Transistoren vermieden wird. Alternativ kann das CVD Oxid 22 selektiv auf die Oberfläche des Polysiliciumbereichs 18' zurückgeätzt werden, und ein zusätzliches Gateisolieroxid 24 kann mit einer bevorzugten Dicke von zwischen ungefähr 40 und 60 nm und insbesondere mit einer Dicke von 50 nm abgesetzt werden. 2B zeigt eine Draufsicht auf vier benachbarte Speicherzellen, und der Schnitt durch den Bereich 2A-2A' der 2B ist in 2A für eine der vier benachbarten Speicherzellen gezeigt. Die gestrichelte Linie 3 in 2B ist der Umfang des oberen Bereiches eines Polysiliciumbereichs 18', der zu der Kondensatoröffnung 2 ausgerichtet ist.
Auf 3A und insbesondere auf das Verfahren der Erfindung Bezug nehmend wird eine N dotierte, zweite Polysiliciumschicht 26 mit einer Abdeckisolierschicht 28 abgeschieden und als Muster ausgebildet, damit Wortleitungen 26 gebildet werden, die sich über die tief eingegrabenen Kondensatorbereiche 18' erstrecken. 3B zeigt eine Draufsicht auf vier benachbarte Speicherzellen, und der Schnitt durch den Bereich 3A-3A' der 3B ist in 3A für eine der vier benachbarten Speicherzellen gezeigt. Die zweite Polysiliciumschicht 26 wird unter Verwendung von LPCVD abgeschieden, beispielsweise mit Silan (SiOH₄) als Reaktionsgas und wird vor Ort oder durch Ionenimplantation eines N Dotiermittels, wie Phosphor, mit einer Endkonzentration von zwischen 1 × 10¹⁹ und 5 × 10¹⁹ Atome/cm³ dotiert. Die zweite Polysiliciumschicht 26 wird mit einer bevorzugten Dicke von zwischen ungefähr 180 und 550 nm und insbesondere mit einer Dicke von ungefähr 200 nm abgeschieden. Die zweite Polysiliciumschicht 26 wird unter Verwendung herkömmlicher fotolithographischer Techniken und anisotropen Plasmaätzens als Muster ausgebildet, um die Wortleitungen 26 zu bilden.
Die obere Isolierschicht 28 ist aus Si₃N₄ oder SiO₂, die durch CVD in einer Dicke zwischen ungefähr 30 und 80 nm und insbesondere einer Dicke von ungefähr 50 nm abgeschieden wird. Als nächstes wird eine Isolierschicht 30 über den Wortleitungen 26 abgeschieden. Die Schicht 30 ist aus SiO₂ oder einem dotieren SiO₂, wie Borphosphorsilicatglas (BPSG) und wird durch CVD in einer Dicke abgeschieden, die mindestens größer als die kombinierte Dicke der Schichten 26 und 28 ist. Die Schicht 30 wird chemomechanisch auf die Abdeckisolierschicht 28 auf den Wortleitungen 26 zurückgeschliffen, damit eine ebene Oberfläche geschaffen wird.
Auf 4A Bezug nehmend wird eine Mehrfachanordnung von Öffnungen 4 in die obere Isolierschicht 28, in die Wortleitungen 26 aus Polysilicium und in die Gateisolierschicht 24 bis zu dem ersten Polysilicium (Kondensatorelektrode) 18' in den tief eingegrabenen Kondensatoren geätzt. Die Öffnungen 4 werden für die Kanalzylinder für die vertikalen Transistoren (FETs) geätzt. Die Wortleitungen 26 haben typischerweise eine Breite von ungefähr 0,3 bis 0,5 Mikrometer (μm) und die Öffnungen 4 haben einen bevorzugten Durchmesser von zwischen ungefähr 0,25 und 0,3 μm. Die Öffnungen 4 sind über dem ersten Polysiliciumbereich 18' ausgerichtet, wie es in der Draufsicht der 4B gezeigt ist. Der Schnitt in 4A ist durch den Bereich 4A-4A' in 4B. Die Öffnungen 4 werden unter Verwendung fotolithographischer Techniken und anisotropen Plasmaätzens geätzt. Das Plasmaätzen wird in einer Plasmaätzvorrichtung hoher Dichte ausgeführt. Die isolierende, obere Schicht 28 wird selektiv auf die zweite Polysiliciumschicht 26 (Wortleitungen) unter Verwendung einer Ätzgasmischung geätzt, wie CHF₃ + O₂ + CF₄. Das zweite Polysilicium 26 wird selektiv auf die Gateisolierschicht 24 unter Verwendung einer Ätzgasmischung geätzt, wie CHF₃ + NF₃. Das Gateisolieroxid 24 wird selektiv bis auf das Polysilicium 18' unter Verwendung einer Ätzgasmischung geätzt, wie CHF₃ + O₂ + CF₄.
Unter weiterer Bezugnahme auf 4A wird eine Ionenimplantation ausgeführt, damit Sourcebereiche 32 in dem ersten Polysiliciumbereich 18' in den Öffnungen 4 für die vertikalen Transistoren gebildet werden. Die Sourcebereiche 32 werden durch Implantation eines Dotiermittels gebildet, wie As oder P⁺.
Die Kontakte 32 werden dotiert, damit eine N^– dotierte Source gebildet und eine endgültige Konzentration von zwischen ungefähr 1 × 10¹⁴ und 5 × 10¹⁴ Atome/cm³ erreicht wird. Als nächstes wird ein Gateoxid 34 auf den Seitenwänden der Wortleitungen 26 aus Polysilicium in den Öffnungen 4 gebildet, wie es in 4A gezeigt ist. Das Gateoxid 34 wird durch thermische Oxidation in Sauerstoff gebildet, und man lässt es auf eine Dicke von zwischen ungefähr 6 und 8 nm wachsen. Das Gateoxid, das unbeabsichtigt auf der Oberfläche des Polysiliciums 18' gebildet wird, wird dann selektiv unter Verwendung von Plasmaätzen bei hoher Dichte und niederem Druck entfernt. Das Gateoxid 34 ist auch in der Draufsicht der 4B gezeigt.
Bezugnehmend auf 5A wird eine mit B⁺ dotierte, dritte Polysiliciumschicht 36 ausreichend dick abgeschieden, damit die Öffnungen 4 gefüllt werden. Die Schicht 36 wird unter Verwendung von LPCVD abgeschieden und wird vor Ort dotiert, damit eine endgültige Borkonzentration von zwischen ungefähr 1 × 10¹² und 5 × 10¹² Atome/cm³ erreicht wird. Die dritte Polysiliciumschicht 36 wird dann auf die Isolierschicht 30 zurückgeschlif fen, damit FET Kanalzylinder 36 in den Öffnungen 4 gebildet werden. Als nächstes werden die Drainbereiche 38 für die vertikalen Transistoren in der oberen Fläche der P dotierten Kanalzylinder 36 gebildet. Die Drainbereiche werden durch Ionenimplantation eines N Dotiermittels, wie Arsenionen (As⁷⁵) gebildet, damit eine endgültige N^– Dotiermittelkonzentration von zwischen ungefähr 1 × 10¹⁴ und 5 × 10¹⁴ Atome/cm³ erreicht wird. Die Schnittansicht in 5A ist für den Bereich 5A-5A' in der Draufsicht der 5B gezeigt und enthält den Kanalzylinder 36 mit dem Drainbereich 38.
Auf 6A Bezug nehmend wird eine vierte Polysiliciumschicht 40 beispielweise durch LPCVD unter Verwendung eines Reaktionsgases, wie SiH₄ abgeschieden, und mit Phosphor durch Ionenimplantation dotiert oder vor Ort während der Abscheidung unter Verwendung von beispielsweise Phosphin dotiert. Die vierte Polysiliciumschicht 40 wird in einer Dicke zwischen ungefähr 200 und 300 nm abgeschieden und wird zu einer Endkonzentration von zwischen ungefähr 5 × 10¹⁹ und 1 × 10²⁰ Atome/cm³ dotiert. Alternativ kann die vierte Polysiliciumschicht 40 eine obere Metallsilicidschicht (nicht gezeigt) enthalten, die eine Polysilicidschicht bildet, um den elektrischen Widerstand zu verringern und die Schaltungsqualität zu verbessern. Beispielsweise kann eine Wolframsilicid-(Wsi_x)-Schicht durch CVD unter Verwendung von Wolframhexafluorid (WF₆) und SiH₄ als Reaktionsgas abgeschieden werden, und typischerweise würde eine Dicke von ungefähr 50 bis 80 nm abgeschieden. Die Schicht 40 wird dann als Muster ausgebildet, um eine Mehrfachanordnung von Bit-Leitungen 40 zu bilden. Herkömmliche, fotolithographische Techniken und anisotropes Plasmaätzen werden verwendet, die Schicht 40 zu ätzen, damit Bit-Leitungen gebildet werden. Vorzugsweise wird das Ätzen in einer HDP Ätzvorrichtung oder in einer Ätzvorrichtung mit reaktiven Ionen ausgeführt, wobei ein Ätzgas auf Chlorbasis verwendet wird, wie Wsi_x: HCl + Cl + NF₃; Polysilicium: HCl + Cl₂. Die Bit-Leitungen 40 werden orthogonal zu den Wortleitungen 26 gebildet, wie es in der Draufsicht der 6B gezeigt ist. Die Bit-Leitungen 40 werden auch über den Öffnungen 4 ausgerichtet gebildet und kontaktieren elektrisch die Drainbereiche 38, so dass die vertikalen Transistoren und die Mehrfachanordnung hoher Dichte von DRAM Zellen vollendet werden.
Während die Erfindung insbesondere unter Bezugnahme auf ihre bevorzugte Ausführungsform gezeigt und beschrieben wurde, versteht es sich für den Durchschnittsfach mann, dass verschiedene Änderungen der Form und von Einzelheiten vorgenommen werden können, ohne von dem Umfang und dem Bereich der Erfindung abzuweichen.

Claims

Verfahren zur Herstellung einer Mehrfachanordnung von DRAM-Zellen mit vertikalen Transistoren, die über tief eingegrabenen Kondensatoren ausgerichtet sind, die in tiefen Gräben (2) in einem Halbleitersubstrat (10) gebildet sind, in welchem eine DRAM-Zelle mit folgenden Schritten gebildet wird: Bilden eines der tiefen Gräben (2), Bilden einer ersten Kondensatorelektrode (14) an den Seiten des tiefen Grabens (2) durch Difiundieren eines Dotierstoffes, Abscheiden einer dielektrischen Schicht (16) in dem tiefen Graben (2), Bilden einer zweiten Kondensatorelektrode (18) durch Füllen des Grabens (2) mit einer ersten Polysiliciumschicht (18) von einem ersten Leitungstyp, Bilden einer flachen Grabenisolierung (22), die sich von außerhalb des Grabens (2) über den Rand der zweiten Kondensatorelektrode erstreckt, und einer Gateisolierung (24) über der zweiten Kondensatorelektrode (18), Bilden einer Wortleitung (26) aus einer zweiten Polysiliciumschicht vom ersten Leitungstyp über der Gateisolierung (24), einer oberen Abdeckisolierschicht (28) über der Wortleitung (26), und einer Isolierschicht (30), zu der die zweite Polysiliciumschicht koplanar ist, wobei das Gateisolieroxid (24) die zweite Kondensatorelektrode (18) von der Wortleitung (26) isoliert, Bilden einer Öffnung (4) durch die Abdeckisolierschicht (28), die Wortleitung (26) und das Gateisolieroxid (24) zu der zweiten Kondensatorelektrode (18), Bilden eines Sourcebereichs (32) in der zweiten Kondensatorelektrode (18) unterhalb der Öffnung (4), Bilden eines Gateoxids (34) auf den Seitenwänden der Wortleitung (26) in der Öffnung (4), Füllen der Öffnung (4) mit einer dritten Polysiliciumschicht (36) von einem zweiten Leitungstyp, um einen Kanal (36) eines vertikalen Transistors zu bilden, Bilden eines Drainbereichs (38) in der oberen Oberfläche der dritten Polysiliciumschicht (36), die in der Öffnung (4) freiliegt.
Verfahren nach Anspruch 1, in welchem eine Bitleitung (40) aus einer vierten Polysiliciumschicht vom ersten Leitungstyp orthogonal zu der Wortleitung (26) über der Öffnung (4) gebildet wird.
Verfahren nach Anspruch 1, in welchem das Gateisolieroxid (24) in einer Dicke von zwischen 40 und 60 nm gebildet wird.
Verfahren nach Anspruch 1, in welchem die Abdeckisolierschicht (28) in einer Dicke von zwischen 30 und 80 nm abgeschieden wird.
Verfahren nach Anspruch 1, in welchem die Abdeckisolierschicht (28) aus Slliciumnitrid oder Siliciumoxid gebildet wird.
Verfahren nach Anspruch 1, in welchem die Isolierschicht (30) ein Borphosphorsilicatglas (BPSG) ist, das in einer Dicke abgeschieden wird, die größer oder gleich der kombinierten Dicke aus der zweiten Polysiliciumschicht und der Abdeckisolierschicht ist.
Verfahren nach Anspruch 1, in welchem das Gateoxid (34) aus Siliciumoxid und in einer Dicke von zwischen 6 und 8 nm gebildet wird.
Verfahren nach Anspruch 2, in welchem die vierte Polysiliciumschicht (40) eine obere Oberfläche aus einem Metallsilicid enthält, μm den spezifischen Widerstand zu verringern.
Verfahren nach Anspruch 1, in welchem der Sourcebereich (32) durch Implantierung von Arsenionen gebildet wird und eine Endkonzentration zwischen 1 × 10¹⁴ und 5 × 10¹⁴ Atome/cm³ erreicht wird.
Mehrfachanordnung von DRAM Zellen mit vertikalen Transistoren, die über tief eingegrabenen Kondensatoren ausgerichtet sind, die in tiefen Gräben (2) in einem Halbleitersubstrat (10) gebildet sind, in welcher eine DRAM-Zelle aufweist: einen der tiefen Gräben (2), eine erste, durch Diffundieren eines Dotierstoffes gebildete, Kondensatorelektrode (14) an den Seiten des tiefen Grabens (2), eine dielektrische Schicht (16) in dem tiefen Graben (2), eine zweite, durch Füllen des Grabens (2) mit einer ersten Polysiliciumschicht (18) von einem ersten Leitungstyp gebildete, Kondensatorelektrode (18), eine flache Grabenisolierung (22), die sich von außerhalb des Grabens (2) über den Rand der zweiten Kondensatorelektrode (18) erstreckt, und eine Gateisolierung (24) über der zweiten Kondensatorelektrode (18), eine Wortleitung (26) aus einer zweiten Polysiliciumschicht vom ersten Leitungstyp über der Gateisolierung (24), eine obere Abdeckisolierschicht (28) über der Wortleitung (26), und eine Isolierschicht (30), zu der die zweite Polysiliciumschicht koplanar ist, wobei das Gateisolieroxid (24) die zweite Kondensatorelektrode (18) von der Wortleitung (26) isoliert, eine Öffnung (4) durch die Abdeckisolierschicht (28), die Wortleitung (26) und das Gateisolieroxid (24) zu der zweiten Kondensatorelektrode (18), einen Sourcebereich (32) in der Kondensatorelektrode (18) unterhalb der Öffnung (4), ein Gateoxid (34) auf den Seitenwänden der Wortleitung (26) in der Öffnung (4), eine dritte Polysiliciumschicht (36) von einem zweiten Leitungstyp als Füllung der Öffnung (4), wobei die dritte Polysiliciumschicht (36) einen Kanal (36) eines vertikalen Transistors bildet, einen Drainbereich (38) in der oberen Oberfläche der dritten Polysiliciumschicht (36), die in der Öffnung (4) freiliegt, und eine Bitleitung (40) aus einer vierten Polysiliciumschicht vom ersten Leitungstyp orthogonal zu der Wortleitung (26) über der Öffnung (4).
Mehrfachanordnung nach Anspruch 10, in welcher die Wortleitung (26) eine Breite von zwischen 0,3 und 0,5 Mikrometer aufweist.
Mehrfachanordnung nach Anspruch 10, in welcher das Gateisolieroxid (24) eine Dicke von zwischen 30 und 80 nm aufweist.
Mehrfachanordnung nach Anspruch 10, in welcher die Öffnung (4) einen Durchmesser von zwischen 0,25 und 0,3 Mikrometer aufweist.