CN209247886U

CN209247886U - 发送器与集成电路

Info

Publication number: CN209247886U
Application number: CN201821490387.3U
Authority: CN
Inventors: S·K·谭; X·王
Original assignee: Xilinx Inc
Current assignee: Xilinx Inc
Priority date: 2017-09-13
Filing date: 2018-09-12
Publication date: 2019-08-13
Anticipated expiration: 2028-09-12
Also published as: US10063232B1

Abstract

本申请涉及一种发送器和集成电路。所述发送器包括：驱动器电路，所述驱动器电路具有被耦接到输出焊盘的上拉电路和下拉电路；数控阻抗(DCI)校准电路，所述DCI校准电路具有第一参考驱动器、第二参考驱动器和参考电阻器，所述DCI校准电路被配置为：通过相对于所述参考电阻器校准所述第一参考驱动器中的第一阻抗而生成第一码的值、通过相对于所述第一阻抗校准所述第二参考驱动器中的第二阻抗而生成第二码的值以及调整第一码的值以使得所述第一阻抗与所述第二阻抗相匹配；以及预驱动器电路，所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述上拉电路和所述下拉电路的输出阻抗。

Description

发送器与集成电路

技术领域

本申请的实施例大致涉及电子电路，具体地，涉及使用片上参考电阻器的驱动器的数控阻抗校准。

背景技术

数控阻抗(DCI)校准方案可用于补偿输出驱动器(下文中称为“驱动器”)内上拉和下拉阻抗中的变化。驱动器上拉和下拉阻抗针对精密参考电阻器被校准，该精密参考电阻器位于集成电路(IC)裸片(die)的外部(例如，在IC裸片所附接的印刷电路板(PCB) 上)。驱动器上拉和下拉阻抗被校准以对工艺变化(process variation)以及温度和电源电压波动进行补偿(通常为工艺、电压和温度(PVT)变化)。外部的精密参考电阻器相对于标称值具有较小的电阻变化。驱动器可以被设计成确保驱动强度范围涵盖外部精密参考电阻器的电阻变化的整个范围。

在一些情况下，期望使用具有DCI校准方案的片上(on-die)参考电阻器。例如，对于高带宽存储器(HBM)接口，其中存储器控制器和堆栈动态随机存取存储器(DRAM) IC彼此并排布置在同一封装中。存储器控制器和DRAM之间的接口穿过硅中介层 (interposer)，而不穿过封装和PCB。为了节省封装引脚和PCB板基板面(real estate)，期望采用片上参考电阻器。由于工艺变化，与外部参考电阻器相比，片上参考电阻器的电阻值相对于标称值具有有较大的电阻变化。也就是说，片上参考电阻器的快电阻器工艺角 (process corner)和慢电阻器工艺角之间的差异大于外部参考电阻器的电阻变化。与外部参考电阻器相比，设计具有驱动强度范围可覆盖整个片上参考电阻器范围的驱动器会消耗更多的功率和裸片面积。期望提供一种驱动器和相关联的DCI校准方案，其在使用片上参考电阻器时消耗更少的功率和更小的裸片面积。

实用新型内容

本申请描述了使用片上参考电阻器的驱动器的数控阻抗校准的技术。在一个实施例中，一种发送器包括：驱动器电路，所述驱动器电路具有被耦接到输出焊盘的上拉电路和下拉电路；数控阻抗DCI校准电路，所述DCI校准电路具有第一参考驱动器、第二参考驱动器和参考电阻器，所述DCI校准电路被配置为：通过相对于所述参考电阻器校准所述第一参考驱动器中的第一阻抗而生成第一码的值；通过相对于所述第一阻抗校准所述第二参考驱动器中的第二阻抗而生成第二码的值；以及调整所述第一码的值以使得所述第一阻抗与所述第二阻抗相匹配；以及预驱动器电路，所述驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述上拉电路和所述下拉电路的输出阻抗。

在某些实施例中，所述DCI校准电路包括：DCI校准状态机，所述DCI校准状态机被配置为生成所述第一码和所述第二码；电压参考电路；第一电压比较器，所述第一电压比较器具有耦接到所述第一参考驱动器的输出的同相输入、耦接到所述电压参考电路的输出的反相输入和耦接到所述DCI校准状态机的第一输入的输出；以及第二电压比较器，所述第二电压比较器具有耦接到所述电压参考电路的输出的同相输入、耦接到所述第二参考驱动器的输出的反相输入和耦接到所述DCI校准状态机的第二输入的输出。

在某些实施方式中，所述参考电阻器被耦接在接地节点与另一节点之间，所述另一节点由所述第一参考驱动器的输出与所述第一电压比较器的同相输入形成。

在某些实施方式中，所述DCI校准状态机还被配置为：生成第三码和第四码；将所述第三码提供到所述第一参考驱动器中的上拉电路；将所述第四码提供到所述第一参考驱动器中的下拉电路；将所述第一码提供到所述第二参考驱动器中的上拉电路；以及将所述第二码提供到所述第二参考驱动器中的下拉电路。

在某些实施方式中，所述参考电阻器被耦接在电源节点与另一节点之间，所述另一节点由所述第二参考驱动器的输出与所述第二电压比较器的反相输入形成。

在某些实施方式中，所述DCI校准状态机还被配置为：生成第三码和第四码；将所述第三码提供到所述第二参考驱动器中的下拉电路；将所述第四码提供到所述第二参考驱动器中的上拉电路；将所述第一码提供到所述第一参考驱动器中的上拉电路；以及将所述第二码提供到所述第一参考驱动器中的下拉电路。

在某些实施方式中，所述上拉电路是在所述驱动器电路的相应多个驱动器分段电路中的多个上拉电路中的第一上拉电路，所述下拉电路是在所述相应多个驱动器分段电路中的多个下拉电路中的第一下拉电路，以及所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述多个上拉电路中的每个上拉电路的输出阻抗和所述多个下拉电路中的每个下拉电路的输出阻抗。

在另一个实例中，一种集成电路IC包括：输出焊盘；参考电阻器；驱动器电路，所述驱动器电路具有被耦接到所述输出焊盘的上拉电路和下拉电路；数控阻抗DCI校准电路，所述DCI校准电路具有第一参考驱动器和第二参考驱动器，所述DCI校准电路被配置为：通过相对于所述参考电阻器校准所述第一参考驱动器中的第一阻抗而生成第一码的值；通过相对于所述第一阻抗校准所述第二参考驱动器中的第二阻抗而生成第二码的值；以及调整所述第一码的值以使得所述第一阻抗与所述第二阻抗相匹配；以及预驱动器电路，所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述上拉电路和所述下拉电路的输出阻抗。

在某些实施方式中，所述DCI校准电路包括：DCI校准状态机，所述DCI校准状态机被配置为生成所述第一码和所述第二码；电压参考电路；第一电压比较器，所述第一电压比较器具有耦接到所述第一参考驱动器的输出的同相输入、耦接到所述电压参考电路的输出的反相输入以及耦接到所述DCI校准状态机的第一输入的输出；以及第二电压比较器，所述第二电压比较器具有耦接到所述电压参考电路的输出的同相输入、耦接到所述第二参考驱动器的输出的反相输入以及耦接到所述DCI校准状态机的第二输入的输出。

在某些实施方式中，所述参考电阻器被耦接在接地节点和另一节点之间，所述另一节点由所述第一参考驱动器的输出与所述第一电压比较器的反相输入形成。

在某些实施方式中，所述参考电阻器被耦接在电源节点与另一节点之间，所述另一节点由所述第二参考驱动器的输出和所述第二电压比较器的反相输入形成。

在某些实施方式中，所述上拉电路是在所述驱动电路的相应多个驱动器分段电路中的多个上拉电路中的第一上拉电路，所述下拉电路是在所述相应多个驱动器分段电路中的多个下拉电路中的第一下拉电路，以及所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述多个上拉电路中的每个上拉电路的输出阻抗和所述多个下拉电路中的每个下拉电路的输出阻抗。

在另一个实例中，一种校准集成电路中驱动器电路的方法包括：通过相对于所述集成电路中的参考电阻器校准第一参考驱动器中的第一阻抗而生成第一码的值；通过相对于所述第一阻抗校准第二参考驱动器中的第二阻抗而生成第二码的值；调整所述第一码的值以使得所述第一阻抗和所述第二阻抗相匹配；以及将所述第一码和所述第二码提供给所述驱动器电路，用于调整其中所述上拉电路和所述下拉电路的输出阻抗。

通过参考下面的详细说明，可以明白这些和其它的方面。

附图说明

因此，通过参考示例性实施方案，可以明白理解以上阐述的特性的方式和在以上被简要概述的、更具体的说明，其中某些说明在附图上显示。然而，应当指出，附图仅仅显示典型的示例性实施方案，因此，不应当看作为对范围的限制。

图1是描述根据一个实施例的通信系统的框图。

图2是关于根据一个实施例的片上参考电阻器的电阻和工艺角的示图。

图3A是描述根据一个实施例的驱动器电路的框图。

图3B是描述根据一个实施例的驱动器分段电路的示意图。

图3C示出了一个表格，该表格描述了根据一个实施例由预驱动器电路执行的功能。

图4是描述根据一个实施例的数控阻抗(DCI)校准电路的电路实施方式的框图。

图5是描述根据一个实施例的校准驱动器输出阻抗的方法的流程图。

图6是描述根据一个实施例的确定DCI码的初始值的方法的流程图。

图7是描述根据一个实施例的确定DCI码的值的方法的流程图。

图8是描述根据一个实施例的输出阻抗-码的曲线图。

图9是描述根据另一个实施例的DCI校准电路的电路实施方式的框图。

图10是描述根据另一个实施例的校准驱动器输出阻抗的方法的流程图。

图11是描述根据另一个实施例的确定DCI码的初始值的方法的流程图。

图12是描述根据另一个实施例的确定DCI码的值的方法的流程图。

图13是描述根据另一个实施例的通信系统的框图。

图14是描述根据一个实施例的、其中可以使用本文描述的发送器的可编程集成电路 (IC)的框图。

图15描述了根据一个实施例的、图14的可编程IC的现场可编程门阵列(FPGA)实施方式。

为了便于理解，在可能的情况下，使用相同的标记来表示附图中共同的相同元件。可以预期一个实施例的元件可以被有利地包含在其他实施例中。

具体实施方式

在下文中参考附图描述了各种特征。应当注意，附图可能按比例或不按比例绘制，并且在所有附图中类似结构或功能的元件由相同的附图标记表示。应当注意，附图仅仅旨在便于描述这些特征。它们并不旨在详尽描述所要求保护的申请或作为对所要求保护的申请的范围限制。另外，所描述的实施例不需要具有示出的所有方面或优点。结合特定实施例描述的方面或优点不一定限于该实施例，并且即使没有如此示出或如此明确地说明，这些方面或优点也可以在任何其他实施例中实现。

图1是描述根据一个实施例的通信系统100的框图。通信系统100包括通过传输线106 耦接到接收器104的发送器112。发送器112被布置在集成电路(IC)102中。发送器112电耦接到IC 102的焊盘110，焊盘110又被电耦接到传输线106的一端。焊盘110可以通过IC封装的焊球、引脚等电耦接到传输线106。接收器104耦接到传输线106的另一端。接收器104可以被布置在另一个IC 103中。传输线106可以是条状线(stripline)、微带线(microstrip)等。传输线106可以被形成在IC 102和接收器104所附接的印刷电路板(PCB)、IC封装基板、中介层(interposer)等上。在一些实施例中(下面将进一步讨论)， IC102还可以包括耦接到焊盘110的接收器1302。发送器112和/或接收器1302可以是输入/输出(IO)电路127的一部分。IC 102可包括多个IO电路127。在一个实例中，IC 102 和IC 103被电地和机械地安装到IC封装中的中介层199。传输线106被形成在中介层199 上，以将驱动器电路118电连接到接收器104。

具有电阻值Rp的并联终端电阻器108被布置在传输线106的接收器端。在该实施例中，电阻器108耦接在传输线106和提供电压V_TT的电源节点109之间。电压V_TT通常等于或近似等于接收器104的参考电压(V_REF)。电阻器108是任选的，当实施某些输入/ 输出(IO)标准时，它被省略。当存在时，电阻器108的值Rp通常等于或近似等于传输线106的特征阻抗(z₀)。在一些实施例中，可以用具有两个电阻器的分离终端电路 (split-terminationcircuit)代替电阻器108，其中分离终端电路的一个电阻器耦接在V_CCO和传输线106之间，另一个电阻器耦接在传输线106和地之间。电压V_CCO是由电源节点 111和113提供的电源电压，其中电源节点111和113分别耦接到驱动器电路118和接收器104。如本文所使用的，“接地”是由所有组件共用的接地节点115提供的参考电压，该电压通常为零伏，但也可以是本文所述的向电源电压提供参考的任何其他电位。为了清楚起见，在整个说明书中假设接地为零伏。虽然显示了单个电阻器108，但是在其他实施例中，可以在IC 103中实施等效的分离终端电路。

发送器112包括预驱动器电路116和驱动器电路118。发送器112被耦接到数控阻抗(DCI)校准电路120。在实施例中，DCI校准电路120被耦接到多个IO电路127中的每一个IO电路中的发送器(即，DCI校准电路120由一组IO电路127共享)。驱动器电路 118包括被电耦接到焊盘110的输出。驱动器电路118起到电压模式驱动器的作用，其使用单端传输来将信号传输到接收器104。驱动器电路118具有与传输线106串联耦接的、电阻值为Rs的输出阻抗122。输出阻抗122在传输线106的发送器端提供串联终端(series termination)。

预驱动器电路116包括接收数据信号(Data)的输入124和被电耦接到DCI校准电路120的输出的输入(称为连接126)。预驱动器电路116包括被电耦接到驱动器电路118 的输入的输出(称为连接128)。数据信号是数字逻辑信号，其根据参考时钟信号(未示出)在逻辑高电压和逻辑低电压之间变化。数据信号由IC 102中的另一电路(未示出)提供。DCI校准电路120通过连接126将数字控制信号(下文称为“控制信号”)提供给预驱动器电路116。由DCI校准电路120产生的控制信号将在下面被进一步讨论。预驱动器电路116通过连接128为驱动器电路118生成输入信号。驱动器电路118的输入信号将在下面被进一步讨论。DCI校准电路120包括具有阻值R_ODRR的片上参考电阻器130。如本文进一步描述的，DCI校准电路120针对片上参考电阻器130校准驱动器电路118的输出阻抗122。

图2是关于根据一个实施例的片上参考电阻器130的电阻和电阻工艺角(此后称为“工艺角”)的曲线图200。曲线图200包括表示片上参考电阻器130的电阻值ODRR(以欧姆为单位)的纵轴和定性地表示工艺角的横轴。曲线图200分别示出了慢工艺角(slow processcorner)、标准工艺角(typical process corner)以及快工艺角(fast process corner)的ODRR值Rslow、Rtyp以及Rfast。如曲线图200所示，Rslow大于Rtyp，Rtyp又大于 Rfast。Rtyp等于或近似等于一个电阻值，自该电阻值可以形成一组特定的终端电阻，该组特定的终端电阻通用于不同的IO标准中。例如，Rtyp可以等于或近似等于240欧姆，由此可以形成等于或大约等于40、48、60、80、120和240的终端电阻。取决于片上参考电阻器130是处于快工艺角还是处于慢工艺角，电阻值ODRR可以自Rtyp变化。

图3A是更详细地描述根据一个实施例的驱动器电路118的框图。驱动器电路118包括一个或多个驱动器分段电路304，其被显示为驱动器分段电路304₁…304_N，其中N是正整数。驱动器分段电路304₁…304_N分别包括上拉(PU)电路306₁…306_N和下拉(PD)电路308₁…308_N。PU电路306₁…306_N分别与PD电路308₁…308_N配对以形成推挽驱动器 312₁…312_N。每个驱动器分段电路304_i(其中标号i∈[1,N])包括PU电路306_i和相应的PD 电路308_i。每对PU/PD电路(306_i,308_i)形成推挽驱动器312_i，推挽驱动器312_i具有被电耦接到焊盘110的输出。当导通时，每个PU电路306_i在一个方向提供电流以将焊盘110 拉到更高的电压。每个PU电路306_i提供具有阻值R_PU的输出阻抗330_i。当导通时，每个 PD电路308_i在一个方向提供电流以将焊盘110拉到较低的电压。每个PD电路308_i提供具有阻值R_PD的输出阻抗332_i。每个PU电路306_i、PD电路308_i和相应的推挽驱动器312_i被进一步分段，如图3B所示。

预驱动器电路116包括通过相应的连接128P₁…128P_N电耦接到PU电路306₁…306_N的M-比特(M-bit)输入的M-比特输出。预驱动器电路116包括通过相应的连接128N₁…128N_N电耦接到PD电路308₁…308_N的M-比特输入的M-比特输出。预驱动器电路116分别通过连接128P₁…128P_N提供P码₁…P码_N(Pcode₁…Pcode₂)信号。预驱动器电路116 分别通过连接128N₁…128N_N提供N码₁…N码_N(Ncode₁…Ncode₂)信号。

图3B是描述根据一个实施例的驱动器分段电路304_i的示意图。驱动器分段电路304_i包括p沟道场效应晶体管(FET)315₁…315_M(例如，p型金属氧化物半导体FET(MOSFET))、n沟道FET 317₁…317_M(例如，n型MOSFET)以及反相器310₁…310_M，其中M是正整数。 p沟道晶体管是一种使用空穴(hole)作为多数载流子来承载其沟道电流的晶体管。n沟道晶体管是使用电子作为多数载流子来承载其沟道电流的晶体管。PU电路306_i被分段为PU 电路306_i,1…306_i,M，其中每个PU电路306_i,k(其中标号k∈[1,M])包括p沟道晶体管 315₁…315_M中的相应一个。同样，PD电路308_i被分段为PD电路308_i,1…308_i,M，其中每个 PD电路306_i,k包括n沟道晶体管317₁…317_M中的相应一个。这样，推挽驱动器312_i被分段为推挽驱动器312_i,1…312_i,M。

对于每个推挽驱动器312_i,k，p沟道晶体管315_k的源极耦接到电源节点111，n沟道晶体管317_k的源极耦接到接地节点115。晶体管315_k和317_k的漏极耦接到焊盘110。n沟道晶体管317_k的栅极接收信号Ncode_i的第(k-1)^st比特(即，Ncode<M-1:0>的Ncode_i<k-1>)。 p沟道晶体管315_k的栅极耦接到反相器310_k的输出。反相器310_k的输入接收信号Pcode_i的第(k-1)^st比特(即，Pcode<M-1:0>的Pcode_i<k-1>)。Pcode_i信号提供M-比特Pcode，该M-比特Pcode导通一定数量的PU电路306_i,1…306_i,M或者关闭所有PU电路306_i,1… 306_i,M。Ncode_i信号提供M-比特Ncode，该M-比特Ncode导通一定数量的PD电路308_i,1… 308_i,M或者关闭所有PD电路308_i,1…308_i,M。

回到图3A，预驱动器电路116包括接收数据信号、DCI_Pcode信号、DCI_Ncode信号以及激活(EN)信号的输入。DCI_Pcode信号是M-比特数字信号。同样，DCI_Ncode信号是M-比特数字信号。EN信号是N-比特(N-bit)数字信号。如下面进一步描述的， DCI_Pcode、DCI_Ncode和EN信号均由DCI校准电路120提供。通常，对于每个驱动器分段电路304_i，预驱动器116基于数据信号、DCI_Pcode、DCI_Ncode和EN信号提供Pcode 和Ncode。DCI_Pcode信号提供DCI_Pcode值，用于导通每个驱动器分段电路304_i中的一定数量的PU电路306_i,1…306_i,M。DCI_Ncode信号提供DCI_Ncode值，用于导通每个驱动器分段电路304_i中的一定数量的PD电路308_i,1…308_i,M。EN信号提供EN码，所述EN码激活一定数量的驱动器分段电路304。

具体地，EN码可以是具有零或更多逻辑高比特的码，其激活相应的零个或多个驱动器分段电路304。对于每个被激活的驱动器分段电路304，预驱动器116供应P-码和N-码，该P-码和N-码导通其中的PU-臂(leg)和/或PD-臂(即，每个被激活的驱动器分段电路 304将输出驱动电压和电流提供给焊盘110)。对于每个被禁用的驱动器分段电路304，选择电路302提供P-码和N-码，该P-码和N-码关闭其中的所有PU-臂和PD-臂(即，每个被禁用的驱动器电路304具有到焊盘110的高阻抗连接)。

图3C示出了表格302，表格302说明了由预驱动器电路116执行的功能。表320包括用于Data、EN、Pcode_i和Ncode_i(片上终端(ODT)将在下面被进一步讨论)的列。当EN为逻辑-低时，无论Data的值如何，Pcode_i和Ncode_i都是高阻抗(High-z)。当EN为逻辑高且Data为逻辑低时，Pcode_i被设置为DCI_Pcode并且Ncode_i被设置为拉低(Tie_low)(即，Ncode_i的所有比特都被设置为逻辑低)。当EN为逻辑高且Data 为逻辑高时，Pcode_i被设置为Tie_low，Ncode_i被设置为DCI_Ncode。预驱动器电路116 可以使用逻辑门、反相器、缓冲器、三态逻辑等来实施，其实现本文描述的和由表320示出的功能。预驱动器电路116还可以通过使用适当的电路执行其他功能，诸如使用电平移动(level-shifting)电路实现电平移动。

参见图3A-3C，在运行时，Pcode_i<M-1:0>的每个逻辑高比特导通相应的p沟道晶体管 315_i,M…315_i,1，Pcode_i<M-1:0>的每个逻辑低比特关闭相应的p沟道晶体管315_i,M…315_i,1。同样地，Ncode_i<M-1:0>的每个逻辑高比特导通相应的n沟道晶体管317_i,M…317_i,1，Ncode_i<M-1:0>的每个逻辑低比特关闭相应的n沟道晶体管317_i,M…317_i,1。对于一个给定的过驱动电压(V_OD)，每个p沟道晶体管315_k被构造成在源极至漏极电流(I_SD)的范围和源极至漏极电压(V_SD)的范围内具有特定的输出阻抗ROUT_k。同样，对于一个给定的过驱动电压(V_OD)，每个n沟道晶体管317_k被构造成在漏极至源极电流(I_DS)和漏极至源极电压(V_DS)范围内具有特定的输出阻抗ROUT_k。在一个实施例中，p沟道晶体管315₁… 315_M和n沟道晶体管317₁…317_M的输出阻抗ROUT₁...ROUT_M是二进制加权的(即，每个输出阻抗ROUT_k是输出阻抗ROUT_k+1的两倍)。

如下面进一步描述的，DCI校准电路120设置DCI_Pcode、DCI_Ncode和ENcode以控制驱动器电路118的输出阻抗122的值Rs等于或近似等于目标值(例如，等于或大约等于z₀的值)。DCI_Pcode设置被激活的驱动器分段电路304中的输出阻抗330的值R_PU。 DCI_Ncode设置被激活的驱动器分段电路304中的输出阻抗332的值R_PD。在上拉阶段，被激活的驱动器分段电路304的输出阻抗330结合在一起以提供驱动器电路118的输出阻抗122。即，电阻Rs等于R_PU/n，其中n∈[1,N]，是被激活的驱动器分段电路304的数量。在下拉阶段，被激活的驱动器分段电路304的输出阻抗332结合在一起提供驱动器的输出阻抗122。即，电阻Rs等于R_PD/n，其中n∈[1,N]，是被激活的驱动器分段电路304的数量。驱动器分段电路304的输出阻抗330和332受PVT变化的影响。为了补偿，DCI校准电路 120相对于片上参考电阻器130的值R_ODDR校准R_PU和R_PD的值。

如图2所示，由于工艺变化，片上参考电阻器130可具有很宽的电阻范围。当片上参考电阻器130处于快工艺角时，DCI校准电路120针对Rfast校准R_PU和R_PD，这使得每个驱动器分段电路304_i的驱动强度从标称值增加。当片上参考电阻器130处于慢工艺角时， DCI校准电路120针对Rslow校准R_PU和R_PD，这使得每个驱动器分段304_i的驱动强度从标称值减小。因此，当片上参考电阻器130处于慢工艺角时，发生最差情况的驱动强度。在实施例中，驱动器电路118被构造成满足在片上参考电阻器130的电阻范围的最大极限处的性能要求(例如，Rslow)。这确保即使片上参考电阻器130处于慢工艺角，驱动强度也不会低于性能要求。此外，驱动器电路118被构造成允许R_PU和R_PD高于片上参考电阻器130的最小极限(例如，Rfast)。由于驱动电路118已经满足Rslow等效驱动强度处的性能要求，因此任何比Rslow强的驱动强度也将满足性能要求。驱动电路118不需要Rfast 等效驱动强度来满足性能要求。根据IO标准要求激活一个或多个驱动器分段电路304。分段的驱动器可被视为“粗略的”驱动强度调节。每个驱动器分段中的上拉和下拉电路提供“精细的”驱动强度调节。上拉和下拉阻抗被设计成高于Rfast，但低于Rslow。因此，如果参考电阻为Rfast，则上拉和/或下拉码将是饱和的。在Rfast角，驱动强度受上拉和下拉阻抗限制。

由于工艺变化，驱动器分段电路304的最大R_PU和R_PD阻抗可能不同。例如，如果p 沟道晶体管处于快工艺角并且n沟道晶体管处于慢工艺角，则最大R_PU值低于最大R_PD值。在另一实施例中，如果n沟道晶体管处于快工艺角并且p沟道晶体管处于慢工艺角中，则最大R_PD值低于最大R_PU值。在不进行补偿的情况下这可能导致R_PU和R_PD阻抗失配。如下所述，DCI校准电路120可以在校准期间补偿潜在的R_PU和R_PD失配。

图4是描述根据一个实施例的DCI校准电路120的电路实施方式120A的框图。在电路实施方式120A中，DCI校准电路120包括DCI校准状态机402、电压参考电路(“电压参考404”)、电压比较器电路(“电压比较器406”)、电压比较器408、参考驱动器电路(“参考驱动器410”)、参考驱动器412以及片上参考电阻器130。在一个实施例中，每个参考驱动器410和412被构造成与驱动器电路118相同，但参考驱动器410和412 仅具有一个被激活的驱动器分段电路304(为清楚起见，省略了其他驱动器分段电路)。因此，参考驱动器410包括形成PU电路306’₁的M个p沟道晶体管和形成PD电路308’₁的M个n沟道晶体管。参考驱动器412包括形成PU电路306’₂的M个p沟道晶体管和形成PU电路308’₂的M个n沟道晶体管。PU电路306’₁和306’₂以及PD电路308’₁和308’₂示意性地显示为具有M-比特栅极输入的可变晶体管。这些电路的实际结构由图3B的实施例中的306_i,1…306_i,M和308_i,1…308_i,M示出。

PU电路306’₁的源极耦接到电源节点111以接收电源电压Vcco。PD电路308’₁的源极耦接到接地节点115。PU电路306’₁的漏极和PD电路306’₂的漏极耦接到节点N1。片上参考电阻器130耦接在节点N1和接地节点115之间。电压比较器406的同相输入耦接到节点N1。提供电压V_REF的电压参考404的输出424耦接到电压比较器406的反相输入。提供数字逻辑信号RpuTrip的电压比较器406的输出耦接到DCI校准状态机402的输入。 PU电路306’₁的栅极接收Pcode_cal<M-1:0>信号的相应比特的逻辑反转。PD电路308’₁的栅极接收Tie_low<M-1:0>信号的相应比特(例如，所有比特被设置为逻辑低)。DCI校准电路120可以包括将Pcode_cal和Tie_low信号耦接或选择性地耦接到参考驱动器410的开关、多路复用器等(未示出)。

PU电路306’₂的源极耦接到电源节点111以接收电源电压V_CCO。PD电路308’₂的源极耦接到接地节点115。PU电路306’₂的漏极和PD电路306’₂的漏极耦接到电压比较器408 的反相输入。电压比较器408的同相输入耦接到电压参考404的输出424。提供数字逻辑信号RpdTrip的电压比较器408的输出耦接到DCI校准状态机402的输入。PU电路306’₂的栅极接收DCI_Pcode<M-1:0>信号的相应比特的逻辑反转。PD电路308’₂的栅极接收 DCI_Ncode<M-1:0>信号的相应比特。DCI校准电路120可以包括将DCI_Pcode和 DCI_Ncode信号耦接或选择性地耦接到参考驱动器412的开关、多路复用器等(未示出)。

DCI校准状态机402包括提供DCI_Pcode<M-1:0>信号的输出、提供 DCI_Ncode<M-1:0>信号的输出、提供Pcode_cal<M-1:0>信号的输出以及提供EN<N-1:0> 信号的输出。DCI校准状态机402可以包括提供Tie_low<M-1:0>信号的输出。参考图5-7 中所示的方法，可以理解状态机402的运行，这些将在下文被描述。

图5是描述根据一个实施例的校准驱动器输出阻抗的方法500的流程图。方法500由 DCI校准电路120在DCI校准状态机402的控制下执行，以针对片上参考电阻器130的电阻R_ODDR校准驱动器电路118的驱动器分段电路304中的R_PU和R_PD值。方法500补偿由于驱动器电路118的节电设计和省空间设计引起的潜在R_PU和R_PD失配，其提供高于片上参考电阻器130的最小值的R_PU和R_PD的最小界限。在实施方式120A中的DCI校准电路 120首先运行以针对R_ODDR校准R_PU，然后针对R_PU校准R_PD，并且如果需要，则调整R_PU以校正R_PU和R_PD失配。

方法500开始于步骤502，在步骤502，DCI校准电路120确定DCI_Pcode的初始值。图6是描述根据一个实施例的确定DCI_Pcode的初始值的方法600的流程图，其可以在步骤502被执行。方法600开始于步骤602。在步骤604，DCI校准电路120将Pcode_cal和 Tie_low信号提供给参考驱动器410(R_PU参考驱动器)，以关闭PD电路308’₁中的n沟道晶体管，并选择性地导通PU电路306’₁中的p沟道晶体管。DCI校准状态机402将Pcode_cal 的值初始化为零(即，R_PU为高阻抗)。

在步骤606，DCI校准状态机402确定Pcode_cal信号是否饱和(即，是否已达到其2^M-1的最大值)。如果没有，则方法600前进到步骤608并将Pcode_cal增加1。这使参考驱动器410的R_PU减小一步。如果在步骤606处Pcode_cal信号饱和，则方法600前进到步骤612，在步骤612，DCI校准状态机402将DCI_Pcode值设置为Pcode_cal的值(即，在这种情况下，2^M-1的最大值)。

方法600从步骤608前进到步骤610，在步骤610，DCI校准状态机402确定RpuTrip信号是否被使能(assert)。Pcode_cal信号根据其电流值选择性地导通PU电路306’₁的p 沟道晶体管。如上所述，PU电路306’₁中的p沟道晶体管由二进制加权输出阻抗构成。 Pcode_cal值为1导致参考驱动器410的最大R_PU，而Pcode_cal值为2^M-1导致参考驱动器 410的最小R_PU。电压参考404将V_REF设置为V_CCO/2。电压比较器406将节点N1处的电压与参考电压V_REF进行比较。如果参考驱动器410的输出阻抗R_PU大于R_ODDR，则节点 N1处的电压小于V_REF。在这种情况下，电压比较器406不使能RpuTrip信号(即，将RpuTrip 设置为逻辑低)。当参考驱动器410的输出阻抗R_PU小于或等于R_ODDR时，节点N1处的电压大于或等于V_REF。在这种情况下，电压比较器406使能RpuTrip信号(即，将RpuTrip 设置为逻辑高)。如果在步骤610不使能RpuTrip信号，则方法600返回到步骤606并重复。否则，如果RpuTrip信号被使能，则方法600前进到步骤612，并将DCI_Pcode设置为Pcode_cal。方法600在步骤614结束。以这种方式，DCI校准电路120确定DCI_Pcode 的初始值，该初始值是最大值(即，DCI_Pcode饱和)或导致R_PU等于或近似等于R_ODDR。

回到图5，方法500从步骤502前进到步骤504。在步骤504，DCI校准电路120确定DCI_Ncode的值。图7是描绘根据一个实施例确定DCI_Ncode的值的方法700的流程图，方法700可以在步骤504处执行。方法700开始于步骤702。在步骤704，DCI校准电路 120将DCI_Pcode和DCI_Ncode信号提供到参考驱动器412(R_PD参考驱动器)，以选择性地导通PU电路306’₂中的p沟道晶体管和选择性地导通PD电路308’₂中的n沟道晶体管。DCI校准状态机402在上面的步骤502中初始化DCI_Pcode的值。DCI校准状态机402 将DCI_Ncode的值初始化为零(即，R_PD为高阻抗)。

在步骤706，DCI校准状态机402确定DCI_Ncode信号是否饱和(即，是否已达到其最大值2^M-1)。如果没有，则方法700前进到步骤708并将DCI_Ncode增加1。这使参考驱动器412的R_PD减小一步。如果在步骤706处DCI_Ncode信号饱和，则方法700前进到步骤712并结束。

DCI_Ncode信号根据其电流值选择性地导通PD电路308’₂的n沟道晶体管。如上所述， PD电路308’₂中的n沟道晶体管由二进制加权输出阻抗构成。DCI_Ncode值为1导致参考驱动器412的最大R_PD，而DCI_Ncode值为2^M-1导致参考驱动器412的最小R_PD。电压参考404将V_REF设置为V_CCO/2。电压比较器408将参考驱动器412的输出电压与参考电压 V_REF进行比较。如果R_PD大于参考驱动器412中的R_PU，则参考驱动器412的输出电压大于V_REF。在这种情况下，电压比较器408不使能RpdTrip(即，将RpdTrip设置为逻辑低)。当阻抗R_PD小于或等于参考驱动器412中的R_PU时，参考驱动器412的输出电压小于或等于V_REF。在这种情况下，电压比较器408使能RpdTrip信号(即，将RpdTrip设置为逻辑高)。如果在步骤710不使能RpdTrip信号，则方法700返回到步骤706并重复。否则，如果RpdTrip信号被使能，则方法700前进到步骤712并结束。以这种方式，DCI校准电路120确定DCI_Ncode的值，该值是最大值(即，DCI_Ncode饱和)或导致R_PD等于或近似等于R_ODDR。

回到图5，在步骤506，DCI校准状态机402确定DCI_Ncode是否饱和以及RpdTrip 是否未被使能。如果DCI_N饱和且RpdTrip未被使能，则方法500前进到步骤508。如果 DCI_Ncode未饱和或者RpdTrip信号已被使能，则方法500前进到步骤512，在步骤512， DCI校准状态机402输出DCI_Pcode和DCI_Ncode的值。

当参考驱动器412中的R_PD不能被设为小于或等于参考驱动器412中的R_PU时，方法500到达步骤508。由于DCI_Pcode在步骤502中被初始化为等于或近似等于R_ODDR，当参考驱动器412中的R_PD不能被设为小于或等于R_ODRR时，方法500到达步骤508。例如，片上参考电阻器130可以是处于快工艺角中。在这种情况下，DCI_Ncode在其最大值饱和，并且RpdTrip保持去使能。

图8是描述根据一个实施例的R_PU和R_PD与码的曲线图800。曲线图800的纵轴表示以欧姆为单位的电阻，曲线图800中的横轴表示DCI码值(R_PD的DCI_Ncode和R_PU的DCI_Pcode)。如实施例中所示，DCI_Ncode的值已经在其最大值(最大码)处饱和，导致R_PD的值为B。在步骤502处的校准之后的Pcode_cal的值导致R_PU的值为A。如果 DCI_Pcode在被设置为Pcode_cal后未被调整，则R_PU和R_PD之间存在阻抗失配(即A和B 之间的差异)。如果不进行校正，这种失配将影响驱动器电路118的运行，例如引起发送信号中的占空比失真(DCD)。

返回图5，在步骤508，DCI校准状态机402将DCI_Pcode减少1(即，将R_PU的值增加一个单位)。在步骤510，DCI校准状态机402确定RpdTrip信号是否已被使能。如果没有被使能，则方法500返回到步骤508并重复。否则，方法500从步骤510前进到步骤 512。以这种方式，DCI_Pcode值被减小，从而减小R_PU的值直到R_PU小于或等于R_PD。当 R_PU变得小于或等于R_PD时，参考驱动器412的输出电压将变得小于V_REF，使得电压比较器408使能RpdTrip信号。这在图8中被示出，其中DCI_Pcode的值自Pcode_cal减小，这导致R_PU具有电阻B，其中电阻B等于或近似等于R_PD的电阻。

图9是描述根据一个实施例的DCI校准电路120的电路实施方式120B的框图。电路实施方式120B类似于电路实施方式120A，除了片上参考电阻器130耦接在节点N2和电源节点111之间。节点N2由参考驱动器412的输出和电压比较器408的同相输入形成。另一个区别是DCI校准状态机402'产生Ncode_cal<M-1:0>代替Pcode_cal<M-1:0>。此外， DCI校准状态机402'将Ncode_cal信号提供给PD电路308’₂的栅极，并将Tie_low信号提供给PU电路306’₂的栅极。此外，DCI校准状态机402'分别将DCI_Pcode和DCI_Ncode 信号提供给PU电路306’₁和PD电路306’₁的栅极。实施方式120B中的DCI校准电路120 首先运行以针对R_ODRR校准R_PD，然后针对R_PD校准R_PU，然后如果需要，则调整R_PD以校正R_PU和R_PD失配。

图10是描绘根据一个实施例的校准驱动器输出阻抗的方法500'的流程图。方法500' 由DCI校准电路120在DCI校准状态机402'的控制下执行，以针对片上参考电阻器130的电阻R_ODRR校准驱动器电路118的驱动器分段电路304中的R_PU和R_PD值。方法500'补偿由于驱动器电路118的节电设计和省空间设计而导致的潜在R_PU和R_PD失配，这提供高于片上参考电阻器130的最小值的R_PU和R_PD的最小界限。

方法500'开始于步骤502'，在步骤502'，DCI校准电路120确定DCI_Ncode的初始值。图11是描述根据一个实施例的确定DCI_Ncode的初始值的方法600'的流程图，方法600’可以在步骤502'处执行。方法600'开始于步骤602。在步骤604'，DCI校准电路120将 Ncode_cal和Tie_low信号提供给参考驱动器412(R_PD参考驱动器)以关闭PU电路306’₂中的p沟道晶体管，并选择性地导通PD电路308’₂中的n沟道晶体管。DCI校准状态机 402'将Ncode_cal的值初始化为零(即，R_PD为高阻抗)。

在步骤606'，DCI校准状态机402'确定Ncode_cal信号是否饱和(即，已达到其2^M-1的最大值)。如果没有，则方法600'前进到步骤608'并将Ncode_cal增加1。这使参考驱动器412的R_PD减小一步。如果在步骤606'处Ncode_cal信号饱和，则方法600'前进到步骤 612'，在步骤612’处DCI校准状态机402'将DCI_Ncode值设置为Ncode_cal的值(即，在此情况下2^M-1的最大值)。

方法600'从步骤608'前进到步骤610'，在步骤610’处DCI校准状态机402'确定RpdTrip 信号是否被使能。Ncode_cal信号根据其电流值选择性地导通PD电路308'₂的n沟道晶体管。如上所述，PD电路308'₂中的n沟道晶体管由二进制加权输出阻抗构成。Ncode_cal 值为1导致参考驱动器412的最大R_PD，而Ncode_cal值为2^M-1导致参考驱动器412的最小R_PD。电压参考404将V_REF设置为V_CCO/2。电压比较器408将节点N2处的电压与参考电压V_REF进行比较。如果参考驱动器412的输出阻抗R_PD大于R_ODRR，则节点N2处的电压大于V_REF。在这种情况下，电压比较器408不使能RpdTrip信号(即，将RpdTrip设置为逻辑低)。当参考驱动器412的输出阻抗R_PD小于或等于R_ODRR时，节点N2处的电压小于或等于V_REF。在这种情况下，电压比较器408使能RpdTrip信号(即，将RpdTrip设置为逻辑高)。如果在步骤610'不使能RpdTrip信号，则方法600'返回到步骤606'并重复。否则，如果RpdTrip信号被使能，则方法600'前进到步骤612'，并将DCI_Ncode设置为 Ncode_cal。方法600'在步骤614处结束。以这种方式，DCI校准电路120确定DCI_Ncode 的初始值，该初始值是最大值(即，DCI_Ncode饱和)或导致R_PD等于或近似等于R_ODRR。

回到图10，方法500'从步骤502'前进到步骤504'。在步骤504'，DCI校准电路120确定DCI_Pcode的值。图12是描述根据一个实施例的确定DCI_Pcode的值的方法700'的流程图，方法700’可以在步骤504'处执行。方法700'开始于步骤702。在步骤704'，DCI校准电路120将DCI_Ncode和DCI_Pcode信号提供给参考驱动器410(R_PU参考驱动器)，以选择性地导通PU电路306'₁中的p沟道晶体管以及选择性地导通PD电路308’₁中的n 沟道晶体管。DCI校准状态机402'在上面的步骤502'中初始化DCI_Ncode的值。DCI校准状态机402'将DCI_Pcode的值初始化为零(即，R_PU为高阻抗)。

在步骤706'，DCI校准状态机402'确定DCI_Pcode信号是否饱和(即，是否已达到其2^M-1的最大值)。如果没有，则方法700'前进到步骤708'并将DCI_Pcode增加1。这使参考驱动器410的R_PU减小一步。如果在步骤706'，DCI_Pcode信号饱和，则方法700'前进到步骤712并结束。

DCI_Pcode信号根据其电流值选择性地导通PU电路306’₁的p沟道晶体管。如上所述， PU电路306’₁中的p沟道晶体管由二进制加权输出阻抗构成。DCI_Pcode值为1导致参考驱动器410的最大R_PU，而DCI_Pcode值为2^M-1导致参考驱动器410的最小R_PU。电压参考404将V_REF设置为V_CCO/2。电压比较器406将参考驱动器410的输出电压与参考电压 V_REF进行比较。如果R_PU大于参考驱动器410中的R_PD，则参考驱动器410的输出电压小于V_REF。在这种情况下，电压比较器406不使能RpuTrip信号(即，将RpuTrip设置为逻辑低)。当阻抗R_PU小于或等于参考驱动器410中的R_PD时，参考驱动器410的输出电压大于或等于V_REF。在这种情况下，电压比较器406使能RpuTrip信号(即，将RpuTrip设置为逻辑高)。如果在步骤710’处不使能RpuTrip信号，则方法700'返回到步骤706'并重复。否则，如果RpuTrip信号被使能，则方法700'前进到步骤712并结束。以这种方式， DCI校准电路120确定DCI_Pcode的值，该值是最大值(即，DCI_Pcode饱和)或者导致 R_PU等于或近似等于R_ODRR。

回到图10，DCI校准状态机402'在步骤506'处确定DCI_Pcode是否饱和并且RpuTrip 信号是否未被使能。如果DCI_Pcode饱和并且RpuTrip信号未被使能，则方法500'前进到步骤508'。如果DCI_Pcode未饱和或者如果已经使能RpuTrip信号，则方法500'进到步骤 512，在步骤512处DCI校准状态机402'输出DCI_Pcode和DCI_Ncode的值。

当参考驱动器410中的R_PU不能被设为小于或等于参考驱动器410中的R_PD时，方法500'到达步骤508'。由于DCI_Ncode在步骤502'中被初始化为等于或近似等于R_ODRR，当参考驱动器410中的R_PU不能设为小于或等于R_ODRR时，方法500'到达步骤508'。例如，片上参考电阻器130可以处于快工艺角。在这种情况下，DCI_Pcode在其最大值处饱和并且RpuTrip保持去使能。

在步骤508'，DCI校准状态机402'将DCI_Ncode减少1(即，将R_PD的值增加一个单位)。在步骤510'，DCI校准状态机402'确定RpuTrip信号是否已被使能。如果未被使能，则方法500'返回到步骤508'并重复。否则，方法500'从步骤510'前进到步骤512'。以这种方式，DCI_Ncode值减小，从而减小R_PD的值直到R_PD小于或等于R_PU为止。当R_PD变为小于或等于R_PU时，参考驱动器410的输出电压将变得大于V_REF，使得电压比较器406使能RpuTrip信号。

图13是描绘根据一个实施例的串行通信系统1300的框图。与图1中的元件相同或相似的图13的元件在上文已被详细描述。在本实施例中，接收器104由发送器1304代替，并且IC 102包括被耦接到焊盘110的接收器1302。在这种情况下，预驱动器电路116可以接收ODT信号(如图3A所示)，该ODT信号配置驱动器电路118以提供用于接收器 1302的ODT。该实施例中的ODT包括被耦接在电源节点111与焊盘110之间的、值为 Rp1的阻抗1306以及被耦接在焊盘110与接地节点115之间的、值为Rp2的阻抗1308。如图3C中的表320所示，如果ODT信号被使能，则Data变为高阻抗。如果激活信号EN被使能，则Pcode_i被设置为DCI_Pcode并且Ncode_i被设置为DCI_Ncode。如以上实施例所述，DCI校准电路120校准驱动器电路118。

图14是描述根据一个实例的、其中可以使用本文描述的发送器112的可编程IC 1的框图。可编程IC 1包括可编程逻辑3，配置逻辑25和配置存储器26。可编程IC 1可以耦接到外部电路，例如非易失性存储器27、DRAM 28和其他电路29。可编程逻辑3包括逻辑单元30、配套电路31和可编程互连32。逻辑单元30包括可被配置为实现多个输入的一般逻辑功能的电路。配套电路31包括专用电路，例如收发器、输入/输出块、数字信号处理器、存储器等。逻辑单元和配套电路31可以通过使用可编程互连32而被互连。用于编程逻辑单元30、用于设置配套电路31的参数以及用于编程可编程互连32的信息由配置逻辑25存储在配置存储器26中。配置逻辑25可以从非易失性存储器27或任何其他来源 (例如，DRAM 28或来自其他电路29)获得配置数据。在一些实施例中，可编程IC 1包括处理系统2。处理系统2可包括微处理器、存储器、配套电路、输入输出电路等。

图15示出了可编程IC 1的现场可编程门阵列(FPGA)实施方式，其包括大量不同的可编程片(tile)，包括收发器37、可配置逻辑块(“CLB”)33、随机存取存储器块(“BRAM”)34、输入/输出块(“IOB”)36、配置和时钟逻辑(“CONFIG/CLOCKS”)42、数字信号处理块(“DSP”)35、专用输入/输出块(“I/O”)41(例如，配置端口和时钟端口) 以及其他可编程逻辑39，诸如数字时钟管理器、模数转换器、系统监视逻辑等。FPGA还可以包括外设部件互连标准(PCIe)接口40/模数转换器(ADC)38等。

在某些FPGA中，每个可编程片可包括至少一个可编程互连元件(“INT”)43，其具有至同一片内的可编程逻辑元件的输入和输出端48的连接，如图15的顶部包括的示例所示。每个可编程互连元件43还可以包括到相同片或其他片中的相邻可编程互连元件的互连段49的连接。每个可编程互连元件43还可以包括到逻辑块(未示出)之间的通用路由资源的互连段50的连接。通用路由资源可以包括逻辑块(未示出)之间的路由通道，所述路由通道包括互连段(如互连段50)的路径和用于连接互连段的开关块(未示出)。通用路由资源的互连段(例如，互连段50)可以横跨一个或多个逻辑块。可编程互连元件 43与通用路由资源一起实现用于所示FPGA的可编程互连结构(“可编程互连”)。

在示例的实施方案中，CLB 33可以包括可以被编程以实现用户逻辑的可配置逻辑元件 ("CLE")44加上单个可编程互连元件("INT")43。BRAM 34除一个或多个可编程互连元件外还可以包括BRAM逻辑元件("BRL")45。通常，一块片中包括的互连元件的数量取决于片的高度。在图示的实例中，一块BRAM片具有五个CLB的高度，但是也可以使用其他数量(例如四个)。除了适当数量的可编程互连元件之外，DSP片35还可以包括 DSP逻辑元件(“DSPL”)46。除了可编程互连元件43的一个示例之外，IOB 36还可以包括例如输入/输出逻辑元件(“IOL”)47的两个实例。如本领域技术人员所清楚的，实际上连接到例如I/O逻辑元件47的实际I/O焊盘通常不限于在输入/输出逻辑元件47的区域。

在图示的实例中，靠近裸片中心的水平区域(如图15所示)用于配置、时钟和其他控制逻辑。从该水平区域或列延伸的垂直列51被使用于在FPGA的宽度上分布时钟和配置信号。

一些利用图15中所示的架构的FPGA包括额外的逻辑快，这些额外的逻辑快会打乱构成FPGA的大部分的常规柱状结构。附加逻辑块可以是可编程块和/或专用逻辑。

需要注意的是，图15仅是示出一个示例性的FPGA架构。例如，在图15顶部包括的一行中逻辑块的数量、行的相对宽度、行的数量和顺序、行中包括的逻辑块的类型、逻辑块的相对尺寸以及互连/逻辑实现都纯粹是示例性的。例如，在实际的FPGA中，在CLB 出现的地方通常包括多于一个的相邻的CLB行，以便于用户逻辑的有效实现，但相邻CLB 行的数量随着FPGA的整体大小而变化。

虽然前述内容针对特定的实施例，但是可以在不脱离本申请的基本范围的情况下设计其他的和另外的实施例，并且本申请的范围由所附权利要求确定。

Claims

1.一种发送器，其特征在于，所述发送器包括：

驱动器电路，所述驱动器电路具有被耦接到输出焊盘的上拉电路和下拉电路；

数控阻抗DCI校准电路，所述DCI校准电路具有第一参考驱动器、第二参考驱动器和参考电阻器，所述DCI校准电路被配置为：

通过相对于所述参考电阻器校准所述第一参考驱动器中的第一阻抗而生成第一码的值；

通过相对于所述第一阻抗校准所述第二参考驱动器中的第二阻抗而生成第二码的值；以及

调整所述第一码的值以使得所述第一阻抗与所述第二阻抗相匹配；以及

预驱动器电路，所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述上拉电路和所述下拉电路的输出阻抗。

2.根据权利要求1所述的发送器，其特征在于，所述DCI校准电路包括：

DCI校准状态机，所述DCI校准状态机被配置为生成所述第一码和所述第二码；

电压参考电路；

第一电压比较器，所述第一电压比较器具有耦接到所述第一参考驱动器的输出的同相输入、耦接到所述电压参考电路的输出的反相输入和耦接到所述DCI校准状态机的第一输入的输出；以及

第二电压比较器，所述第二电压比较器具有耦接到所述电压参考电路的输出的同相输入、耦接到所述第二参考驱动器的输出的反相输入和耦接到所述DCI校准状态机的第二输入的输出。

3.根据权利要求2所述的发送器，其特征在于，所述参考电阻器被耦接在接地节点与另一节点之间，所述另一节点由所述第一参考驱动器的输出与所述第一电压比较器的同相输入形成。

4.根据权利要求3所述的发送器，其特征在于，所述DCI校准状态机还被配置为：

生成第三码和第四码；

将所述第三码提供到所述第一参考驱动器中的上拉电路；

将所述第四码提供到所述第一参考驱动器中的下拉电路；

将所述第一码提供到所述第二参考驱动器中的上拉电路；以及

将所述第二码提供到所述第二参考驱动器中的下拉电路。

5.根据权利要求2所述的发送器，其特征在于，所述参考电阻器被耦接在电源节点与另一节点之间，所述另一节点由所述第二参考驱动器的输出与所述第二电压比较器的反相输入形成。

6.根据权利要求5所述的发送器，其特征在于，所述DCI校准状态机还被配置为：

生成第三码和第四码；

将所述第三码提供到所述第二参考驱动器中的下拉电路；

将所述第四码提供到所述第二参考驱动器中的上拉电路；

将所述第一码提供到所述第一参考驱动器中的上拉电路；以及

将所述第二码提供到所述第一参考驱动器中的下拉电路。

7.根据权利要求1所述的发送器，其特征在于，所述上拉电路是在所述驱动器电路的相应多个驱动器分段电路中的多个上拉电路中的第一上拉电路，所述下拉电路是在所述相应多个驱动器分段电路中的多个下拉电路中的第一下拉电路，以及所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述多个上拉电路中的每个上拉电路的输出阻抗和所述多个下拉电路中的每个下拉电路的输出阻抗。

8.一种集成电路，其特征在于，所述集成电路包括：

输出焊盘；

参考电阻器；

驱动器电路，所述驱动器电路具有被耦接到所述输出焊盘的上拉电路和下拉电路；

数控阻抗DCI校准电路，所述DCI校准电路具有第一参考驱动器和第二参考驱动器，所述DCI校准电路被配置为：

9.根据权利要求8所述的集成电路，其特征在于，所述DCI校准电路包括：

电压参考电路；

第一电压比较器，所述第一电压比较器具有耦接到所述第一参考驱动器的输出的同相输入、耦接到所述电压参考电路的输出的反相输入以及耦接到所述DCI校准状态机的第一输入的输出；以及

第二电压比较器，所述第二电压比较器具有耦接到所述电压参考电路的输出的同相输入、耦接到所述第二参考驱动器的输出的反相输入以及耦接到所述DCI校准状态机的第二输入的输出。

10.根据权利要求9所述的集成电路，其特征在于，所述参考电阻器被耦接在接地节点和另一节点之间，所述另一节点由所述第一参考驱动器的输出与所述第一电压比较器的同相输入形成。

11.根据权利要求10所述的集成电路，其特征在于，所述DCI校准状态机还被配置为：

生成第三码和第四码；

将所述第三码提供到所述第一参考驱动器中的上拉电路；

将所述第四码提供到所述第一参考驱动器中的下拉电路；

将所述第二码提供到所述第二参考驱动器中的下拉电路。

12.根据权利要求9所述的集成电路，其特征在于，所述参考电阻器被耦接在电源节点与另一节点之间，所述另一节点由所述第二参考驱动器的输出和所述第二电压比较器的反相输入形成。

13.根据权利要求12所述的集成电路，其特征在于，所述DCI校准状态机还被配置为：

生成第三码和第四码；

将所述第三码提供到所述第二参考驱动器中的下拉电路；

将所述第四码提供到所述第二参考驱动器中的上拉电路；

将所述第二码提供到所述第一参考驱动器中的下拉电路。

14.根据权利要求8所述的集成电路，其特征在于，所述上拉电路是在所述驱动器电路的相应多个驱动器分段电路中的多个上拉电路中的第一上拉电路，所述下拉电路是在所述相应多个驱动器分段电路中的多个下拉电路中的第一下拉电路，以及所述预驱动器电路被配置为将所述第一码和所述第二码提供给所述驱动器电路，用于调整所述多个上拉电路中的每个上拉电路的输出阻抗和所述多个下拉电路中的每个下拉电路的输出阻抗。