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CN202930381U - 半导体集成电路器件 - Google Patents

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CN202930381U
CN202930381U CN2012205433886U CN201220543388U CN202930381U CN 202930381 U CN202930381 U CN 202930381U CN 2012205433886 U CN2012205433886 U CN 2012205433886U CN 201220543388 U CN201220543388 U CN 201220543388U CN 202930381 U CN202930381 U CN 202930381U
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buffer
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unit
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坂本和夫
森野直纯
田中一雄
石塚裕康
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Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Abstract

本实用新型提供一种半导体集成电路器件，其能够降低I/O单元的高度并防止宽度增大，从而削减I/O单元所占据的区域面积。该半导体集成电路器件，其在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，配置有I/O逻辑电路的I/O逻辑区域和配置有I/O缓存器电路的I/O缓存器区域与配置有针对I/O单元的焊盘的区域重合，并且彼此并列地配置在与核心区域的边平行的方向上。

Description

半导体集成电路器件
技术领域
本实用新型涉及半导体集成电路器件，特别涉及在核心区域的周围配置有包含I/O缓存器的I/O单元的半导体集成电路器件。
背景技术
近年来，随着半导体集成电路器件的高性能化和高功能化，对于半导体集成电路器件的输入输出(I/O)的数量不断增加。因此，在半导体集成电路器件的核心区域的周围配置有许多I/O单元和焊盘。因此，为了缩小半导体集成电路器件的面积，缩小包含有I/O单元和焊盘的焊盘区域的面积很重要。
例如，专利文献1中记载了下述半导体集成电路器件：为了缩小I/O区域的浪费空间并提供占有面积较小的半导体集成电路器件，在核心区域的一边的长度方向(横方向)上配置了包含在I/O区域中的I/O电路部与ESD(Electrostatic Discharge)保护元件部。
并且，专利文献2中记载了下述技术：不增大布局面积，提高I/O电路部的EMS耐受性。
专利文献1：日本特开2007-096216号公报(图2)
专利文献2：日本特开2004-165246号公报
发明内容
以下分析是由本发明者进行的。
图11示意性地示出了相关技术中的半导体集成电路器件的芯片的整体结构。参照图11，半导体集成电路器件具有配置有CPU、RAM、模拟区域等的核心区域160、配置有I/O单元和焊盘(Bonding pad)150的焊盘区域170。
图14示出了采用了I/O单元140时的焊盘区域170的结构。参照图14，在焊盘区域170中配置有多个I/O单元140与多个焊盘150。焊盘150被设置为覆盖I/O单元140的一部分。I/O单元140具有：配置有电平移位器电路的电平移位器区域110、配置有I/O逻辑电路的I/O逻辑区域120、以及配置有I/O缓存器电路的I/O缓存器区域130。I/O缓存器区域130具有：配置有电阻元件的寄存器区域131、135、配置有N缓存器(NMOS晶体管)的N缓存器区域132、配置有二极管元件的二极管元件区域133、134、配置有P缓存器(PMOS晶体管)的P缓存器区域136。由于焊盘用于与焊线等的连接，因此高度和宽度存在限制，无法缩小到适合I/O单元的大小。因此，在与芯片尺寸相比而需要许多I/O单元和焊盘时，如图14所示，采用下述方法：将焊盘交错配置，并高效布局来减少面积。
另一方面，在与芯片尺寸相比I/O单元和焊盘的数量较少的情况下，能够不将焊盘交错配置而将其排列成1列。图12是表示具备排列成一列的焊盘的半导体集成电路器件的结构的布局图。在将图12所示的I/O单元140适用于能够将焊盘150排列成一列的产品的情况下，由于I/O单元140的高度高于焊盘150的高度，因此如图11和图12所示，很难削减焊盘区域170的面积。
并且，还存在以下问题：在为了将焊盘排列成1列的直线焊盘用(in line pad)而新作成I/O单元时，由于重新设计ESD保护区域和缓存器尺寸，因此需要额外的工时和费用，还很难设为与交错焊盘用的I/O单元140等同的AC/DC特性。
在I/O单元140中单纯地缩小了I/O缓存器区域130的高度方向时，会产生以下问题。图13是表示在图12所示的I/O单元140中，缩小了I/O缓存器区域130的高度方向时的、对于I/O单元140的电源布线的结构的布局图。
在图13中，核心电源布线141和核心接地布线142分别对电平移位器区域110提供核心电源电位VDD和核心接地电位VSS。并且，I/O电源布线143和I/O接地布线144分别对I/O逻辑区域120提供I/O电源电位VCCQ和I/Q接地电位VSSQ。并且，I/O电源布线145和I/O接地布线146分别对I/O缓存器区域130提供I/O电源电位VCCQ和I/O接地电位VSSQ。
如图13所示，当在高度方向(图13的纵方向)上缩小I/O缓存器区域130时，I/O电源布线143、145和I/O接地布线144、146的布线宽度也变得狭窄，并且布线高电阻化。即，在图12所示的I/O单元140中单一地缩小了I/O缓存器区域130的高度方向时，被设置在上空的电源布线也被缩小，并且ESD特性和电源提供特性有可能劣化。
并且，根据专利文献1中所记载的半导体集成电路器件，通过在沿核心区域的边的方向(横方向)上配置I/O电路部和ESD保护元件部，能够削减垂直于边的方向(纵方向)的高度。然而，在该半导体集成电路器件中，焊线用焊盘(第一焊盘)与晶圆测试用焊盘(第二焊盘)也同样被配置在横方向上。此时，I/O区域的横向宽度根据这些焊盘的横向宽度而增大。即，根据专利文献1中所记载的半导体集成电路，由于削减了I/O区域的高度，导致I/O区域的宽度增大，出现很难削减I/O区域的面积的问题。
因此，在半导体集成电路器件中，在降低I/O单元的高度的同时防止宽度增大，从而削减I/O单元所占据的面积将成为课题。另外，这里，将向平行于核心区域的边中配置有I/O单元的一边的方向的I/O单元的宽度简称为“宽度”，将向垂直于该边的方向的I/O单元的宽度简称为“高度”
本实用新型的一个观点的半导体集成电路器件，在核心区域的周围配置有包含I/O逻辑电路和I/O缓存器电路的I/O单元，
配置有所述I/O逻辑电路的I/O逻辑区域和配置有所述I/O缓存器电路的I/O缓存器区域，与配置有针对所述I/O单元的焊盘的区域重合，并且彼此并列配置在与所述核心区域的边平行的方向上。
发明效果
本实用新型的半导体集成电路器件，通过将I/O逻辑区域与I/O缓存器区域并列配置在与核心区域的边平行的方向上，能够降低I/O单元的高度，并且通过将I/O逻辑区域和I/O缓存器区域均配置成与配置有针对I/O单元的焊盘的区域重合，能够防止I/O单元宽度的增大，因此能够削减I/O单元的面积。
附图说明
图1是表示实施方式1的半导体集成电路器件中的焊盘区域的结构的布局图。
图2是示意性地示出了实施方式1的半导体集成电路器件的芯片的整体结构的图。
图3是实施闭锁措施之前的半导体集成电路器件中的I/O单元的平面图和剖面图。
图4是用于针对实施闭锁措施之前的半导体集成电路器件的问题点进行说明的图。
图5是实施方式2的半导体集成电路器件中的I/O单元的平面图和剖面图。
图6是用于针对实施方式2的半导体集成电路器件的效果进行说明的图。
图7是表示实施方式3的半导体集成电路器件中的电源布线的结构的布局图。
图8是表示实施方式3的半导体集成电路器件中的I/O单元和电源单元的结构的框图和布局图。
图9是表示第四实施方式的半导体集成电路器件的结构的布局图。
图10是表示第五实施方式的半导体集成电路器件的结构的布局图。
图11是示意性地示出了相关技术的半导体集成电路器件的芯片的整体结构的图。
图12是表示相关技术的半导体集成电路器件中的焊盘区域的结构的布局图。
图13是表示相关技术的半导体集成电路器件中的电源布线的结构的布局图。
图14是表示相关技术的半导体集成电路器件中的焊盘区域的结构的布局图。
附图标记
10、110电平移位器区域
11电平移位器电路
12 I/O电位区域
20、120 I/O逻辑区域
21 I/O逻辑电路
30、130 I/O缓存器区域
31、35、131、135寄存器区域
32、132 N缓存器区域
33、34、133、134二极管元件区域
36、136 P缓存器区域
37 I/O缓存器电路
40、140 I/O单元
41、141核心电源布线
42、142核心接地布线
43、143、145 I/O电源布线
44、144、146 I/O接地布线
50、150焊盘
60、160核心区域
61核心逻辑电路
70、170焊盘区域
80电源单元
81电路A区域
82电路B区域
A、B电路
C1电容元件
D1～D3二极管元件
DNW深N型阱
IN1、IN2逆变器
M1 MOS晶体管
N1 N缓存器(NMOS晶体管)
NW N型阱
P1 P缓存器(POMS晶体管)
PAD焊盘
P-Sub P型基板
PW P型阱
R1～R7电阻元件
T1～T5晶体管
VCCQ I/O电源电位
VDD核心电源电位
VSS核心接地电位
VSSQ I/O接地电位
具体实施方式
首先，针对本实用新型的概要进行说明。另外，该概要中附注的附图参照标记是专门用来帮助理解的示例，并不意图将本实用新型限定于图示的方式。
图2是表示本实用新型半导体集成电路器件的整体结构的布局图。图1是放大了图2的一虚线部分的布局图。参照图1和图2，本实用新型半导体集成电路器件在核心区域60的周围配置有包含电平移位器电路、I/O逻辑电路和I/O缓存器电路的I/O单元40，配置有I/O逻辑电路的I/O逻辑区域20和配置有I/O缓存器电路的I/O缓存器区域30，与配置有针对I/O单元40的焊盘50的区域重合，并且彼此并列配置在平行于核心区域60的边的方向上。
这里，I/O缓存器区域30还可以包含配置有ESD保护元件的ESD保护元件区域。并且，I/O逻辑电路也可以包含控制I/O缓存器电路的电路、输入电路、上拉下拉用电路、以及其控制电路等。另外，图1示出了在各I/O单元40中同样配置有I/O逻辑区域20与I/O缓存器区域30的情况下的结构，但I/O逻辑区域20与I/O缓存器区域30也可以在各I/O单元40中具有不同的配置(在图1中左右相反)。
通过将I/O逻辑区域20与I/O缓存器区域30并列配置在平行于核心区域60的边的方向上，能够降低I/O单元40的高度。并且，通过将I/O逻辑区域20和I/O缓存器区域30均配置为与配置有针对I/O单元40的焊盘50的区域重合，也能够防止I/O单元的宽度增大。因此，根据该半导体集成电路器件，通过削减I/O单元40的面积，也能够削减焊盘区域70的面积，与相关技术的半导体集成电路器件(图11、图12)相比，能够缩小半导体集成电路器件的面积。
参照图5，构成I/O逻辑区域20的深N型阱(Deep N-Well)DNW和构成I/O缓存器区域30的深N型阱DNW最好彼此分离。通过使用深NWEL构造DNW分割I/O缓存器区域30与I/O逻辑区域20，从而能够防止闭锁。
参照图7，I/O逻辑电路和I/O缓存器电路最好共用提供第一电位(I/O电源电位VCCQ)的第一布线(I/O电源布线43)，并且共用提供第二电位(I/O接地电位VSSQ)的第二布线(I/O接地布线44)。由此，与相关技术的半导体集成电路(图13)相比，能够加宽向I/O单元40提供的电源周围布线宽度，并且能够提供稳定的电源。
参照图7和图8(a)，I/O缓存器电路37具有P缓存器(PMOS晶体管P1)与N缓存器(NMOS晶体管N1)，配置有P缓存器P1的P缓存器区域36最好被配置为与配置有电平移位器电路11的电平移位器区域10相邻。由此，能够对电平移位器电路11与P缓存器P1容易地提供通用的I/O电源电位VCCQ。
参照图8(a)，I/O缓存器区域30具备PMOS晶体管P1、NMOS晶体管N1、第一电阻元件和第二电阻元件(R2、R1)、以及第一二极管元件和第二二极管元件(D2、D1)，PMOS晶体管P1的栅极端子与I/O逻辑电路21连接，源极端子或漏极端子的一方与背栅极端子和第一布线(I/O电源布线43)连接，另一方与第一电阻元件R2的第一端子连接，第一电阻元件R2的第二端子与焊盘PAD连接，第一二极管元件D2连接在第一布线43与焊盘PAD之间，NMOS晶体管N1的栅极端子与I/O逻辑电路21连接，源极端子或漏极端子的一方与背栅极端子和第二布线(I/O接地布线44)连接，另一方与第二电阻元件R1的第一端子连接，第二电阻元件R1的第二端子与焊盘PAD连接，第二二极管元件D1也可以连接在第二布线44与焊盘PAD之间。
参照图8(a)和图9，配置有电平移位器电路11的电平移位器区域10具有第一电位区域(I/O电位区域12)与第二电位区域(核心电位区域13)，该第一电位区域设有提供第一电源电位(I/O电源电位VCCQ)的电路，该第一电源电位被提供至I/O逻辑电路21，该第二电位区域设有提供第二电源电位(核心电源电位VDD)的电路，该第二电源电位被提供至核心逻辑电路61，最好将第一电位区域12设置在I/O逻辑区域20的内部，将第二电位区域13设置在核心区域60、I/O逻辑区域20和I/O缓存器区域30之间。根据该结构，能够进一步降低I/O单元40的高度。
(实施方式1)
针对实施方式1的半导体集成电路器件，参照附图进行说明。图1是放大示出了本实施方式的半导体集成电路器件中的缓存器区域的结构的图。参照图1，在焊盘区域70中配置有多个I/O单元40。并且，各I/O单元40包含配置有电平移位器电路的电平移位器区域10、配置有I/O逻辑电路的I/O逻辑区域20、以及配置有I/O缓存器电路的I/O缓存器区域30。
电平移位器区域10配置在核心区域60侧。I/O逻辑区域20和I/O缓存器区域30彼此并列配置在平行于核心区域60的边的方向(图1的横方向)上。并且，I/O逻辑区域20和I/O缓存器区域30均与配置有针对I/O单元40的焊盘(Bonding pad)50的区域重合。
通过将I/O逻辑区域20与I/O缓存器区域30并列配置在平行于核心区域的边的方向上，如图12所示，与将I/O逻辑区域120与I/O缓存器区域130配置在纵方向上的I/O单元140相比，能够降低I/O单元40的高度。并且，通过将I/O逻辑区域20和I/O缓存器区域30均配置为与配置有针对I/O单元40的焊盘50的区域重合，也能够防止I/O单元的(图1的横方向的)宽度增大。因此，根据本实施方式的半导体集成电路器件，通过削减各个I/O单元40的面积，从而能够与相关技术的焊盘区域170相比削减焊盘区域70的面积。
图2示意性地示出了本实施方式的半导体集成电路器件的芯片的整体结构。图2作为一个示例示出了使用本实施方式的I/O单元40将焊盘50排列成一列的情况下的半导体芯片的整体图。参照图2，半导体集成电路器件具有核心区域60与被设置在核心区域60的周围的焊盘区域70。在焊盘区域70中配置有多个I/O单元40与针对各I/O单元40的焊盘50。
根据本实施方式的半导体集成电路器件，与相关技术的半导体集成电路器件的焊盘区域170(图12)相比，能够削减焊盘区域70的面积，也能够与相关技术的半导体集成电路器件(图11)相比缩小装置本身的尺寸。需要指出的是，本实用新型的发明人确认与相关技术的I/O单元140(图12)相比，在本实施方式中能够在高度方向上使I/O单元40(图1)的尺寸缩小56um，并且确认也能够在一边上使芯片尺寸缩小56um×2＝112um。
另外，在I/O缓存器区域30中，如图8所示，也可以设置有ESD保护电阻器(电阻元件R1、R2、二极管元件D1、D2)、输出缓存器(NMOS缓存器N1、PMOS缓存器P1)。通过将这些元件设为与被设置在相关技术的交错盘用I/O单元的缓存器区域内的元件相同，也能够使ESD耐受性和缓存器的AC/DC特性与相关技术的I/O缓存器等同。
在本实施方式中，通过在相关技术的半导体集成电路器件(图11、图12)中，将被设置在I/O缓存器区域130的上方(图12的纵方向)的I/O逻辑区域120配置在I/O缓存器区域30的旁边，从而缩小了I/O单元40的高度(图10的纵方向)。并且，焊盘50的间距最小设为65um，I/O单元40的宽度(图1的横方向)不超过最小间距。
在本实施方式中，通过将I/O逻辑区域20与I/O缓存器区域30并列配置在平行于核心区域60的边的方向上，降低了I/O单元40的高度。并且，通过将I/O逻辑区域20和I/O缓存器区域30均配置为与配置有针对I/O单元40的焊盘50的区域重合，防止了I/O单元40的宽度增大。由此，能够与相关技术的I/O单元140相比大幅度削减I/O单元40的面积。
(实施方式2)
针对实施方式2的半导体集成电路器件，参照附图进行说明。如实施方式1那样，将I/O逻辑区域20配置在了I/O缓存器区域30的旁边，导致很容易发生闭锁。在本实施方式中，提供具有用于防止闭锁的结构的半导体集成电路器件。
首先，针对发生闭锁的机制，参照图3和图4进行说明。图3示出了I/O单元40的平面图、以及在采用了深N型阱(Deep N-Well、DNL)构造的半导体集成电路器件中没有对I/O缓存器区域30与I/O逻辑区域20分割时的A-A’剖面图。
此时，如图3所示，形成有横跨焊盘PAD正下方的P区域P、I/O缓存器区域30和I/O逻辑区域的N型阱NW、I/O逻辑区域20中的P型阱PW，以及利用I/O接地正下方的N区域N形成P-NW-PW-N寄生可控硅元件。
图4示出了图3的剖面图的等效电路。当流动有来自焊盘PAD的浪涌电流时，基极电流从晶体管T1向电流I1的方向流动。当有电流I1流动时，晶体管T2进入导通状态，电流I2流动。在发生这种现象时，只要不关闭电源，电流就永久地继续流动，从而导致元件被破坏。
即，根据图3所示的结构，由于形成有由寄生晶体管构成的可控硅构造，因此来自焊盘PAD的浪涌电流导致闭锁，产生过电流，并且有可能破坏元件。
图5示出了本实施方式的半导体集成电路器件的结构。图5示出了I/O单元40的平面图、以及在采用了深N型阱(Deep N-Well、DNL)构造的半导体集成电路器件中对I/O缓存器区域30与I/O逻辑区域20进行了分割时的A-A’剖面图。
参照图5，使用深N型阱构造，分离了I/O缓存器区域30与I/O逻辑区域20。即，I/O逻辑区域20中的N型阱NW和深N型阱DNW、I/O缓存器区域30中的N型阱NW和深N型阱DNW由P型基板P-Sub分离。
图6示出了对于图5的剖面图的构造的等效电路。参照图5和图6，根据本实施方式的半导体集成电路器件，发现没有形成由寄生晶体管构成的可控硅构造。
因此，如图5所示，通过使用深N型阱进行元件分离，从而能够防止由于来自盘PAD的浪涌电流所带来的闭锁。并且，根据该构造，也能够缩短缓存器电路与逻辑电路之间的距离，并且能够防止I/O单元40的宽度(图1的横方向)的增大。另外，根据图5所示的构造，即使在I/O缓存器区域30中流过电流并产生了噪音时，I/O逻辑区域20中也存在DNW构造，因此也具有难以导致噪音传播的错误动作的有点。
(实施方式3)
针对实施方式3的半导体集成电路器件，参照附图进行说明。如参照图13所述，在相关技术的半导体集成电路(图11、图12)中在高度方向上那样地缩小了I/O单元140的情况下，I/O电源布线143、145和I/O接地布线144、146的宽度变细，并且电源提供特性劣化。在本实施方式中，提供一种解决该问题的半导体集成电路器件。
图7是表示本实施方式的半导体集成电路器件中的电源布线的结构的布局图。图7示出了形成在I/O单元40上的布线层上的电源周围布线。
参照图7，设置在I/O逻辑区域20中的I/O逻辑电路、以及设置在I/O缓存器区域30中的I/O缓存器电路共用提供I/O电源电位VCCQ的I/O电源布线43，并且共用提供I/O接地电位VSSQ的I/O接地布线44。即，根据本实施方式的半导体集成电路器件，能够在I/O缓存器区域30与I/O逻辑区域20之间公用I/O电源布线43和I/O接地布线44。
如相关技术的半导体集成电路器件那样，在高度方向那样地缩小了I/O单元140时，I/O电源布线143、145、以及I/O接地布线144、146的宽度均变细。另一方面，根据本实施方式，与相关技术的半导体集成电路相比，能够加宽向I/O单元40提供的电源周围布线、即I/O电源布线43和I/O接地布线44的宽度，并且能够提供稳定的电源，ESD耐受性也得以提高。
图8是表示本实施方式的半导体集成电路器件中的I/O单元40和电源单元80的结构的框图和布局图。图8(a)是表示I/O单元40的结构的框图和布局图。图8(a)示出了I/O单元40与被设置在核心区域60(图2)中的核心逻辑电路61。参照图8(a)，I/O单元40具备电平移位器电路11、I/O逻辑电路21和I/O缓存器电路37。电平移位器电路11、I/O逻辑电路21和I/O缓存器电路37分别被设置在图7的电平移位器区域10、I/O逻辑区域20和I/O缓存器区域30中。
I/O缓存器电路37还具备P缓存器(PMOS晶体管)P1、N缓存器(NMOS晶体管)N1、电阻元件R1、R2和二极管元件D1、D2。P缓存器P1、电阻元件R2、二极管元件D2、二极管元件D1、N缓存器N1和电阻元件R1分别被设置在图7的P缓存器区域36、寄存器区域35、二极管元件区域34、二极管元件区域33、N缓存器区域32和寄存器区域31中。
核心逻辑电路61与I/O单元40的电平移位器电路11连接，提供核心电源电位VDD和核心接地电位VSS。电平移位器电路11与核心逻辑电路61、I/O逻辑电路21连接，提供核心电源电位VDD、I/O电源电位VCCQ以及核心接地电位VSS。I/O逻辑电路与电平移位器电路11、以及P缓存器P1和N缓存器N1的栅极端子连接，提供I/O电源电位VCCQ和I/O接地电位VSSQ。P缓存器P1连接在I/O电源布线与电阻元件R2之间。电阻元件R2连接在P缓存器P1与焊盘PAD之间。二极管元件D2连接在I/O电源布线与焊盘PAD之间。N缓存器N1连接在I/O接地布线与电阻元件R1之间。电阻元件R1连接在N缓存器N1与焊盘PAD之间。二极管元件D1连接在I/O接地布线与焊盘PAD之间。
参照图7和图8(a)，配置有P缓存器P1的P缓存器区域36被配置为与配置有电平移位器电路11的电平移位器区域10相邻。此时，能够对电平移位器电路11与P缓存器P1容易地提供公用的I/O电源电位VCCQ。
图8(b)示出了电源单元80的电路图和布局图。图8(b)与电源单元作为示例示出了I/O电源提供单元的结构。参照图8(b)，电源单元80具备电路A和电路B。电路A具备电容元件C1、电阻元件R3～R6、以及逆变器IN1、IN2。另一方面，电路B具备电阻元件R7、MOS晶体管M1和二极管元件D3。
关于电源单元80，如图8(b)的下部所示，通过将配置有电路A的电路A区域81与配置有电路B的电路B区域82彼此并列配置在平行于核心区域60的边的方向(图1的横方向)上，与图8(a)所示的I/O单元40一样，也能够缩小纵方向(图8(b))的尺寸。
(实施方式4)
针对实施方式4的半导体集成电路器件，参照附图进行说明。本实施方式提供实施方式1的半导体集成电路器件的I/O单元40的变形例。图9是表示本实施方式的半导体集成电路器件的结构的布局图。
在实施方式1中，如图1所示，对设有电平移位器电路的电平移位器区域10与设有I/O逻辑电路的I/O逻辑区域20进行了分割。在本实施方式中，通过将电平移位器电路的一部分移动到I/O逻辑区域中，从而进一步缩短的I/O单元40的高度(图9的纵方向)。
参照图8(a)和图9，配置有电平移位器电路11的电平移位器区域10具有设有提供I/O电源电位VCCQ的电路的I/O电位区域12，该I/O电源电位VCCQ被提供至I/O逻辑电路21，并且还具有设有提供核心电源电位VDD的电路的核心电位区域13，该核心电源电位VDD被提供至核心逻辑电路61。因此，在本实施方式中，将I/O电位区域12设置在I/O逻辑区域20的内部，并且将核心电位区域13设置在核心区域60(图9中未图示)与I/O逻辑区域20、I/O缓存器区域30之间。
根据本实施方式的结构(图9(b))，与将构成电平移位器电路11的全部电路配置在电平移位器区域10中的结构(图9(a))相比，能够进一步降低I/O单元40的高度。
(实施方式5)
针对第5实施方式的半导体集成电路器件，参照附图进行说明。本实施方式提供电源单元(图8(b))的变形例。图10是表示本实施方式的半导体集成电路器件的结构的布局图。
作成将图8(b)所示的电源单元80的电路B排列成2列的电源单元，并且利用各单元之间的空间配置电源单元80的电路A。由此，能够不增加横方向(图10的横方向)的面积，强化ESD耐受性。另外，如图10所示，也能够在各单元之间空出的空间中配置电源间电容单元，实现电源的稳定化。
将上述专利文献等现有技术文献的各公开内容通过引用编入在本文中。在本实用新型的全部公开内容(包含权利要求)的框架内，能够进一步基于其基本技术思想来变更调整实施方式。并且，能够在本实用新型的权利要求范围的框架内选择或组合各种公开要素(包含各权利要求项的各要素、各实施例的各要素、各附图的各要素等)。即，本实用新型当然包括包含权利要求范围在内的全部公开的内容、根据技术思想本领域的技术人员可以进行的各种变形、修改。

Claims (7)

1.一种半导体集成电路器件，在核心区域的周围配置有电平移位器电路、以及包含I/O逻辑电路和I/O缓存器电路的I/O单元，其中，
配置有所述I/O逻辑电路的I/O逻辑区域和配置有所述I/O缓存器电路的I/O缓存器区域，与配置有针对所述I/O单元的焊盘的区域重合，并且彼此并列配置在与所述核心区域的边平行的方向上。
2.根据权利要求1所述的半导体集成电路器件，其中，
构成所述I/O逻辑区域的深N型阱和构成所述I/O缓存器区域的深N型阱彼此分离。
3.根据权利要求1或2所述的半导体集成电路器件，其中，
所述I/O逻辑电路和所述I/O缓存器电路共用提供第一电位的第一布线，并且共用提供第二电位的第二布线。
4.根据权利要求3所述的半导体集成电路器件，其中，
所述第一电位和所述第二电位分别是针对所述I/O缓存器电路和所述I/O逻辑电路的电源电位和接地电位。
5.根据权利要求3或4所述的半导体集成电路器件，其中，
所述I/O缓存器电路具有P缓存器与N缓存器，
配置有所述P缓存器的P缓存器区域被配置为与配置有所述电平移位器电路的电平移位器区域相邻。
6.根据权利要求3所述的半导体集成电路器件，其中，
所述I/O缓存器区域包含PMOS晶体管、NMOS晶体管、第一电阻元件和第二电阻元件、以及第一二极管元件和第二二极管元件，
所述PMOS晶体管的栅极端子与所述I/O逻辑电路连接，所述PMOS晶体管的源极端子或漏极端子的一方与背栅极端子以及所述第一布线连接，另一方与所述第一电阻元件的第一端子连接，
所述第一电阻元件的第二端子与所述焊盘连接，
所述第一二极管元件连接在所述第一布线与所述焊盘之间，
所述NMOS晶体管的栅极端子与所述I/O逻辑电路连接，所述NMOS晶体管的源极端子或漏极端子的一方与背栅极端子以及所述第二布线连接，另一方与所述第二电阻元件的第一端子连接，
所述第二电阻元件的第二端子与所述焊盘连接，
所述第二二极管元件连接在所述第二布线与所述焊盘之间。
7.根据权利要求1或2所述的半导体集成电路器件，其中，
配置有所述电平移位器电路的电平移位器区域具有第一电位区域与第二电位区域，
该第一电位区域设有提供第一电源电位的电路，且该第一电源电位被提供至所述I/O逻辑电路；该第二电位区域设有提供第二电源电位的电路，且该第二电源电位被提供至所述核心逻辑电路，
所述第一电位区域被设置在所述I/O逻辑区域的内部，
所述第二电位区域被设置在所述核心区域和所述I/O逻辑区域、所述I/O缓存器区域之间。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066071A (zh) * 2011-10-18 2013-04-24 瑞萨电子株式会社 半导体集成电路器件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9608437B2 (en) * 2013-09-12 2017-03-28 Qualcomm Incorporated Electro-static discharge protection for integrated circuits
KR20180018480A (ko) 2015-06-19 2018-02-21 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
US9929135B2 (en) * 2016-03-07 2018-03-27 Micron Technology, Inc. Apparatuses and methods for semiconductor circuit layout
DE102018119098B4 (de) 2018-08-06 2020-02-20 Infineon Technologies Dresden GmbH & Co. KG Elektronische schaltung mit einem transistorbauelement und einem pegelumsetzer
DE102020109476A1 (de) 2020-02-02 2021-08-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltung
CN113053870A (zh) * 2020-02-02 2021-06-29 台湾积体电路制造股份有限公司 集成电路
JP7408595B2 (ja) * 2021-03-30 2024-01-05 株式会社東芝 保護回路

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0074805B2 (en) * 1981-09-10 1992-03-11 Fujitsu Limited Semiconductor integrated circuit comprising a semiconductor substrate and interconnecting layers
JPH0650761B2 (ja) * 1986-08-12 1994-06-29 富士通株式会社 半導体装置
JPS6418239A (en) * 1987-07-13 1989-01-23 Mitsubishi Electric Corp Semiconductor integrated circuit device
JPH0821625B2 (ja) * 1987-10-02 1996-03-04 三菱電機株式会社 半導体集積回路装置
JPH04118969A (ja) * 1990-09-10 1992-04-20 Fujitsu Ltd 半導体集積回路装置及びその製造方法、並びにその製造装置
JPH04332151A (ja) * 1991-05-07 1992-11-19 Nec Eng Ltd 半導体集積回路のレイアウト法
JPH05308136A (ja) * 1992-04-01 1993-11-19 Nec Corp マスタスライス集積回路
US5689195A (en) * 1995-05-17 1997-11-18 Altera Corporation Programmable logic array integrated circuit devices
US5506535A (en) * 1994-07-28 1996-04-09 Hewlett-Packard Company CMOS input level-shifting pad
JPH1012738A (ja) * 1996-06-20 1998-01-16 Fujitsu Ltd 半導体集積回路装置
US5952847A (en) * 1996-06-25 1999-09-14 Actel Corporation Multiple logic family compatible output driver
JP3276003B2 (ja) * 1997-12-15 2002-04-22 日本電気株式会社 半導体集積回路装置およびそのレイアウト方法
JP3366587B2 (ja) * 1999-01-08 2003-01-14 ローム株式会社 半導体集積回路
JP4963144B2 (ja) * 2000-06-22 2012-06-27 ルネサスエレクトロニクス株式会社 半導体集積回路
JP3433731B2 (ja) * 2000-11-10 2003-08-04 セイコーエプソン株式会社 Ｉ／ｏセル配置方法及び半導体装置
JP4258205B2 (ja) 2002-11-11 2009-04-30 パナソニック株式会社 半導体装置
US6836026B1 (en) * 2003-01-14 2004-12-28 Lsi Logic Corporation Integrated circuit design for both input output limited and core limited integrated circuits
TWI256724B (en) * 2003-08-06 2006-06-11 Sanyo Electric Co Semiconductor device
JP4803966B2 (ja) * 2004-03-31 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US7459772B2 (en) * 2004-09-29 2008-12-02 Actel Corporation Face-to-face bonded I/O circuit die and functional logic circuit die system
JP2006202866A (ja) * 2005-01-19 2006-08-03 Nec Electronics Corp 半導体装置
KR20060135224A (ko) * 2005-06-24 2006-12-29 주식회사 하이닉스반도체 정전 방전 보호 회로
JP4186970B2 (ja) * 2005-06-30 2008-11-26 セイコーエプソン株式会社 集積回路装置及び電子機器
JP2007096216A (ja) 2005-09-30 2007-04-12 Fujitsu Ltd 半導体集積回路装置
JP5065606B2 (ja) * 2006-03-03 2012-11-07 ルネサスエレクトロニクス株式会社 半導体装置
JP5198785B2 (ja) * 2007-03-30 2013-05-15 ルネサスエレクトロニクス株式会社 半導体装置
JP2010054271A (ja) * 2008-08-27 2010-03-11 Panasonic Corp 半導体装置およびその検査方法
JP2010147282A (ja) * 2008-12-19 2010-07-01 Renesas Technology Corp 半導体集積回路装置
KR101036208B1 (ko) * 2008-12-24 2011-05-20 매그나칩 반도체 유한회사 정전기 방전 보호회로
JP2010161158A (ja) * 2009-01-07 2010-07-22 Renesas Technology Corp 半導体集積回路装置
US8228651B2 (en) * 2009-07-31 2012-07-24 Hynix Semiconductor Inc. ESD protection circuit
US8386980B2 (en) * 2009-11-19 2013-02-26 Duolog Research Limited Integrated circuits design
US20110242712A1 (en) * 2010-04-01 2011-10-06 Fwu-Juh Huang Chip with esd protection function
JP5896682B2 (ja) * 2011-10-18 2016-03-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8624627B1 (en) * 2012-06-29 2014-01-07 Freescale Semiconductor, Inc. Method and device for low power control

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103066071A (zh) * 2011-10-18 2013-04-24 瑞萨电子株式会社 半导体集成电路器件
CN103066071B (zh) * 2011-10-18 2016-11-23 瑞萨电子株式会社 半导体集成电路器件

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