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CN1921071A - 半导体制造装置、半导体制造方法及半导体装置 - Google Patents

半导体制造装置、半导体制造方法及半导体装置 Download PDF

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CN1921071A
CN1921071A CNA2006101055543A CN200610105554A CN1921071A CN 1921071 A CN1921071 A CN 1921071A CN A2006101055543 A CNA2006101055543 A CN A2006101055543A CN 200610105554 A CN200610105554 A CN 200610105554A CN 1921071 A CN1921071 A CN 1921071A
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Abstract

半导体制造装置中的描绘图案印刷部具有分别射出导电性溶剂、绝缘性溶剂和界面处理液的印刷头，印刷头根据来自晶片测试部的描绘图案的信息、来自存储部的与该晶片有关的信息和来自芯片坐标识别部的坐标信息，可以对该晶片印刷所要的电路描绘图案，半导体制造方法使用半导体制造装置，并利用印刷处理形成所要的电路，制造出半导体装置，在半导体装置上形成焊盘电极等，以便可以利用电路描绘图案的印刷对该半导体装置进行修整处理。

Description

半导体制造装置、半导体制造方法及半导体装置
                        技术领域
本发明涉及制造半导体集成电路等半导体装置的半导体制造装置、使用该半导体制造装置的半导体制造方法和利用该半导体制造方法制造的半导体装置。
                        背景技术
在半导体集成电路(以下简称为IC)的制造中，在晶片上形成CMOS、双极性晶体管等有源元件或电阻、电容等无源元件，进而，设置将它们连接起来的金属布线，从而形成各种各样的功能，最终完成晶片制造工序。在晶片制造工序结束之后，在切片(切断)前的晶片状态下进行作为IC产品的质量确认检查、即所谓晶片测试。在该晶片测试中，选定满足预先设定的特性规格值的IC，满足不了该特性规格值的IC因被拒绝而废弃。考虑到IC的使用目的等，特性规格值可以在一定程度的容许范围之内设定。
但是，近年来，以提高传感器用IC中的检测信号的灵敏度为目的，或者，以提高电力变换用IC中的变换效率为目的，尽量减小特性规格值的容许范围地来进行晶片测试，实施应得到高质量的IC的检查。但是，当减小特性规格值的容许范围来进行晶片测试时，在利用现有的半导体制造方法制造的IC中，会使被拒绝(抛弃)的不合格品增加，结果导致制造成本的上升。
因此，在晶片测试之后，调整(修整(trimming))未满足特性规格值的IC的特性值从而做成在特性规格值的容许范围之内的产品，这已成为今后更重要而必需的技术。因此，提出了各种“修整技术”。典型的“修整技术”有利用激光光线切断部分布线的“激光修整”、布线时强制使齐纳二极管雪崩破坏以形成细丝的“齐纳攻击(ZenerZapping)”、通过向存储器元件写入数字数据来调节电路特性的“数字修整”和重新形成电路布线的“布线形成修整”等技术。
如上所述，作为晶片测试后的“修整技术”，提出了各种技术，但是，因修整处理需要昂贵的装置且必须预先在晶片上形成有可能是废品的元件或修整用电路，故存在导致制造成本增大的问题。
此外，在“布线形成修整”中，在晶片测试之后，在薄膜上形成与测试结果对应的特别的描绘图案，并将该薄膜粘着在与该晶片对应的位置上，形成修整用布线(例如，参照日本的特开平5-291258号公报)。但是，在该修整技术中，进行高精度布线很困难，不能以高的成品率制造出高质量的IC。
进而，作为“布线形成修整”技术，提出了下述的修整技术：预先在晶片上形成露出电极端子群的开口，在修整时对对应的开口涂敷金属膏，使所要的电极端子之间相互连接，并在其上涂敷密封树脂(例如，参照特开2004-273679号公报)。但是，在上述现有的“布线形成修整”中，因是在所要的电极端子群上的相当宽的范围内涂敷金属膏再形成金属膏层从而进行电连接的结构，故难以进行精细的调整。此外，为了防止电极端子上涂敷形成的金属膏层的剥离等，必须在金属膏层的上部形成密封树脂层，不容易制造且制造工序复杂。
                        发明内容
本发明的目的在于提供一种能够利用印刷处理容易对半导体装置形成所要的电路的半导体制造装置和半导体制造方法。此外，本发明的目的在于提供一种修整精度高且容易修整的半导体制造装置、半导体制造方法和利用该半导体制造方法得到的半导体装置。
为了达到上述目的，本发明的半导体制造装置具备：晶片测试部，检测出检查对象的晶片中的各芯片的特性，根据该检测出的数据决定用来对各芯片进行修整的描绘图案；存储部，存储与检查对象的晶片有关的信息；以及描绘图案印刷部，根据来自上述晶片测试部的描绘图案的信息和来自上述存储部的与该晶片有关的信息，利用印刷动作对该晶片的各芯片形成所要的描绘图案，上述描绘图案印刷部的结构具有：印刷头，至少分别射出导电性溶剂、绝缘性溶剂和界面处理液；芯片坐标识别部，通过对该晶片的图像识别来取得各芯片的坐标信息；以及控制部，根据来自上述晶片测试部的描绘图案的信息、来自上述存储部的与该晶片有关的信息和来自芯片坐标识别部的坐标信息，控制上述印刷头对该晶片的描绘动作。这样构成的半导体制造装置因在晶片测试后利用印刷动作形成与该检查结果对应的描绘图案，故能高精度形成描绘图案，能以高的成品率制造出高质量的半导体装置。
本发明的半导体制造方法具有下述工序：检测出检查对象的晶片中的各芯片的特性，根据该检测出的数据决定用来对各芯片进行修整的描绘图案；根据已决定的描绘图案的信息，向该晶片的芯片面的被描绘图案形成区射出界面处理液；以及根据已决定的描绘图案，向已射出上述界面处理液的被描绘图案形成区射出导电性溶剂或绝缘性溶剂。具有这样的工序的半导体制造方法因能利用印刷动作对晶片的芯片面高精度地形成描绘图案，故能以高的成品率制造出高质量的半导体装置。
此外，本发明的另一方面的半导体制造方法具有下述工序：在晶片的被描绘图案形成区形成具有规定深度的槽部；对晶片进行要不要修整的检查；向上述晶片中的需要修整的晶片的上述槽部射出导电性溶剂并描绘出描绘图案；在描绘了描绘图案之后进行除气和低温退火；在除气和低温退火的成膜后，使该成膜表面平坦化；以及平坦化之后进行高温退火。具有这样的工序的半导体制造方法可以利用印刷动作对在晶片的被描绘图案形成区形成的槽部高精度地形成描绘图案而不会发生裂缝。
利用上述本发明的半导体制造装置和半导体制造方法制造的本发明的半导体装置对晶片中的各芯片在修整用的被描绘图案形成区形成具有规定深度的槽部，上述槽部的侧壁以5°以上的倾斜角倾斜来展宽开口侧，在上述槽部的内部形成导电性布线。这样构成的半导体装置在晶片测试后利用印刷动作容易与该测试结果对应形成描绘图案，所以，是容易进行修整处理的半导体装置，可以成为高质量的半导体装置。
此外，本发明的另一方面的半导体装置在晶片状态下，在各芯片面上形成从钝化膜露出的至少2个修整用焊盘电极，根据要不要修整的检查结果，利用印刷处理对上述修整用焊盘电极形成描绘图案。这样构成的半导体装置在晶片测试后利用印刷动作与该测试结果对应形成描绘图案，所以，是容易进行修整处理的半导体装置，可以成为高质量的半导体装置。
此外，本发明的另一方面的半导体装置是具有多个单元并设置了在与各单元对应的位置上形成走线用焊盘电极的走线布线的IGBT芯片，各单元具有连接于第1电极上的第1焊盘电极和连接于第2电极上的第2焊盘电极，根据各单元的检查结果，利用印刷处理在上述第1电极和上述走线用焊盘电极或上述第2电极之间形成描绘图案。这样构成的半导体装置可以根据测试结果利用印刷动作进行修整，所以，是容易进行修整处理的IGBT，可以成为高质量的半导体装置。
此外，本发明的另一方面的半导体装置是非易失性存储器，利用印刷处理形成接地的静电屏蔽膜体使其将存储器区覆盖，并进行模塑加工，将上述静电屏蔽膜体覆盖。这样构成的半导体装置即使和耐高压元件在同一芯片上形成也可以防止因模型极化而发生的故障。
进而，本发明的另一方面的半导体装置是将功率用半导体装置和逻辑电路集成在一块芯片上的功率用集成电路装置，其特征在于，利用描绘图案的印刷处理在钝化膜上形成导电性布线，该导电性布线是对在高电位岛分离区内部形成的逻辑电路和耐高压开关元件进行电连接的电平移动布线。这样构成的半导体装置因利用描绘图案的印刷动作形成电平移动布线，故容易制造。
若按照本发明，可以提供一种容易对晶片测试后的半导体装置形成所要的电路的半导体制造装置及半导体制造方法。此外，可以提供一种容易在晶片测试后进行“修整技术”的半导体制造装置、半导体制造方法和半导体装置。进而，若按照本发明，可以以低成本提供一种可靠性高的半导体装置。
此外，若按照本发明，可以在形成导电性布线和绝缘膜时使导电性能和绝缘性能稳定，并且可以提高溶剂和晶片的密接性从而消除剥离等故障，在提高了布线形状或成膜形状控制性的基础上，可以提高附近的元件或电路布线的绝缘性而不会增大芯片面积。
进而，若按照本发明，由于能够不受IC芯片结构制约地以通用性高的技术在晶片测试后在IC芯片上形成所要的布线，所以能够获得参差不齐少的高质量的IC芯片。此外，若按照本发明，因可以挽救不合格的芯片，故大大提高了成品率，可以大幅度降低制造成本。
                        附图说明
图1是表示本发明实施方式1的半导体制造装置中电路描绘系统结构的框图。
图2是表示实施方式1中电路描绘系统的印刷头的描绘动作的说明图。
图3是表示实施方式1中电路描绘系统的印刷头的描绘动作的说明图。
图4是在本发明实施方式2的半导体制造装置中表示基底晶片1为凸形时电路描绘系统的印刷头的描绘动作的说明图。
图5是在本发明实施方式2的半导体制造装置中表示基底晶片1为凹形时电路描绘系统的印刷头的描绘动作的说明图。
图6是在本发明实施方式3的半导体制造装置中表示基底晶片1为凸形时电路描绘系统的印刷头的描绘动作的说明图。
图7是在本发明实施方式3的半导体制造装置中表示基底晶片1为凹形时电路描绘系统的印刷头的描绘动作的说明图。
图8是表示作为本发明实施方式4的半导体制造装置使用的导电性溶剂114的导电粘性清漆的组成例的分子结构图。
图9是表示实施方式4的电路描绘系统的布线描绘动作的流程图。
图10是在实施方式4的电路描绘系统中表示基底晶片1上形成的槽部8的剖面图。
图11是在实施方式4的电路描绘系统中表示基底晶片1上形成的凸形部1A的剖面图。
图12是在本发明实施方式5的半导体制造装置中表示具有梯形电阻网络的R-2R电路方式的电阻值修整的原理的电路图。
图13是在实施方式5的电路描绘系统中表示进行用来对晶片测试后的晶片状IC芯片进行修整的布线描绘的情况的图。
图14是表示图13中A-A’线剖面中的印刷头111的射出状态的剖面图。
图15是在实施方式5的电路描绘系统中表示在修整用焊盘电极9A和9B之间形成导电性布线3的状态的剖面图。
图16是在本发明的实施方式6的半导体制造装置中表示成为半导体装置的修整处理对象的1组焊盘电极9、9的半导体装置的平面图。
图17的(a)是图16的B-B’线的剖面图，(b)是图16的C-C’线的剖面图。
图18的(a)是图16所示的在半导体装置的修整处理后的状态下的B-B’线的剖面图，(b)是C-C’线的剖面图。
图19是表示实施方式6的半导体制造装置制造的另一例半导体装置的平面图。
图20的(a)是图19的半导体装置的B-B’线的剖面图，(b)是图19的半导体装置的修整处理后的状态下的B-B’线的剖面图。
图21是本发明实施方式7的半导体装置的平面图。
图22的(a)是图21的E-E’线的剖面图，(b)是表示对图21的半导体装置的变成所要的描绘图案的焊盘电极9、9涂敷了溶剂的状态的剖面图。
图23是本发明实施方式8的半导体装置的平面图。
图24是图23的F-F’线的剖面图，(a)示出对图23的半导体装置涂敷溶剂之前的状态，(b)示出对图23的半导体装置涂敷溶剂之后的状态。
图25是本发明实施方式9的半导体装置的平面图。
图26表示对实施方式9的半导体装置的描绘图案进行修整处理之前的状态，(a)是图25的G-G’线的剖面图，(b)是H-H’线的剖面图。
图27表示实施方式9的半导体装置的修整处理后的状态，(a)是图25的G-G’线的剖面图，(b)是图25的半导体装置的H-H’线的剖面图。
图28是作为本发明的实施方式10的半导体装置的IGBT芯片的平面图。
图29是图28所示的IGBT芯片的等效电路。
图30是表示作为实施方式10的半导体装置的IGBT的效果的图表。
图31是表示一般的非易失性存储器的EPROM(可擦写可编程的只读存储器)的剖面图。
图32是表示EPROM和耐高压元件在同一芯片上形成并利用模塑树脂封装后的状态的剖面图。
图33是表示本发明实施方式11的EPROM的结构的剖面图。
图34是表示现有的功率用集成电路装置的平面图。
图35是图34的A-A’线的剖面图。
图36是图34的B-B’线的剖面图。
图37是图34的C-C’线的剖面图。
图38是表示作为本发明实施方式12的半导体装置的HVIC的结构的剖面图。
图39是表示在本发明的半导体装置中形成多个修整用的焊盘电极的例子的平面图。
图40是表示在图39所示的半导体装置中在2个焊盘电极9A和9B之间射出绝缘性溶剂并形成绝缘膜体4的状态的平面图。
图41是表示对图40所示的成为半导体装置的被描绘图案形成区的整个面涂敷导电性溶剂再形成导电性膜体3的状态的平面图。
图42的(a)是图40的A-A’线的剖面图，(b)是图40的B-B’线的剖面图，(c)是图41的C-C’线的剖面图，(d)是图41的D-D’线的剖面图。
                      具体实施方式
下面，参照附图的同时说明本发明的半导体制造装置、半导体制造方法及半导体装置的优选实施方式。
实施方式1.
图1是表示本发明实施方式1的半导体制造装置中电路描绘系统的结构的框图。图1所示的半导体制造装置中的电路描绘系统是用来在晶片测试后在晶片上印刷用于形成所要的电路的描绘图案的装置。利用实施方式1的半导体制造装置制造的半导体装置是半导体集成电路(以下简称为IC)。
实施方式1的半导体制造装置中的电路描绘系统的结构包括：晶片测试部100，主要测定晶片状态下各IC芯片的特性值，决定应修整的IC芯片的位置数据或相应IC芯片中的修整量(描绘图案)等的修整数据；描绘图案印刷部110，根据由晶片测试部100决定的修整数据在该晶片1上印刷所要的电路；以及数据库部120，作为保持该晶片1中的IC芯片的基本信息等的存储部。
在晶片测试部100中，进行通常的晶片测试，检测出与晶片中的各IC芯片有关的数据。作为与IC芯片有关的数据，例如，是表示各IC芯片的位置的坐标数据和从各IC芯片得到的初始特性值数据等，这些检测的数据彼此关联地记录在晶片测试部100中。此外，在晶片测试部100中，读入数据库部120存储的IC芯片的基本信息，将检测出的与各IC芯片有关的初始特性值数据等和该基本信息比较。使该比较结果与各IC芯片的坐标数据关联起来进行存储。这时，决定要不要进行各IC芯片的修整和对需要修整的IC芯片的描绘图案。再有，在各IC芯片的检测出的初始特性值数据中，对于与规格相差很大不能进行修整处理的IC芯片，在后面的制造工序中，在该IC芯片的表面刻上NG标志，以便将其识别为不合格品。
数据库部120预先存储对象晶片中各IC芯片的基本信息等，作为基本信息等，有用来进行与检测出的初始特性值对应的修整的各种描绘图案、用来识别晶片中IC芯片图案的基准图像信息和与各描绘图案对应的IC芯片中的印刷位置信息，这些信息可以事先输入并存储在数据库部120中。
在描绘图案印刷部110中，根据从晶片测试部100发送来的修整数据对必需进行修整的IC芯片进行描绘图案的印刷处理。作为从晶片测试部100向描绘图案印刷部110发送的修整数据，是必需修整的IC芯片的坐标数据和表示对该IC芯片的必要的修整量的描绘图案数据。
描绘图案印刷部110的结构包括：印刷头111，在晶片上的IC芯片上印刷用来修整的描绘图案；芯片坐标识别部112，取入晶片上的IC芯片表面的图像；以及控制部113，根据各种信息，对于印刷头111来说，在相应晶片的IC芯片表面印刷描绘图案。
芯片坐标识别部112通过取入晶片上的IC芯片表面的图像去确定各IC芯片的位置。芯片坐标识别部112中使用的图像识别处理利用使用了CCD的图像处理对晶片进行摄像，通过分析该摄像图案来识别各IC芯片的位置。
控制部113取得从晶片测试部100发送来的每一个IC芯片的修整数据、从芯片坐标识别部112发送来的与该晶片有关的图像数据和从数据库部120发送来的与该晶片有关的IC芯片图案数据或布线数据等。控制部113向印刷头111送出用来对该晶片中的相应各IC芯片进行修整所要的描绘图案数据，对印刷头111进行驱动控制。即，控制部113根据摄像图案的图像数据指定该晶片中的印刷处，向印刷头111提供印刷数据。印刷头111采用能利用电子印刷非接触地形成指定的描绘图案的喷射方式。
下面，详细说明本发明的半导体制造装置和半导体制造方法使用的描绘图案印刷部110。
图2是表示使用实施方式1的半导体制造装置中的描绘图案印刷部110的印刷头111在晶片1上形成描绘图案的状态的图。在图2中，为了容易说明，将各部分的形状放大后示出，与实际物体的形状不同。在下面的说明中，将具有晶片测试结果是需要进行修整的IC芯片的晶片部分设为基底晶片1。
如图2所示，在印刷头111上配设3个实质上是向着同一方向的喷嘴111A、111B、111C。即，配设成使实施方式1中的3个喷嘴111A、111B、111C的射出方向大致平行，各喷嘴111A、111B、111C一体形成。因此，配设成：当印刷头111在晶片测试结果是应该进行修整的基底晶片1上扫描动作时，首先第3个喷嘴111C进行扫描，接着第2个喷嘴111B沿着该轨迹扫描，最后第1个喷嘴111A循着同一轨迹进行扫描。当印刷头111进行上述扫描动作时，从第1喷嘴111A射出导电性溶剂114，从第2喷嘴111B射出绝缘性溶剂115，接着，从第3喷嘴111C射出作为界面处理液的前处理液116。
如图2所示，在基底晶片1上配置像上述那样构成印刷头111，印刷头111根据从控制部113来的控制指令在基底晶片1上进行扫描，在基底晶片1上描绘出作为所要的描绘图案的布线图形。在该描绘动作中，首先，从第3喷嘴111C在规定的基底晶片1上射出前处理液116。作为前处理液116，可以使用硅烷偶联剂等对硅的亲和力强的界面活性剂，提高了基底晶片1的表面和由从第1喷嘴111A射出的导电性溶剂114制成的导电性布线的密接性。这样，在从第3喷嘴111C射出作为前处理液116的对硅的亲和力强的界面活性剂之后，紧接着，沿着该轨迹从第1喷嘴111A射出导电性溶剂114，在基底晶片1的表面可靠地描绘出所要的布线图案。
进而，如图3所示，在实施方式1的印刷头111中，使用从第2喷嘴111B射出的绝缘性溶剂115，可以进行绝缘膜的描绘。印刷头111配置在基底晶片1上，印刷头111根据从控制部113来的控制指令在基底晶片1上进行扫描，在基底晶片1上描绘所要的绝缘膜图案。在该描绘动作中，首先，从第3喷嘴111C向规定的基底晶片1射出前处理液116。作为对硅的亲和力强的界面活性剂的前处理液116，提高了基底晶片1的表面和由从第2喷嘴111B射出的绝缘性溶剂115制成的绝缘膜的密接性。这样，在从第3喷嘴111C射出作为前处理液116的对硅的亲和力强的界面活性剂之后，紧接着，沿着该轨迹从第2喷嘴111B射出绝缘性溶剂115，在基底晶片1的表面描绘出所要的绝缘图案。
在实施方式1的半导体制造装置中，在吐出前处理液116之后，紧接着在其上面射出导电性溶剂114或绝缘性溶剂115，所以，能够抑制因前处理液116的蒸腾作用等引起的基底晶片1中的成膜间界面性质和状态的变化，可以描绘出所希望的图案。
再有，实施方式1的半导体制造装置中的印刷头111的描绘尺寸大约是600dpi，可以形成约43μm以上的所要的粗线。若使用印刷头111，还可以在IC芯片上的钝化膜上可靠地描绘所要的图案。因此，在实施方式1的半导体制造装置中，可以在相应的IC芯片的表面可靠地形成作为所要的描绘图案的布线图案或绝缘图案，可以进行高精度的修整。
作为从第1喷嘴111A射出的导电性溶剂114，可以使用导电性聚合物。这样，通过使用导电性聚合物，可以可靠地形成(印刷)实施方式1中的精密描绘图案。
在像上述那样构成的实施方式1的半导体制造装置中，可以在实现大幅度降低半导体装置的制造成本的同时提供通用性强的半导体制造装置，而不必在晶片的各IC芯片中形成特殊的修整用的结构。
在一般的喷墨方式的印刷技术中，有时印刷图案的膜体和基底的密接性不够好，受因基底表面的凹凸形状或印刷图案膜厚增加而产生的应力的影响，诱发密接不良或剥离等。此外，在喷墨方式中，没有修正因射出时的飞散等原因引起的图案的不匹配的工序，所以，当发生密接不良或剥离等情况时，不能进行修正。因此，当利用喷墨方式形成印刷图案时，基底的凹凸形状或成膜材料和基底之间的磨合程度的差别直接表现为印刷图案的不匹配。进而，在一般的喷墨方式的印刷技术中，目的仅仅是将成膜溶剂排出并涂敷在基底表面，而不是要控制印刷图案的成膜形状。
在本发明的实施方式1的半导体制造装置的电路描绘系统中，测定晶片状态下的各IC芯片的特性值，决定相应各IC芯片的修整数据，根据该修整数据，在该IC芯片面1上印刷所要的描绘图案。为了形成这样的描绘图案，在实施方式1的半导体制造装置中，利用具有特殊结构的印刷头111，沿着指定的描绘图案以具有所要线宽的方式描绘前处理液116，紧接着，沿着由前处理液116形成的描绘图案的轨迹，在前处理液116的线上可靠地射出导电性溶剂114或绝缘性溶剂115。
因此，在实施方式1的半导体制造装置的电路描绘系统中，因在利用导电性溶剂114或绝缘性溶剂115形成描绘图案之前，在晶片基底1上射出前处理液116，故晶片基底1表面的凹凸形状被前处理液116覆盖而变成平坦面。其结果是，由导电性溶剂114或绝缘性溶剂115形成的描绘图案的膜体和晶片基底1的密接性始终保持良好状态。这样，因描绘图案与晶片基底1的表面密接牢靠，故即使描绘图案的膜厚增加，也不会诱发密接不良或剥离等，变成一种可靠性高的电路描绘系统。
此外，在实施方式1的半导体制造装置的电路描绘系统中，3个喷嘴并行设置，沿着同一轨迹，从各喷嘴依次射出成为所要的线条形状的溶剂等。因此，根据晶片测试后的修整数据，可以对相应IC芯片进行高精度的修整处理，可以飞跃性地提高晶片的成品率。
如上所述，在本发明的实施方式1的半导体制造装置的电路描绘系统中，说明了印刷头111具有3个喷嘴111A、111B、111C的结构，但也可以是在印刷头111上至少第1喷嘴111A和第3喷嘴111C一体形成。在这样构成的电路描绘系统中，印刷头111在基底晶片1上扫描，与描绘图案的信息对应从第3喷嘴111C射出前处理液116，紧接着，沿着该轨迹射出导电性溶剂114以形成导电性布线3。这时，因前处理液116使用硅烷偶联剂等对硅的亲和力强的界面活性剂，故导电性布线3和基底晶片1的密接性得到以提高。此外，因紧接在前处理液116射出之后射出导电性溶剂114，故可以抑制因前处理液116的蒸腾作用等引起的基底晶片1和成膜之间的界面性质和状态的变化。
同样，在实施方式1的半导体制造装置的电路描绘系统中，在配置于基底晶片1上的印刷头111上，至少第2喷嘴111B和第3喷嘴111C可以一体形成。在这样构成的电路描绘系统中，印刷头111在基底晶片1上扫描，在与描绘图案信息对应的定时，从第3喷嘴111C射出前处理液116，紧接着，沿着该轨迹射出绝缘性溶剂115以形成绝缘性布线4。这时，因前处理液116使用硅烷偶联剂等对硅的亲和力强的界面活性剂，故绝缘膜4和基底晶片1的密接性得到以提高。此外，绝缘性溶剂115因使用例如硅梯形聚合物(silicon ladder polymer)故可以缓和伴随膜厚增加的应力增大，而且，可以防止裂缝等缺陷的发生。此外，因紧接在前处理液116射出之后射出绝缘性溶剂115，故可以抑制因前处理液116的蒸腾作用等引起的基底晶片1和成膜之间的界面性质和形态的变化。
实施方式2.
下面，说明本发明实施方式2的半导体制造装置。实施方式2的半导体制造装置和前述的实施方式1的半导体制造装置中的电路描绘系统的描绘图案印刷部110的结构不同。特别是描绘图案印刷部110中的印刷头111的结构不同。因此，对实施方式2的半导体制造装置中的印刷头的符号附加211来进行说明，在其他的结构中，对和实施方式1具有相同的功能和结构的部分附加同一符号，其说明适用实施方式1的说明。
实施方式2的半导体制造装置中的电路描绘系统和前述实施方式1中的电路描绘系统一样，包括晶片测试部100、描绘图案印刷部110和数据库部120。只是如图4所示那样描绘图案印刷部110的印刷头211的结构不同。
图4是表示使用实施方式2的半导体制造装置中的电路描绘系统在基底晶片1上形成凸形的凸部1P来作为形成导电性布线3或绝缘膜4的被描绘图案形成区时的描绘动作的说明图。图5是表示使用实施方式2中的电路描绘系统在基底晶片1上形成凹形的凹部1H来作为形成导电性布线3或绝缘膜4的被描绘图案形成区时的描绘动作的说明图。
如图4和图5所示，在实施方式2的半导体制造装置中的印刷头211上，除了3个喷嘴211A、211B、211C之外，还设有检测到基底晶片1的表面(印刷面)的距离的第1传感器212。第1传感器212是超声波传感器，检测从印刷头211的实质喷嘴尖端到晶片基底的印刷面的距离。该第1传感器212也可以不是超声波传感器，而是使用激光的距离检测元件。印刷头211中的3个喷嘴211A、211B、211C和实施方式1一样，其射出方向大致平行，并与第1传感器212相匹配地一体形成。因此，当印刷头211在晶片测试结果是应进行修整的基底晶片1上扫描动作时，首先，第1传感器212检测到基底晶片1的印刷面的距离，然后，第3喷嘴211C进行扫描，第2喷嘴211B沿着该轨迹进行扫描，最后，第1喷嘴211A沿着相同的轨迹进行扫描。当印刷头211执行扫描动作时，从第1喷嘴211A射出导电性溶剂114，从第2喷嘴211B射出绝缘性溶剂115，而且从第3喷嘴211C射出前处理液116。
如图4和图5所示，像上述那样构成的印刷头211配置在指定的基底晶片1上，印刷头211根据来自控制部(参照图1的控制部113)的控制指令，在基底晶片1上扫描，再在基底晶片1上描绘所要的描绘图案。在该描绘动作中，首先，第1传感器212检测到基底晶片1的印刷面的距离并进行控制使得该距离变成规定的距离。接着根据指定的描绘图案的信息，从印刷头211的第3喷嘴211C向规定的基底晶片1上的被描绘图案形成区射出前处理液116，提高了基底晶片1表面和由从第1喷嘴211A射出的导电性溶剂114制成的导电性布线的密接性。这样，在从第3喷嘴211C射出作为前处理液116的硅亲和力强的界面活性剂之后，紧接着沿着该轨迹从第1喷嘴211A射出导电性溶剂114，在基底晶片1的被描绘图案形成区可靠地描绘出成为导电性布线3的所要的描绘图案。
再有，在图4和图5中，说明了从第1喷嘴211A射出导电性溶剂114并在基底晶片1上形成导电性布线3的描绘图案的情况，但也可以通过在射出前处理液116之后射出绝缘性溶剂115来形成绝缘膜4。该描绘动作同样是首先由第1传感器212检测到基底晶片1的印刷面的距离并进行控制使得该距离变成规定的距离，在基底晶片1的被描绘图案形成区可靠地描绘出成为绝缘膜4的所要的描绘图案。
在本发明的实施方式2的半导体制造装置的电路描绘系统中，说明了印刷头211是3个喷嘴211A、211B、211C和第1传感器212一体形成的结构，但也可以是在应形成描绘图案的凸部1P或凹部1H的被描绘图案形成区配置的印刷头211上与第1喷嘴211A及第3喷嘴211C一起至少还一体构成有第1传感器212。在这样构成的电路描绘系统中，第1传感器212具有能够使用超声波或激光等测定印刷头211和基底晶片1的印刷面的距离的功能，第1传感器212测定的距离信息反馈给控制部(参照图1的控制部113)，使基底晶片1和印刷面的距离保持一定，进行稳定的射出控制而与基底晶片1的形状无关。
在实施方式2的半导体制造装置的电路描绘系统中，根据描绘图案信息从第3喷嘴211C射出前处理液116，在被描绘图案形成区形成前处理液覆盖膜2，接着，在该前处理液覆盖膜2上射出导电性溶剂114或绝缘性溶剂115，形成所要的导电性布线3或绝缘膜4。这时，因前处理液116使用硅烷偶联剂等对硅的亲和力强的界面活性剂，故导电性布线3或绝缘膜4与基底晶片1的密接性提高了。
此外，在射出前处理液116之后，紧接着射出导电性溶剂114或绝缘性溶剂115，故可以抑制因前处理液116的蒸腾作用等引起的基底晶片1的印刷面和成膜之间的界面性质和状态的变化。
在实施方式2的半导体制造装置的电路描绘系统中，印刷头211中也可以是与第2喷嘴211B及第3喷嘴211C一起至少还一体形成有第1传感器212。在这样构成的情况下，第1传感器212测定印刷头211和基底晶片1的印刷面的距离，并将该距离信息反馈给控制部(参照图1的控制部113)，使基底晶片1和印刷面的距离保持一定。而且，根据指定的描绘图案信息从第3喷嘴211C射出前处理液116，形成前处理液覆盖膜，并在该前处理液覆盖膜上射出绝缘性溶剂115，形成绝缘性布线4。
这样，实施方式2的半导体制造装置中的印刷头211除了3个喷嘴211A、211B、211C和第1传感器212一体形成的结构之外，也可以是第1喷嘴211A和第3喷嘴211C及第1传感器212的结构、第2喷嘴211B和第3喷嘴211C及第1传感器212的结构，可以根据其使用目的来选择合适的结构。
实施方式3.
下面，说明本发明实施方式3的半导体制造装置。实施方式3的半导体制造装置和前述的实施方式1的半导体制造装置中的电路描绘系统的描绘图案印刷部110的结构不同。特别是描绘图案印刷部110中的印刷头111的结构不同。因此，对实施方式3的半导体制造装置中的印刷头的符号附加311来进行说明，在其他的结构中，对和实施方式1具有相同的功能和结构的部分附加同一符号，其说明适用实施方式1的说明。
实施方式3的半导体制造装置中的电路描绘系统和前述实施方式1中的电路描绘系统一样，包括晶片测试部100、描绘图案印刷部110和数据库部120。只是如图6所示那样描绘图案印刷部110的印刷头311的结构不同。
图6是表示使用实施方式3的半导体制造装置中的电路描绘系统在基底晶片1上形成凸形的凸部1P来作为印刷导电性布线3或绝缘膜4的被描绘图案形成区时的描绘动作的说明图。图7是表示使用实施方式3中的电路描绘系统在基底晶片1上形成凹形的凹部1H来作为印刷导电性布线3或绝缘膜4的被描绘图案形成区时的描绘动作的说明图。
如图6和图7所示，在实施方式3的半导体制造装置中的印刷头311上，除了3个喷嘴311A、311B、311C和检测到基底晶片1的表面(印刷面)的距离的第1传感器312之外，还设有第2传感器313。第2传感器313是超声波传感器，检测从印刷头311的实质上的喷嘴尖端到射出的溶剂表面的距离、即到实质上的导电性布线3或绝缘性布线4的表面的距离。该第2传感器313也可以不是超声波传感器，而是使用激光的距离检测元件。印刷头311中的3个喷嘴311A、311B、311C和实施方式1一样，其射出方向大致平行，并与第1传感器312和第2传感器313相匹配地一体形成。因此，当印刷头311在晶片测试结果是应进行修整的基底晶片1上扫描动作时，首先，第1传感器312检测到基底晶片1的印刷面的距离，然后，第3喷嘴311C、第2喷嘴311B和第1喷嘴311A沿着该轨迹依次进行扫描，最后，第2传感器313检测到成膜表面的距离。当印刷头311执行扫描动作时，从第1喷嘴311A射出导电性溶剂114，从第2喷嘴311B射出绝缘性溶剂115，从第3喷嘴311C射出前处理液116。
如图6和图7所示，像上述那样构成的印刷头311配置在指定的基底晶片1上，印刷头311根据来自控制部(参照图1的控制部113)的控制指令，在基底晶片1上扫描，再在基底晶片1上描绘所要的描绘图案。在该描绘动作中，首先，第1传感器312检测到基底晶片1的印刷面的距离(A)并对印刷头311进行控制使得该距离变成规定的位置。接着，从第3喷嘴311C向基底晶片1上的被描绘图案形成区射出前处理液116，提高了基底晶片1表面和由从第1喷嘴311A射出的导电性溶剂114制成的导电性布线3的密接性。这样，在从第3喷嘴311C射出作为前处理液116的硅亲和力强的界面活性剂之后，紧接着沿着该轨迹从第1喷嘴311A射出导电性溶剂114，在基底晶片1的被描绘图案形成区可靠地描绘出成为导电性布线3的所要的描绘图案。
进而，在实施方式3的电路描绘系统中，利用第2传感器313检测从印刷头311的尖端到导电性布线3的实质上表面的距离(B)，将该检测信息传送给控制部。在控制部中，根据检测的距离(A)和距离(B)的差检测得知导电性布线3的膜厚，进行控制使该膜厚变成所要的膜厚。在该控制中，控制从第1喷嘴311A射出的导电性溶剂114的射出量。
再有，在图6和图7中，说明了从第1喷嘴311A射出导电性溶剂114并在基底晶片1上形成导电性布线3的描绘图案的情况，但也可以通过在射出前处理液116之后射出绝缘性溶剂115来形成绝缘膜4。该描绘动作同样是首先由第1传感器312检测到基底晶片1的印刷面的距离并对印刷头311进行控制使得该距离变成规定的距离，并且利用第2传感器313检测从印刷头311的尖端到导电性布线的实质表面的距离(B)，在基底晶片1的被描绘图案形成区按所要的描绘图案可靠地描绘出绝缘覆盖膜4。
如上所述，在本发明的实施方式3的半导体制造装置的电路描绘系统中，在对作为基底晶片1上的被描绘图案形成区的凸部1P或凹部1H执行扫描动作的印刷头311上，第1传感器312、第2传感器313至少和第1喷嘴311A、第2喷嘴311B、第3喷嘴311C一起一体构成。第1传感器312具有能够通过使用超声波或激光等测定印刷头311和基底晶片1的被描绘图案形成区之间的距离的功能。测定的距离信息(A)反馈给控制部，使印刷头311和基底晶片1的距离保持一定，进行稳定的射出控制而与基底晶片1中的被描绘图案形成区的形状无关。
在实施方式3的半导体制造装置的电路描绘系统中，根据描绘图案信息从第3喷嘴311C向被描绘图案形成区射出前处理液116，然后，射出导电性溶剂114或绝缘性溶剂115，在指定的基底晶片1上形成导电性布线3或绝缘膜4。这时，因前处理液116使用硅烷偶联剂等对硅的亲和力强的界面活性剂，故导电性布线3或绝缘膜4与基底晶片1的密接性提高了。
此外，在实施方式3的电路描绘系统中，在射出前处理液116之后，紧接着向其上射出导电性溶剂114或绝缘性溶剂115，故可以抑制因前处理液116的蒸腾作用等引起的基底晶片1和成膜之间的界面性质和形态的变化。
进而，在实施方式3的半导体制造装置的电路描绘系统中，第2传感器313利用超声波或照射激光等，测定印刷头311与导电性布线3的表面或绝缘膜4的表面之间的距离，所以，通过和第1传感器312测定的信息合在一起再进行反馈，可以可靠地监视成膜膜厚。
实施方式4.
下面，说明本发明实施方式4的半导体制造装置。实施方式4的半导体制造装置是前述实施方式1～3的半导体制造装置的电路描绘系统中使用的导电性溶剂的具体例子。在以下的说明中，利用前述的图2所示的实施方式1的半导体制造装置的结构进行说明，但实施方式4中使用的导电性溶剂可以适用于前述任何一个实施方式。
下面，说明实施方式4的半导体制造装置的电路描绘系统中使用的导电性溶剂。
作为实施方式4的半导体制造装置中使用的导电性溶剂114，使用导电粘性清漆(viscous varnish)。图8是表示导电粘性清漆的一例组成的分子结构图。本组成例是将作为导电性原材料的碳纳米管7均一分散在作为成膜母材的硅梯形聚合物5中。这样，通过使用图8所示的导电粘性清漆作为导电性溶剂114，可以确保平坦性和低应力特性，利用硅烷偶联剂6强化界面耦合以便与厚膜的形成相适应。
实施方式4中使用的碳纳米管7优选预先高纯度精制，即，优选加入在利用化学气相淀积法(CVD法)生成之后在大气中使用500～600℃左右的温度进行退火的工序，并浸渍在浓硫酸和浓硝酸的混合液中，进而，利用离心分离机除去非晶态碳等杂质。
硅梯形聚合物5的一般结构式如图8所示，具有以Si-O键作为主链、可以在侧链上设定各种官能团的特征。例如，R1和R2是芳基、氢原子、脂肪族烷基或具有不饱和键的官能团，不管是同种还是异种。R3、R4、R5和R6是芳基、氢原子、脂肪族烷基、三烷基甲硅烷基或具有不饱和键的官能团，不管是同种还是异种。此外，重量平均分子量是1000以上。
硅烷偶联剂6的主链6A具有硅氧烷键，一个侧链6B具有作为碳纳米管亲和性基的氨基，由此，该氨基作为锚部，与碳纳米管7结合，在另一个侧链6C上，构成和硅梯形聚合物5具有亲和功能的官能团，例如羟基、羧基、羰基、酯基等，或由该官能团构成的聚合体。
通过将硅烷偶联剂6和精制的碳纳米管7混合，使两者相互吸附，可以抑制碳纳米管彼此之间相互凝聚。此外，因硅梯形聚合物5和硅烷偶联剂6之间的亲和力强，故均一分散在硅烷偶联剂6中的碳纳米管7不会再凝聚，而是在硅梯形聚合物5中扩散。进而，可以调整硅梯形聚合物5的粘度，使其变成由印刷头111(参照图2)的各喷嘴111A、111B、111C的内径、射出压力等组合因素决定的最佳粘度。在实施方式4的半导体制造装置中作为导电性溶剂114使用的导电粘性清漆，通过基于与有机溶剂混合的调整，可以在保持碳纳米管7均一分散的形态下达到最佳状态。
在实施方式4的半导体制造装置中，当导电性溶剂114使用导电粘性清漆作为粘性溶剂时，使用一种成膜材料，该成膜材料是将例如碳黑、碳纳米管或者从银、铜、镍、钯等金属或它们的金属氧化物选出的填充物等导电性原材料、和必要时还将硅烷偶联剂作为导电性原材料的表面处理剂添加并分散到已溶解在有机溶剂中的硅梯形聚合物溶液中而形成的。
其次，说明使用上述导电粘性清漆作为导电性溶剂114并利用实施方式4的半导体制造装置中的电路描绘系统进行的布线描绘动作。
图9是表示实施方式4的半导体制造装置中的电路描绘系统的电路描绘动作的流程图。表示该电路描绘动作的流程图示出与指定的描绘图案对应射出导电性溶剂114以形成导电性布线的工序。
图10和图11示出在实施方式4的半导体制造装置中形成导电性布线的被描绘图案形成区。图10是表示在基底晶片1的被描绘图案形成区上形成的槽部8的剖面图，图11是表示在基底晶片1的被描绘图案形成区上形成的凸部1P上形成的槽部8的剖面图。如图10或图11所示，实施方式4的半导体制造装置制造的半导体装置在其被描绘图案形成区形成具有规定深度的槽部8。
在对检查对象的晶片实施晶片测试(工序A)之后，决定应修整的IC芯片(工序B)。其次，将该IC芯片安装在实施方式4的半导体制造装置中的电路描绘系统上，根据描绘图案信息，将把硅梯形聚合物5作为成膜母材的导电粘性清漆作为导电性溶剂114，向对应的槽部8射出(工序C)。在该射出之后，紧接着进行除气，消除射出的溶剂中的在槽部8的侧壁部分等上二次发生的气泡等(工序D)。
其次，通过低温退火，例如在100℃的空气中暴露15分钟，使有机溶剂蒸腾(工序E)。接着，利用CMP(化学机械抛光法)，使导电性布线3的表面平坦化(工序F)。
最后，利用高温退火，例如在300℃的环境下放置60分钟，使其硬化(工序G)。
在像上述那样形成的描绘图案中，作为成膜母材的硅梯形聚合物5几乎不发生收缩应力，所以，即使在槽部8内形成厚的填充膜，也不会发生裂缝，可以形成可靠性高的导电性布线3。
实施方式4的半导体制造装置中的电路描绘系统像上述那样，即使对于在描绘图案中在槽部8内形成了厚膜的导电性布线3，也可以防止发生裂缝，但考虑到添加在导电性溶剂114中的导电性原材料的膨胀率，在基底晶片1上形成的槽部8的侧壁向上部倾斜以扩大开口。
如图10所示，槽部8的两侧的侧壁面8A向上方倾斜，以使开口更大。发明者已经确认，该侧壁面8A的最佳倾斜角度是在5度以上10度以下的范围内。当倾斜角度不到5度时，因添加在导电性溶剂114中的导电性原材料的膨胀而没有足够的缓和区域，优选在基底晶片1上形成的槽部8的描绘图案应尽可能细，因此，要保证有足够的缓和区域，倾斜角度优选为10度以下。
如图10所示，通过对具有倾斜的侧壁面8A的槽部8实施射出并充填导电性溶剂114(工序C)、除气(工序D)、低温退火(工序E)、抛光平坦化(工序F)和高温退火(工序G)，可以形成所要的描绘图案。图10所示的槽部8的侧壁面8A预先具有5度以上的倾斜角，所以，描绘图案不会发生裂缝等损伤。
在导电性溶剂114中，硅梯形聚合物本身几乎不会因高温退火而产生收缩应力，所以，槽部8内产生裂缝的可能性很低，但是，有必要考虑为了使其具有导电性而添加的导电性原材料的膨胀率。因此，在图10所示的槽部8中形成倾斜的侧壁面8A，以确保因导电性原材料的膨胀而产生的应力的缓和空间。
再有，在图10所示的槽部8中，通过规定侧壁面8A的倾斜角来构成因导电性原材料的膨胀而产生的应力的缓和空间，但若制造工序允许，也可以是只将槽部8的侧壁面8A的表面附近的区域作为倾斜面的结构，或者是使侧壁面翘起来形成弓状的结构。
当半导体装置的规格允许在描绘图案的导线性布线3上流过高压大电流时，必须提高该描绘图案附近的元件或其他布线部分的绝缘性能，确保绝缘距离。因此，在实施方式4的半导体制造装置中的电路描绘系统中，采用在基底晶片1的表面形成山峰状的凸部1P、将该凸部1P的顶部区域1B作为描绘图案的结构。
图11是表示在基底晶片1上形成的凸部1P的剖面图。如图11所示，在作为凸部1P的尖端面的顶部区域1B上形成槽部8。该槽部8的两侧的侧壁面8A向上方倾斜以扩大开口。该侧壁面8A的倾斜角度和图10的槽部8一样，最好是在5度以上10度以下的范围内。通过像上述那样，在基底晶片1上形成的凸部1P的顶部区域1B上形成槽部8作为描绘图案，可以可靠地确保对描绘图案附近的元件或其他布线部分的绝缘距离。此外，通过像这样将凸部1P的顶部区域1B作为描绘图案，可以满足所要的规格而不用增大IC芯片的面积。
如图11所示，在形成于基底晶片1上的凸部1P的顶部区域1B上形成槽部8，具有规定倾斜角地形成该槽部8的侧壁面8A。在图11所示的结构中，通过对在凸部1P上形成的槽部8射出并充填导电性溶剂114(工序C)、除气(工序D)、低温退火(工序E)、抛光平坦化(工序F)和高温退火(工序G)等工序，可以在凸部1P的顶部区域1B形成所要的描绘图案。因此，如图11所示，通过在作为基底晶片1上的被描绘图案形成区的凸部1P上形成描绘图案，可以确保描绘图案与附近的元件或其他布线部分的绝缘距离。因此，上述那样的结构在要求导电性布线的通电条件是高压、大电流时特别有效。
再有，在基底晶片1上形成的凸部1P可以和基底晶片1一体形成，也可以在基底晶片1上另外形成凸部1P。
在实施方式4的半导体制造装置的电路描绘系统中，为了使导电性布线3或绝缘膜4高精度成膜，最好将作为成膜区的槽部8的宽度或凸部1P中的顶部区域1B的宽度设定为从喷嘴射出的导电性溶剂114或绝缘性溶剂115的射出区域直径的30％以下。这样通过设定粘性溶剂的射出区域，可以在槽部8或凸部1P的规定区域高精度形成导电性布线3和绝缘膜4。
上述数值是发明人在粘性溶剂的射出时根据对溶剂的粘度或射出压力设定进行各种变更来实验并考虑了射出后的溶剂的扩展和飞散的结果而得出的。当膜厚在几μm～10μm左右的范围内且描绘图案的线条的最小宽度为30μm以上时，必须特别加以考虑。但是，在导电性布线3或绝缘膜4是很薄的薄膜且线条宽度很细的条件、例如膜厚约为2μm以下且最小宽度为5μm以下的情况下，通过将导电性溶剂114或绝缘性溶剂115的射出区域的直径限制在成膜区的宽度的30％～50％，就可以进行应对。
实施方式5.
下面，说明本发明实施方式5的半导体制造装置。实施方式5的半导体制造装置是使用前述实施方式1～3的半导体制造装置的电路描绘系统来制造半导体装置的具体例子。在以下的说明中，使用前述的图2所示的实施方式1的半导体制造装置的结构进行说明，但也可以使用实施方式2和实施方式3的半导体制造装置来制造。此外，前述实施方式4使用的导电性溶剂和绝缘性溶剂可以适用于本发明的任何一个实施方式。
实施方式5的半导体制造装置使用实施方式1的半导体制造装置中电路描绘系统的描绘图案印刷部110，对晶片测试后的半导体装置进行修整。
简单说明实施方式5的电路描绘系统中使用的电阻值修整。图12是表示具有梯形电阻网络的R-2R电路方式的电阻值修整原理的电路图。在图12中，在(a)所示的半导体装置的D-A转换器中相当于开关的修整区S1～S5全部是ON状态，输出电压Vout是参考电压Vref的31/32。另一方面，图12的(b)示出的半导体装置和(a)相同，是D-A转换器，相当于开关的修整区S1～S5中的第2修整布线S2和第4修整布线S4变成OFF状态，其他的修整布线S1、S3、S5变成ON状态。其结果是，输出电压Vout变成为参考电压Vref的21/32。如图12所示，为了使输出电压Vout变成所要的值，通过对相当于开关的修整区S1～S5中的所要的修整布线进行ON/OFF控制(连接/切断控制)，可以调整并修整作为电路常数的电阻值。
图13到图15是在实施方式5的电路描绘系统中表示进行用来对晶片测试后的晶片状IC芯片进行修整的布线描绘的情况的图，是表示印刷头111在修整用焊盘电极9的指定的2个焊盘电极9A、9B之间射出前处理液116和导电性溶剂114、形成导电性布线3的状态的图。图14示出图13中的A-A’线剖面图，示出印刷头111的射出状态。图15是表示在焊盘电极9A和9B之间形成导电性布线3的状态的剖面图。
在图14和图15中，在基底晶片1的上表面形成修整用的焊盘电极9A和9B，再形成钝化膜10，使该焊盘电极9A和9B的上表面露出来。对这样形成的晶片测试后的基底晶片1，使用前述实施方式1的半导体制造装置中的电路描绘系统的描绘图案印刷部110进行修整处理。
从描绘图案印刷部110的印刷头111向基底晶片1的修整用的焊盘电极9A、9B射出前处理液116和导电性溶剂114，在焊盘电极9A、9B之间形成成为所要的描绘图案的导电性布线3。其结果是，焊盘电极9A、9B之间实现电连接(ON状态)，进行指定的修整处理。
上述描绘图案的布线描绘动作根据表示晶片测试结果的修整数据进行上述修整处理，形成具有所要的范围内的特性值的半导体装置。在该布线描绘动作中，根据修整数据，在指定的焊盘电极之间射出导电性溶剂114，形成布线，这时的印刷状态是600dpi(每英寸的点数)，可以得到约43μm以上的分辨力。因此，也可以在IC芯片的钝化膜上描绘布线。
因此，通过使用实施方式5的电路描绘系统，对于晶片状的IC芯片的结构，即使不形成特殊的修整用结构，也可以形成成本低且通用性强的描绘图案。进而，通过使用实施方式5的电路描绘系统，可以进行可靠性高的修整。
实施方式6.
下面，说明本发明实施方式6的半导体装置。实施方式6的半导体装置是使用前述实施方式1～3的半导体制造装置制造的半导体装置，是使用电路描绘系统的描绘图案印刷部110并根据晶片测试后的修整数据进行修整处理的半导体装置。
图16是表示成为半导体装置的修整处理对象的1组焊盘电极9、9的半导体装置的平面图，示出修整处理前的状态。图17的(a)是图16的B-B’线的剖面图，图17(b)是图16的C-C’线的剖面图。图18的(a)是图16所示的对半导体装置修整处理后的状态下图16的B-B’线的剖面图。图18(b)是在将图16所示的半导体装置修整处理后的状态下的C-C’线的剖面图。
如图16和图17所示，实施方式6的半导体装置在半导体衬底12上形成层间氧化膜11，并在其上设置修整用铝电极(焊盘电极)9。在实施方式6的半导体装置的表面，除了修整处理时设置的1组焊盘电极9、9及其间露出的层间氧化膜11之外，利用钝化膜10覆盖，1组焊盘电极9、9及它们之间变成凹部区域13。
使用前述实施方式1～3的半导体制造装置的电路描绘系统，对像上述那样构成的半导体装置进行修整处理。如图18的(a)、(b)所示，根据修整数据，向1组焊盘电极9、9及它们之间的凹部区域13射出导电性溶剂，在1组焊盘电极9、9之间形成导电性布线3，结束修整处理。
在半导体装置的制造中，当进行修整处理时，从印刷头向IC芯片的表面上射出前处理液或导电性溶剂等，所以，在这些溶剂挥发固化之前的期间内溶剂发生渗出(液体下垂(drooling))，存在IC芯片的表面上的布线部分发生断线的危险性。为了防止这样的问题的出现，在实施方式6的半导体装置中，如图16所示，留下成为描绘图案的应进行修整处理的区域，对钝化膜10进行构图，形成凹部区域13，由此可以向该凹部区域13射出需要的溶剂，可靠地进行用于修整处理的布线描绘。
此外，如图19所示，也可以将从修整用铝电极(焊盘电极)9到具有规定距离的外侧的区域作为对钝化膜10进行构图的凹部区域。图20的(a)是图19所示的半导体装置中B-B’线的剖面图。图20的(b)是图19所示的对半导体装置修整处理后的状态下的B-B’线的剖面图。如图20的(b)所示，用于修整处理的凹部区域13将焊盘电极9包围，所以，能够进行更可靠的修整处理。
实施方式7.
下面，说明本发明实施方式7的半导体装置。实施方式7的半导体装置是利用前述实施方式1～3的半导体制造装置而制造的半导体装置，是使用电路描绘系统的描绘图案印刷部110并根据晶片测试后的修整数据进行修整处理的半导体装置。
为了提高由修整处理引起的各半导体装置的特性值的调整精度，可以增加用于修整处理的描绘图案的种类。但是，当单纯地并排形成多个描绘图案时，如前述实施方式6中说明的那样，存在溶剂发生渗出(液体下垂)、流入相邻的描绘图案中而引起相互干涉的危险。在修整处理时，再出现次品是应该绝对避免的事情。为了防止出现这样的次品，有充分加大用于修整处理的描绘图案的间隔、考虑到液体下垂而加大余裕量的方法。但是，这样的方法会增加IC芯片上的描绘图案的配设面积，从而，因无效面积的增加而造成IC芯片面积的损失(增加成本)。为了防止该现象的出现，如图21所示，在凹部区域13的外侧进而形成液体下垂防止槽14，将钝化膜10的凹部区域(描绘图案形成区域)13包围。
图21是实施方式7的半导体装置的平面图。图22的(a)是图21的E-E’线的剖面图。图22的(b)示出对图21的半导体装置的变成所要的描绘图案的焊盘电极9、9射出了溶剂的状态，是向图21的半导体装置射出溶剂时的E-E’线的剖面图。
如图22所示，即使射出的溶剂超过凹部区域(描绘图案形成区)13，也可以使其可靠地止于液体下垂防止槽14内，防止其对相邻的描绘图案产生干涉。
再有，在图21所示的半导体装置中，示出了形成1道液体下垂防止槽14使其将凹部区域13包围的例子，但形成多道这样的液体下垂防止槽也是有效的。利用这样形成的液体下垂防止槽，可以防止溶剂对不要区域的渗出(液体下垂)，尽量减小用于修整处理的描绘图案的面积。
实施方式8.
下面，说明本发明实施方式8的半导体装置。实施方式8的半导体装置和实施方式7的半导体装置一样，是使用前述实施方式1～3的半导体制造装置制造的半导体装置，是使用电路描绘系统的描绘图案印刷部110并根据晶片测试后的修整数据进行修整处理的半导体装置。
在实施方式8的半导体装置中，为了防止液体下垂，与实施方式7的半导体装置中的液体下垂防止槽不同，形成液体下垂防止凸起15。
图23是实施方式8的半导体装置的平面图。图24的(a)是图23的F-F’线的剖面图。图24的(b)示出在图23的半导体装置中对焊盘电极9、9射出溶剂形成所要的描绘图案的状态，是对图23的半导体装置射出溶剂时的F-F’线的剖面图。
如图23所示，形成液体下垂防止凸起15，将凹部区域(描绘图案形成区)13包围，配设铝线再在其上对钝化膜10进行构图。因此，在实施方式8的半导体装置中，在凹部区域13的周围形成钝化膜10，进而，在该钝化膜10中形成将凹部区域13包围的成为外环凸起的液体下垂防止凸起15。因此，如图24的(a)和(b)所示那样，在凹部区域13的周围形成凹凸形状，可以完全防止来自作为描绘图案形成区的凹部区域13的液体下垂。
实施方式9.
下面，说明本发明实施方式9的半导体装置。实施方式9的半导体装置和实施方式7及8的半导体装置一样，是使用前述实施方式1～3的半导体制造装置制造的半导体装置，公开了和实施方式7及8的半导体装置不同的防止布线描绘动作中的液体下垂的机构。
图25是本发明实施方式9的半导体装置的平面图。图26是表示对实施方式9的半导体装置的描绘图案进行修整处理之前的状态的剖面图，图27是表示修整处理后的状态的剖面图。图26的(a)是图25的G-G’线的剖面图，图26的(b)是H-H’线的剖面图。图27的(a)是图25的半导体装置修整后的G-G’线的剖面图，图27的(b)是图25的半导体装置修整后的H-H’线的剖面图。
如图25至图27所示，在位于由钝化膜10形成的凹部区域13的内侧的层间绝缘膜11形成凹槽16。该凹槽16穿过层间绝缘膜11而形成，以便连接在修整处理时应连接的1组焊盘电极9、9形成的位置。该凹槽16在半导体装置的制造工序中，利用接触腐蚀工序等，通过使层间绝缘膜11凹陷来形成，较大地形成层间绝缘膜11表面的凹凸，在后面工序的焊盘电极9、9上形成台阶差。通过这样来形成，在修整处理时，可以防止射出的导电性溶剂114的液体下垂，并且在规定的区域形成所要的导电性布线3。
实施方式10.
下面，说明本发明实施方式10的半导体装置。实施方式10的半导体装置是使用前述实施方式1～3的半导体制造装置制造的半导体装置，是使用电路描绘系统的描绘图案印刷部110并根据与晶片测试后的测试结果相对应的修整数据进行修整处理的半导体装置。实施方式10的半导体装置是IGBT(绝缘栅型双极性晶体管)。
图28是作为实施方式10的半导体装置的IGBT芯片的平面图。如图28所示，IGBT芯片的结构包括栅极焊盘17、发射极焊盘18和栅极走线用的铝线19。在该IGBT芯片中，符号22是高耐压分离区。图29是图28所示的IGBT芯片的等效电路。作为实施方式10的半导体装置的IGBT芯片，从微观看如图29的等效电路所示那样，是多个微小的IGBT单元的集合体。实施方式10的IGBT芯片的结构包含6个IGBT单元20A、20B、20C、20E、20F。
一般，芯片面积大的IGBT因栅极氧化膜的缺陷而使栅极-发射极间短路，容易发生产品不合格的情况。这样的栅极故障虽然在IGBT芯片中的极少数IGBT单元中发生，但是，即使1处发生栅极故障，整个IGBT芯片也都会因不合格而报废。因此，通过只切断发生栅极故障的IGBT单元的栅极线并使栅极-发射极间短路，即对相应IGBT单元进行修整处理，可以使该IGBT芯片整体变成合格品。
因此，在作为实施方式10的半导体装置的IGBT芯片中，为了能够在利用晶片测试对各IGBT单元检查结束之后进行修整处理，对各IGBT单元20A、20B、20C、20D、20E、20F设置修整用焊盘电极21A、21B、21C、21D、21E、21F。在IGBT单元检查中，使测定探针与各IGBT单元的焊盘电极21A、21B、21C、21D、21E、21F接触，检查栅极是否良好。
在图28所示的IGBT芯片中，示出在检查中检测到有1个IGBT单元20E发生栅极故障且已被修整处理后的状态。此外，图29表示图28所示的IGBT芯片的等效电路，IGBT单元20E的栅极-发射极间被短路。在IGBT芯片中，对合格的IGBT单元，使其焊盘电极21A、21B、21C、21D、21E、21F经栅极走线用的铝线19和栅极焊盘电极17连接于栅极上。在该铝线19的与各焊盘电极21A、21B、21C、21D、21E、21F对应的位置上形成修整用焊盘23A、23B、23C、23D、23E、23F。因此，在修整处理时，焊盘电极21A、21B、21C、21D、21F连接在对应的铝线19的修整用焊盘23A、23B、23C、23D、23F。另一方面，对已检测出栅极故障的不合格品IGBT单元20E进行使该焊盘电极21E连接于发射极焊盘18上的修整处理。该发射极焊盘18是所有的IGBT单元公用的。
利用上述那样的修整处理，只有不合格的IGBT单元变成不使用的状态，整个IGBT芯片变成合格状态。
图30是表示作为本发明实施方式10的半导体装置的IGBT的效果的图表。在图30所示的图表中，虚线表示现有的半导体装置中的芯片面积和成品率的关系，实线表示作为实施方式10的半导体装置的IGBT中的芯片面积和成品率的关系。
如前所述，IGBT的成品率随芯片面积的增加而下降。实施方式10的IGBT因必须形成焊盘电极或修整用焊盘，故在芯片面中存在无效区域。因此，本质上，视在成品率下降。例如，1个晶片能够制造的芯片数是500个，但是，如果因无效区域的增加而下降到450个，则视在成品率变成90％。
但是，在本发明的实施方式10的半导体装置中，即使是不合格的IGBT芯片，也可以挽救成合格品，所以，大大改善了成品率对芯片面积的下降。只是，对于除了因栅极故障之外的原因引起的IGBT单元的不合格的情况或在1个IGBT芯片中存在多个不合格的IGBT单元的情况，有时对这样的IGBT不能进行挽救。因此，在本发明的实施方式10的半导体装置中，不是对所有的不合格IGBT都能挽救，而是如图30的实线所示那样，图线有点向右下方倾斜。但是，与虚线表示的现有的半导体装置的情况相比，当芯片面积增加到某一程度时显示出飞跃性的效果。
如图30所示，当芯片面积小时，现有的半导体装置的成品率高，但如前面所述，这只是视在成品率，实际的成品率几乎一样。只有当芯片面积增加到某一程度时，本发明实施方式10的半导体装置的效果才飞跃性地变大。
实施方式11.
下面，说明本发明实施方式11的半导体装置。实施方式11的半导体装置是使用前述实施方式1～3的半导体制造装置制造的半导体装置，是使用电路描绘系统的描绘图案印刷部110并利用印刷动作形成静电屏蔽的半导体装置。实施方式11的半导体装置是非易失性存储器的EPROM(可擦写可编程的只读存储器)。
图31是表示一般的非易失性存储器的EPROM的剖面图。在图31中，N沟道的EPROM的结构包括P型半导体衬底24、形成EPROM的源极/漏极的N型扩散区25、栅极氧化膜26、浮栅极27、控制栅极28、层间氧化膜29、钝化膜30和场氧化膜31。该EPROM是浮栅极27和控制栅极28自行匹配的结构。
一般的EPROM在晶片测试中，进行用于其动作确认的写入/擦除动作。在该晶片测试中，通过照射紫外线等光来擦除数据，必须激励俘栅极27内的电子。但是，在现有的EPROM中，要求层间氧化膜29或钝化膜30有很高的透光性。作为层间氧化膜29使用的氧化硅膜(SiO2)因本质上具有很高的透光性故没有问题。此外，作为保护膜的钝化膜30使用的氮化硅膜(SiN)通过在特殊条件下成膜，形成了具有透光性的膜体。这时的氮化硅膜的物理性质包含很多N-H键，折射率必须是1.95之下。
在像上述那样构成的现有的EPROM中，当和高耐压元件在同一芯片上形成时，会发生如下问题。图32是表示现有的EPROM和耐高压元件在同一芯片上形成并利用模塑树脂32封装后的状态的剖面图。
当像图32那样构成的现有的EPROM和耐高压元件在同一芯片上形成时，因耐高压元件的电力线到达低电位区的EPROM，故作为该EPROM的封装材料的模塑树脂32产生极化。因该极化而在模塑树脂32中的EPROM侧感应正电荷。其结果是，模塑树脂32变成作为栅极而加给正电位的状态。这时，EPROM的源极-漏极间的场氧化膜31下的P型半导体衬底24的极性受模塑树脂32的正电荷的影响而反转，从而构成N型MOS沟道。其结果是，如图32所示，源极-漏极间产生漏电流，出现数据乱码的问题。
在像上述那样构成的现有的EPROM中，作为因模塑树脂的极化(模塑极化)引起的故障的对策，有对一部分钝化膜30使用半绝缘性的氮化硅膜33。但是，当像这样使用半绝缘性的氮化硅膜时，该氮化硅膜的折射率是2.1以上，透光性极差，所以，通过构图成氮化硅膜不在EPROM上形成来形成为光到达EPROM(参照图32)。
因此，在作为本发明的实施方式11的半导体装置的EPROM中，使用前述的从实施方式1至3的半导体制造装置，在晶片测试后利用印刷动作形成静电屏蔽。
图33是表示本发明实施方式11的EPROM的结构的剖面图。如图33所示，因不必在晶片测试后通过照射光来擦除数据，故利用本发明的布线描绘技术，在未被半绝缘性氮化硅膜33覆盖的EPROM的区域印刷静电屏蔽34。该静电屏蔽34是射出导电性溶剂而形成的导电性布线。该静电屏蔽34通过与GND端子等连接，起到利用模塑树脂封装时防止模塑极化的屏蔽膜的作用。
像上述那样构成的实施方式11的半导体装置因能够防止因模塑极化产生的故障，故能够使耐高压元件和EPROM在同一芯片上形成。
实施方式12.
本发明的实施方式12的半导体装置是将功率用半导体装置和逻辑电路集成在1块芯片上的功率用集成电路装置(HVIC：高电压IC)，在该功率用集成电路装置(以下，简称为HVIC)的制造中，使用前述实施方式1至3的半导体制造装置，利用印刷头形成后面的电平移动布线。
图34是表示将功率用半导体装置和逻辑电路集成在1块芯片上的现有的功率用集成电路装置(HVIC：高电压IC)的平面图。该功率用集成电路装置(以下，简称为HVIC)用于电动机、照明设备、影像设备等各种设备的驱动控制。从图35到图37是图34所示的HVIC的剖面图，图35是图34的A-A’线的剖面图，图36是图34的B-B’线的剖面图，图37是图34的C-C’线的剖面图。
图34所示的HVIC的结构包括耐高压的N沟道MOSFET35、其栅极上连接的第1逻辑电路36和具有与MOSFET35的漏极连接的高电位侧的第2逻辑电路37的高电位岛分离区38。MOSFET35的漏极和第2逻辑电路37利用高电位的电平移动布线39连接。
如图35、图36和图37的HVIC的剖面图所示，在P-半导体衬底40上形成N+埋入扩散区41和N-外延层42。如图35所示，P+分离扩散区43形成为到达埋入扩散区41。在图35、图36和图37中，符号44是深的N+扩散区，符号45是P扩散区，符号46是P+扩散区，符号47是N+扩散区，符号48是作为场板使用的栅极，符号49是作为GND侧的场板使用的铝电极，符号50是氧化膜，符号51是作为电平移动布线使用的电平移动铝电极，符号52是场氧化膜(LOCOS膜)。此外，符号53是作为保护膜的钝化膜。
像上述那样构成的HVIC具有分离结构，即N+埋入扩散区41和N-外延层42利用P+分离扩散区43分离并包围的RESURF(ReducedSurface Field：表面场减小)结构。
在现有的HVIC中，高电位电平移动铝电极51横跨在作为衬底电位的P+分离扩散区43和P扩散区45的上面，所以，存在耗尽层的延伸受阻、耐压低的问题。为了应对该问题，在图35所示的现有结构中，利用栅极48等在PN结上形成场板，确保耗尽层的延伸，进而，利用浮栅极形成多重场板，利用通过电容耦合使表面电场稳定的MFFP(多浮置场板)结构来应对。
只是，在上述现有结构中，在变成高电位的电平移动布线的电平移动铝电极51和作为GND侧场板的铝电极49之间的层间形成的氧化膜50的厚度是1.0μm以上。但是，在这样的结构中，存在制造工艺复杂、成本上升的问题。此外，若层间氧化膜50厚，则存在微细加工技术不能应用的缺点。
在作为本发明实施方式12的半导体装置的功率用集成电路装置(HVIC)中，为了解决上述问题，使用前述实施方式1至3中说明的半导体制造装置来布线描绘电平移动布线。
图38是表示在本发明实施方式12的HVIC中形成电平移动布线54的结构的剖面图。在图38中，对和图35至图37所示的膜体具有相同的功能的膜体附加相同的符号。
如图38所示，在实施方式12的HVIC中，使用实施方式1至3中说明的半导体制造装置的电路描绘系统，在钝化膜53上形成作为导电性布线的电平移动布线54。因此，不必像图35所示那样设置电平移动铝电极51，并且也不必使作为GND侧场板的铝电极49表面侧的层间绝缘膜50的厚度形成为1.0μm以上。其结果是，HVIC的制造中可以应用微细加工技术。
进而，在实施方式12的HVIC中，形成钝化膜53的构图只要求有几十μm以上的焊盘电极用的开口，所以，钝化膜53可以以比1.0μm更厚的厚度成膜。此外，因对钝化膜53可以使用半绝缘性SiN膜，故可以通过该静电屏蔽效果进一步缓和对Si表面电场分布的影响。
再有，在本发明的半导体装置中，有时因IC芯片面的关系，形成布线的地方的面积比绝缘区的面积大。这时，在IC芯片面上进行印刷时，使用绝缘性高的物质、例如聚酰亚胺等作为印刷溶剂，将其喷射在不形成布线的地方。然后，通过对整个晶片面涂敷导电性溶剂，在IC芯片面的绝缘区内可靠地形成绝缘膜，IC芯片面中的绝缘区可靠地绝缘，变成可靠性高的半导体装置。
图39是表示在半导体装置中形成多个修整用的焊盘电极的例子的平面图。在图39所示的半导体装置中，进行指定了修整处理的焊盘电极之间的切断和其他焊盘电极的连接。在图39所示的半导体装置的修整处理中，使用电路描绘系统形成膜体，使得使虚线T包围的区域内的焊盘电极9A、9B成为切断状态，其他的焊盘电极9变成连接状态。
图40是表示在图39所示的半导体装置中在2个焊盘电极9A和9B之间射出绝缘性溶剂并形成绝缘膜体4的状态的平面图。图41是表示对图40所示的半导体装置的被描绘图案形成区全面涂敷导电性溶剂并形成导电性膜体3的状态的平面图。
再有，在图42中，(a)是图40的A-A’线的剖面图，(b)是图40的B-B’线的剖面图，(c)是图41的C-C’线的剖面图，(d)是图41的D-D’线的剖面图。在图42中，对和图17至图18所示的膜体具有相同的功能的膜体附加相同的符号。
此外，在本发明的半导体装置中，也可以在利用电路描绘系统形成导电性布线之后，利用聚酰亚胺等绝缘性物质保护表面。
此外，可以利用本发明的半导体制造装置中使用的电路描绘系统来印刷芯片信息，例如，规格、质量、晶片内的芯片位置等各种信息。
本发明能够容易对半导体装置形成所要的导电性布线或绝缘膜，所以，在半导体制造领域非常有用。

Claims (24)

1.一种半导体制造装置，其特征在于，具备：
晶片测试部，检测出检查对象的晶片中的各芯片的特性，根据该检测出的数据决定用来对各芯片进行修整的描绘图案；
存储部，存储与检查对象的晶片有关的信息；以及
描绘图案印刷部，根据来自上述晶片测试部的描绘图案的信息和来自上述存储部的与该晶片有关的信息，利用印刷动作对该晶片的各芯片形成所要的描绘图案，
上述描绘图案印刷部的结构具有：
印刷头，至少分别射出导电性溶剂、绝缘性溶剂和界面处理液；
芯片坐标识别部，通过对该晶片的图像识别来取得各芯片的坐标信息；以及
控制部，根据来自上述晶片测试部的描绘图案的信息、来自上述存储部的与该晶片有关的信息和来自芯片坐标识别部的坐标信息，控制上述印刷头对该晶片的描绘动作。
2.一种半导体制造装置，其特征在于，包括：
印刷头，从单个或多个具有微小直径的开口向被描绘图案形成区射出液体；
存储部，存储通过来自上述印刷头的射出而描绘的描绘图案的信息；以及
控制部，根据上述存储部存储的描绘图案的信息，使上述印刷头执行描绘动作，
上述印刷头的结构包括：
第1喷嘴，向被描绘图案形成区射出导电性溶剂；
第2喷嘴，向被描绘图案形成区射出绝缘性溶剂；以及
第3喷嘴，向射出上述导电性溶剂之前的被描绘图案形成区或射出上述绝缘性溶剂之前的被描绘图案形成区射出界面处理液。
3.权利要求1记载的半导体制造装置，其特征在于，
印刷头具备检测从各喷嘴尖端到射出液体之前的被描绘图案形成区的距离的第1传感器，控制部根据来自该第1传感器的距离信息进行印刷头的位置控制。
4.权利要求1记载的半导体制造装置，其特征在于，
印刷头具备检测从各喷嘴尖端到射出液体之后的被描绘图案形成区上的溶剂表面的距离的第2传感器，控制部根据来自该第2传感器的距离信息进行描绘图案的膜厚控制。
5.一种半导体制造方法，其特征在于，具有下述工序：
检测出检查对象的晶片中的各芯片的特性，根据该检测出的数据决定用来对各芯片进行修整的描绘图案；
根据已决定的描绘图案的信息，向该晶片的芯片面的被描绘图案形成区射出界面处理液；以及
根据已决定的描绘图案，向已被射出上述界面处理液的被描绘图案形成区射出导电性溶剂或绝缘性溶剂。
6.权利要求5记载的半导体制造方法，其特征在于，具有：检测出从射出导电性溶剂或绝缘性溶剂的印刷头到射出该溶剂之前的被描绘图案形成区的距离的工序、以及根据检测出的射出前距离信息进行上述印刷头的位置控制的工序。
7.权利要求5记载的半导体制造方法，其特征在于，具有：检测出从射出导电性溶剂或绝缘性溶剂的印刷头到射出该溶剂之后的被描绘图案形成区上的溶剂表面的距离的工序、以及根据检测出的射出后距离信息进行描绘图案的膜厚控制的工序。
8.权利要求5记载的半导体制造方法，其特征在于，导电性溶剂使用在已溶解于有机溶剂中的硅梯形聚合物溶液中添加导电性原材料的成膜材料。
9.权利要求5记载的半导体制造方法，其特征在于，导电性溶剂或绝缘性溶剂射出时的射出区直径是应在被描绘图案形成区形成的线条的宽度的30％以下。
10.权利要求5记载的半导体制造方法，其特征在于，导电性原材料包含从碳黑、碳纳米管、银、铜、镍、钯和上述金属的金属氧化物中选出的至少一种。
11.权利要求10记载的半导体制造方法，其特征在于，导电性原材料使用添加了硅烷偶联剂作为表面处理剂的成膜材料。
12.一种半导体制造方法，其特征在于，具有下述工序：
在晶片的被描绘图案形成区形成具有规定深度的槽部；
对晶片进行要不要修整的检查；
向上述晶片中的需要修整的晶片的上述槽部射出导电性溶剂并描绘出描绘图案；
在描绘了描绘图案之后进行除气和低温退火；
在除气和低温退火的成膜后，使该成膜表面平坦化；以及
平坦化之后进行高温退火。
13.权利要求12记载的半导体制造方法，其特征在于，导电性溶剂射出时的射出区直径是槽部的宽度的30％以下。
14.一种半导体装置，其特征在于，对晶片中的各芯片在修整用的被描绘图案形成区形成具有规定深度的槽部，上述槽部的侧壁以5°以上的倾斜角倾斜来展宽开口侧，在上述槽部的内部形成导电性布线。
15.权利要求14记载的半导体装置，其特征在于，被描绘图案形成区形成的槽部在形成于晶片面上的凸状区域内形成。
16.一种半导体装置，其特征在于，在晶片状态下，在各芯片面上形成从钝化膜露出的至少2个修整用焊盘电极，根据要不要修整的检查结果，利用印刷处理对上述修整用焊盘电极形成描绘图案。
17.权利要求16记载的半导体装置，其特征在于，在分别连接描绘图案被印刷处理的至少2个修整用焊盘电极的区域之外形成钝化膜。
18.权利要求17记载的半导体装置，其特征在于，在距离描绘图案被印刷处理的至少2个修整用焊盘电极具有规定距离的区域之外形成钝化膜。
19.权利要求17记载的半导体装置，其特征在于，在将描绘图案被印刷处理的至少2个修整用焊盘电极包围的位置上形成槽。
20.权利要求17记载的半导体装置，其特征在于，在将描绘图案被印刷处理的至少2个修整用焊盘电极包围的位置上形成凸起。
21.权利要求17记载的半导体装置，其特征在于，在描绘图案被印刷处理的至少2个修整用焊盘电极之间形成槽。
22.一种半导体装置，其特征在于，该半导体装置是具有多个单元并设置了在与各单元对应的位置上形成走线用焊盘电极的走线布线的IGBT芯片，各单元具有连接于第1电极上的第1焊盘电极和连接于第2电极上的第2焊盘电极，根据各单元的检查结果，利用印刷处理在上述第1电极与上述走线用焊盘电极或上述第2电极之间形成描绘图案。
23.一种半导体装置，其特征在于，该半导体装置是非易失性存储器，利用印刷处理形成接地的静电屏蔽膜体使其将存储器区覆盖，并进行模塑加工，将上述静电屏蔽膜体覆盖。
24.一种半导体装置，是将功率用半导体装置和逻辑电路集成在一块芯片上的功率用集成电路装置，其特征在于，利用描绘图案的印刷处理在钝化膜上形成导电性布线，该导电性布线是对在高电位岛分离区内部形成的逻辑电路和耐高压开关元件进行电连接的电平移动布线。
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