KR101270180B1 - 검사장치 및 검사방법과, 반도체장치 제작방법 - Google Patents

Abstract

본 발명에서는 ID칩으로의 신호 또는 전원 전압의 공급을 비접촉으로 수행할 수 있고, 또한 검사공정의 작업 처리량을 높일 수 있는 ID칩의 검사장치, 및 이 검사장치를 이용한 검사방법을 제공한다. 본 발명에 따른 검사장치는 복수의 검사용 전극, 복수의 검사용 안테나, 위치 제어 유닛, 각 검사용 안테나에 전압을 인가하는 유닛, 및 검사용 전극의 전위를 측정하는 유닛을 포함한다. 이 검사장치의 한가지 특징은, 위치 제어 유닛에 의해, 복수의 ID칩과 복수의 검사용 전극이 소정의 간격을 두고 서로 중첩되고, 복수의 ID칩과 복수의 각 검사용 안테나가 소정의 간격을 두고 서로 중첩되며, 또한 복수의 ID칩이 복수의 검사용 전극과 복수의 검사용 안테나 사이에 끼우져 있는 것이다.

ID칩 검사장치, 검사 전극, 검사 안테나, 위치 제어 유닛, 전압 인가 유닛, 전위 측정 유닛

Description

검사장치 및 검사방법과, 반도체장치 제작방법{An inspection apparatus, inspenction method, and method for manufacturing a semiconductor device}

도 1(A) 및 도 1(B)는 본 발명의 검사장치의 단면도.

도 2(A) 및 도 2(B)는 각각 기판(101)의 사시도와 ID칩(102)의 확대도.

도 3(A) 및 도 3(B)는 각각 검사용 전극(103)의 사시도와 검사용 안테나(104)의 사시도.

도 4(A) 및 도 4(B)는 각각, 기판(101)과 지지체(301)와 지지체(303)가 중첩되는 양태와, 도 4(A)에 도시한 지지체(301)가 회전되는 양태를 나타내는 도면.

도 5(A) 및 도 5(B)는 ID칩(102)과 검사용 안테나(104)가 중첩되는 양태의 확대도.

도 6(A) 및 도 6(B)는 복수의 검사용 전극(103)과 복수의 ID칩(102)이 중첩되는 양태를 나타내는 도면.

도 7은 도 6(B)에 도시한 검사용 전극(103)의 하나와 ID칩(102)이 중첩되는 양태를 나타내는 도면.

도 8은 본 발명의 검사장치의 보다 구체적인 구성을 나타내는 블록도.

도 9는 ID칩의 기능적인 구성을 나타내는 블록도.

도 10(A)∼도 10(D)는 ID칩의 제작공정을 나타내는 도면.

도 11(A)∼도 11(C)는 ID칩의 제작공정을 나타내는 도면.

도 12는 ID칩의 제작공정을 나타내는 도면.

도 13(A)∼도 13(C)는 ID칩의 제작공정의 흐름을 나타내는 도면.

도 14(A)∼도 14(C)는 ID칩(1401)의 상면도를 나타내는 도면.

도 15(A)∼도 15(D)는 하나의 기판 상에 형성된 복수의 집적회로를 박리할 때 형성되는 홈의 형상을 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

101: 기판 102: ID칩

103: 검사용 전극 104: 검사용 안테나

105, 106, 107: 위치 제어 유닛(위치 제어 수단)

108: 전위 측정 유닛(전위 측정 수단)

109: 전압 공급 유닛(전압 공급 수단)

110: 카메라

본 발명은 무선으로 통신이 가능한 ID칩(chip)의 검사장치(검시 시스템) 및 검사방법과, 그 검사방법을 이용한 반도체장치 제작방법에 관한 것이다.

무선으로 식별 정보 등의 데이터를 송수신할 수 있는 ID칩으로 대표되는 반도체장치는 다양한 분야에서 실용화가 진행되고 있고, 새로운 형태의 통신 정보 단 말로서 한층 더 시장의 확대가 기대되고 있다. ID칩은 무선 태그(tag), RFID(Radio frequency identification) 태그, IC 태그로도 불리며, 안테나와 반도체 기판을 사용하여 형성된 집적회로(IC칩)를 가지고 있는 타입이 현재 실용화되고 있다.

ID칩은 다양한 제작공정을 거쳐 형성되고, 제작공정의 최종 단계에서 검사공정이 행해지고 있다. 제품으로서 완성되기 전에, 제작공정의 좀 더 빠른 단계에서 불량품을 판별하는 것이 가능하다면, 그 불량 ID칩에 관해서는 이후 공정을 생략할 수 있다. 따라서, 검사공정은 비용의 삭감이라는 관점에서 보면 매우 유효한 수단이다.

검사공정으로는, 외관으로부터 불량을 특정하는 검사공정과, 전기적인 동작으로부터 불량을 특정하는 검사공정(전기 작동 검사공정)이 있다. ID칩이 분리되기 전의 단계에서 이미 안테나가 집적회로에 접속되어 있는 경우, 후자의 전기 작동 검사공정은 다이싱(dicing) 등에 의해 복수의 ID칩을 분리하기 전과, ID칩을 분리하여 패키징한 후에 주로 행해진다. 그리고, 안테나가 이미 집적회로에 접속되어 있는 경우, 상기 전기 작동 검사공정에서, ID칩으로의 신호 또는 전원 전압의 공급을 검사용의 리더/라이터(reader/writer)와의 접촉 없이 행하고, 검사 대상인 ID칩의 집적회로가 정상으로 동작하는지 아닌지를 판단할 수 있다.

이와 같이, ID칩을 분리하기 전의 단계에서 행해지는 전기 작동 검사공정은 ID칩의 대량생산에서 비용 삭감에 효율적이다. 그러나, 상술한 전기 작동 검사공정에 소비되는 시간을 단축하는 것도 ID칩을 대량생산하는 데에 있어 중요한 과제 중 하나이다. ID칩의 면적이 축소화되고, 기판 1장 당 형성되는 ID칩의 수가 증가하면 할 수록, 전기 작동 검사공정에 소비되는 시간의 단축화의 요구가 높아지고, 작업 처리량이 보다 높은 검사장치(검시 시스템)가 더욱 요망된다.

또한, 검사장치(검시 시스템)가 복수의 ID칩으로부터의 신호를 판독할 수 있는 동시인식(anti-collision) 기능을 구비하고 있는 경우, 검사의 효율을 어느 정도 높이는 것이 가능하다고 생각된다. 그러나, 동시인식 기능을 이용하여 신호를 판독할 수 있는 ID칩의 수는 겨우 1초 동안에 수십개 정도이다. 따라서, 예를 들어, 1장의 기판에 60만개 정도의 ID칩이 형성되어 있다고 하고, 동시인식 기능을 사용하여 1초 동안 신호를 판독할 수 있는 ID칩의 수가 30개라고 하면, 1장의 기판에 형성된 모든 ID칩을 검사하는데 약 5.5시간이나 걸리게 된다. 따라서, 동시인식 기능을 구비한 검사장치(검시 시스템)를 이용하더라도, 전기 작동 검사공정에 소비되는 시간의 단축화는 여전히 어렵고, 이것이 TAT(Turn Around Time)의 단축을 방해하는 요인이 되고 있다.

본 발명은 상기 문제를 감안하여 안출된 것으로, ID칩으로의 신호 또는 전원 전압의 공급을 비접촉으로 행할 수 있고, 또한 검사공정의 작업 처리량을 높일 수 있는 ID칩의 검사장치(검시 시스템), 및 이 검사장치(검시 시스템)를 사용한 검사방법을 제공하는 것을 과제로 한다.

본 발명에 따르면, 기판 상에 형성된 복수의 칩(이후, ID칩 또는 반도체장치라고도 부른다) 각각에 안테나를 통해 전원 전압 또는 신호를 공급하여, 각 칩을 동작시킨다. 그리고, 복수의 ID칩 각각으로부터의 출력을 정전(靜電) 유도를 사용하여 판독하여, 복수의 각 ID칩의 동작 상태를 검사한다.

구체적으로, 본 발명의 검사방법에 의하면, 복수의 각 ID칩이 가지는 안테나와 소정의 간격을 두고 중첩되도록 복수의 검사용 전극(검사 전극)을 배치한다. 안테나를 가진 ID칩은 무선 칩으로도 불린다. 다음에, 검사용 안테나(검사 안테나)를 사용하여, 복수의 각 ID칩이 가지는 안테나에 신호 또는 전원 전압을 공급하여, 복수의 각 ID칩을 동작시킨다. 그리고, 복수의 각 ID칩으로부터 신호가 출력될 때, 복수의 각 ID칩의 안테나에는 전압이 인가되고 대전된다. 그 결과, 복수의 검사용 전극 중, 복수의 각 ID칩의 안테나와 중첩되어 있는 검사용 전극이 정전 유도에 의해 대전된다.

각 검사용 전극에 축적되는 전하의 양은 이 검사용 전극과 중첩되어 있는 ID칩의 동작 상태 및 전체 면적에 의해 제어된다. 따라서, 검사용 전극의 전위와 이 검사용 전극에 중첩되어 있는 ID칩의 전체 면적을 파악함으로써, 이 검사용 전극에 중첩되어 있는 ID칩의 동작 상태를 파악할 수 있다.

또한, 본 발명에 따르면, ID칩의 안테나와 검사용 전극 사이의 간격을 유지한 채, 복수의 검사용 전극의 방향을 복수회 바꾼다. 구체적으로는, 안테나와 검사용 전극 사이의 간격을 유지한 채, 검사용 전극을 회전시킴으로써, 검사용 전극과 ID칩이 중첩되는 영역을 변화시킬 수 있다. 그리고, 복수의 검사용 전극의 방향을 바꿀 때마다 검사용 전극의 전위를 측정한다. 그리고, 복수회 측정함으로써 얻어진 검사용 전극의 전위와, 측정 시에 검사용 전극과 중첩되는 하나 또는 복수의 ID칩의 위치와, 검사용 전극과 중첩되는 ID칩의 전체 면적을 데이터로서 축적한다. 또한, 검사용 전극과 중첩되는 ID칩의 전체 면적은 검사용 전극의 위치와 ID칩의 위치로부터 간접적으로 파악할 수 있다.

다음에, 계산 단층 상법(像法)(CT: Computed Tomography)에서 사용되고 있는 1차원 데이터로부터 2차원의 분포를 재현하는 복원 알고리즘(예를 들어, 푸리에(Fourier) 변환법)에 의해, 축적된 데이터로부터 각 ID칩의 안테나에 인가되는 전압의 상대적인 값을 얻을 수 있다. 즉, 결과적으로 각 ID칩의 안테나에 인가되는 전압의 값을 비접촉으로 판독할 수 있다고 할 수 있는 것이다. 그리고, 각 ID칩의 안테나에 인가되 전압의 상대적인 값으로부터, ID칩 하나 하나의 동작 상태를 파악할 수 있다.

복원 알고리즘으로서, 순차 근사법, 투영(投影) 절단면 정리를 이용한 푸리에 변환법, 중첩 적분법 등을 대표적으로 들 수 있다. 또한, 본 발명은 이들 방법 이외의 다른 복원 알고리즘을 이용할 수도 있다.

또한, 상기 검사방법을 사용하는 본 발명의 검사장치(검사 시스템)는, 복수의 검사용 전극, 복수의 검사용 안테나, 위치 제어 유닛(위치 제어 수단), 상기 복수의 검사용 안테나 각각에 전압을 인가하는 유닛(수단)(전압 공급 유닛, 전압 공급 수단, 또는 전압 공급 장치), 및 상기 복수의 검사용 전극의 전위를 측정하는 유닛(수단)(전위 측정 유닛, 전위 측정 수단 또는 전위 측정 장치)을 포함한다. 또한, 상기 구성에 더하여, 상기 복수의 검사용 전극의 측정된 전위를 정보로서 가지는 데이터와 상기 복수의 ID칩의 위치 및 상기 복수의 검사용 전극의 위치를 정보로서 가지는 데이터를 분석하고, ID칩의 동작 상태를 정보로서 가지는 데이터를 얻기 위한 유닛(수단)(분석 유닛 또는 분석 수단)을 포함할 수도 있다.

또한, 위치 제어 유닛은 복수의 검사용 전극, 복수의 검사용 안테나, 검사 대상인 복수의 ID칩과의 위치 관계를 제어하는 기능을 가지고 있다. 구체적으로, 상기 위치 제어 유닛은 검사 대상인 복수의 ID칩을 사이에 두고 복수의 검사용 전극과 복수의 검사용 안테나가 서로 마주하도록 복수의 검사용 전극, 복수의 검사용 안테나, 복수의 ID칩의 위치를 제어할 수 있다. 또한, 상기 위치 제어 유닛은 복수의 검사용 전극과 복수의 ID칩 사이의 간격을 유지한 채 복수의 검사용 전극의 방향을 제어하는 기능도 가지고 있다.

또한, 위치 제어 유닛은 하나이어도 좋고, 복수이어도 좋다. 예를 들어, 본 발명에 따른 검사장치(검사 시스템)는 복수의 검사용 전극, 복수의 검사용 안테나, 복수의 ID칩과의 위치 관계를 제어하는 기능을 가지는 제1 위치 제어 유닛, 및 복수의 검사용 전극의 방향을 바꾸는 기능을 가지는 제2 위치 제어 유닛을 포함할 수 있다. 또한, 예를 들어, 본 발명에 따른 검사장치(검사 시스템)는 복수의 검사용 전극과 복수의 ID칩과의 위치 관계를 제어하는 기능을 가지는 제1 위치 제어 유닛과, 복수의 검사용 안테나과 복수의 ID칩과의 위치 관계를 제어하는 기능을 가지는 제2 위치 제어 유닛, 및 복수의 검사용 전극의 방향을 제어하는 기능을 가지는 제3 위치 제어 유닛을 포하말 수도 있다. 이와 같이, 위치 제어 유닛의 수는 분담하는 기능에 의해 결정될 수 있다.

[실시형태]

이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다. 단, 본 발명은 많은 다른 양태로 실시될 수 있으며, 본 발명의 취지 및 그 범위에서 탈피하지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명이 본 실시형태에 한정되는 것은 아니다.

도 1(A) 및 도 1(B)를 참조하여 본 발명의 검사장치(검사 시스템)의 구성에 대하여 설명한다. 도 1(A)는 본 발명의 검사장치(검사 시스템)의 일 형태를 단면도로 도시한 것이다. 도 1(A)에서, 부호 101은 검사 대상인 기판을 나타내고, 기판(101)상에는 복수의 ID칩(102)이 형성되어 있다. 도 1(A)에 도시한 바와 같이, 본 발명의 검사장치(검사 시스템)는 복수의 검사용 전극(103)과, 복수의 검사용 안테나(104)와, 위치 제어 유닛(위치 제어 수단 또는 얼라인먼트 장치)(105, 106, 107)과, 전위 측정 유닛(전위 측정 수단 또는 전위 측정 장치)(108)과, 전압 공급 유닛(전압 공급 수단 또는 전압 공급 장치)(109)을 포함한다.

도 1(A)에 도시한 본 발명의 검사장치(검사 시스템)에서는, 위치 제어 유닛(105, 106, 107)을 사용함으로써, 검사용 전극(103)과 검사용 안테나(104)를 검사 대상인 기판(101)을 사이에 끼우고 중첩할 수 있다. 구체적으로는, 위치 제어 유니(105)에 의해 동일 평면에서의 검사용 안테나(104)의 위치 및 방향을 제어할 수 있다. 또한, 위치 제어 유닛(106)에 의해 동일 평면에서의 검사용 안테나(104)에 대한 기판(101)의 상대적인 위치 및 방향과 검사용 안테나(104)와 기판(101) 사이 의 간격을 제어할 수 있다. 또한, 위치 제어 유닛(107)에 의해 검사용 전극(103)과 기판(101) 사이의 간격을 제어할 수 있다.

구체적으로, 위치 제어 유닛(105)은, X축 방향으로의 검사용 안테나(104)의 이동을 제어하는 기능과, X축 방향과 직교하고 X축 방향과 동일 평면에 있는 Y축 방향으로의 검사용 안테나(104)의 이동을 제어하는 기능과, X축 방향 및 Y축 방향과 동일 평면에서의 검사용 안테나(104)의 방향을 제어하는 기능을 가지고 있다.

또한, 구체적으로, 위치 제어 유닛(106)은 X축 방향으로의 기판(101)의 상대적인 이동을 제어하는 기능과, Y축 방향으로의 기판(101)의 상대적인 이동을 제어하는 기능과, X축 방향 및 Y축 방향과 동일 평면에서의 기판(101)의 상대적인 방향을 제어하는 기능과, 검사용 안테나(104)와 기판(101) 사이의 간격을 제어하는 기능을 가지고 있다.

또한, 도 1(A)는, 호버크라프트(hovercraft)와 같이, 고압의 기체를 기판(101)측에 분사함으로써, 기판(101)과 검사용 전극(103) 사이의 간격을 제어하는 위치 제어 유닛(107)의 예를 나타내고 있다. 또한, 간격의 제어는 고압의 기체를 사용한 것에 한정되지 않고, 일정한 유량 또는 압력의 유체를 사용하여 행할 수도 있다. 또한, 유체로서, 기체 외에 액체를 사용할 수도 있다. 또한, 그 외에, 점성을 가지는 겔(gel) 등의 유체를 사용하는 것도 가능하다.

또한, 도 1(A)는, 검사용 전극(103)과 검사용 안테나(104)와 기판(101)과의 위치 관계를 3개의 위치 제어 유닛(105, 196, 107)으로 제어하는 예를 나타내고 있으나, 본 발명의 검사장치에 사용되는 위치 제어 유닛의 수는 이것에 한정되는 것은 아니다. 본 발명의 검사장치에 사용하는 위치 제어 유닛은 복수의 검사용 전극(103), 복수의 검사용 안테나(104), 검사 대상인 복수의 ID칩(102)과의 위치 관계를 제어하는 기능을 가지고 있으면 되고, 그 수 및 형태는 도 1(A)에 나타낸 구성에 한정되지 않는다.

또한, 검사용 안테나(104)와 기판(101)의 동일 평면에서의 위치 관계의 제어는 기판(101)에 형성한 마커(marker)를 기준으로 하여 행하여도 좋다. 이 경우, 도 1(B)에 나타내는 바와 같이, 마커의 위치를 파악하기 위한 카메라(110)를 이용하여도 좋다.

전압 공급 유닛(109)은 복수의 검사용 안테나(104) 각각에의 교류 전압의 인가를 제어한다. 이 교류 전압을 각 검사용 안테나(104)에 인가함으로써, ID칩(102)에 신호 또는 전원 전압을 공급할 수가 있다.

또한, 전위 측정 유닛(108)은 복수의 검사용 전극(103)의 전위를 측정하는 유닛(수단)에 상당한다. 전위 측정 유닛(108)에 의해 측정되는 전위는 어느 특정 시간에서의 전위의 변화량이어도 좋고, 시간에 따른 전위 변화에 의해 얻어지는 파형이어도 좋다. 검사용 전극(303)에 발생하는 전위에는 ID칩(102)의 동작 상태가 정보로서 포함되어 있다.

또한, 본 발명의 검사장치는 상기 구성에 더하여, 상기 복수의 검사용 전극의 측정된 전위를 정보로서 가지는 데이터와, 복수의 ID칩의 위치 및 상기 복수의 검사용 전극의 위치를 정보로서 가지는 데이터를 분석하는 유닛(수단)과, ID칩의 동작 상태를 정보로서 포함하는 데이터를 얻기 위한 유닛(수단)을 포함할 수 있다.

다음에, 도 1(A)에 도시한 ID칩(102)의 구성에 대하여 설명한다. 도 2(A)는 기판(101)의 사시도이다. 기판(101)상에는 복수의 ID칩(102)이 형성되어 있다. 도 2(B)는 ID칩(102)의 확대도이다. 각각의 ID칩(102)은 집적회로(201)와 안테나(202)를 가지고 있다.

또한, 도체로서 기능하고 전파를 차폐하기 쉬운 반도체 기판, SUS 기판 등의 기판보다도 바륨 붕규산 유리나 알루미노 붕규산 유리 등의 유리 기판, 플라스틱 기판 등의 절연체를 가지는 기판이 전파 차폐를 제어할 수 있으므로, 검사 대상인 기판(101)으로서 적합하다. 따라서, 절연체를 가지는 기판(101)을 사용하는 경우, 집적회로(201)는 절연 분리된 박막의 반도체막을 가지는 반도체 소자, 예를 들어, 박막트랜지스터를 사용하여 형성하는 것이 바람직하다.

집적회로(201)는 안테나(202)에 인가되는 교류 전압을 정류화 또는 파형 형성함으로써 신호 또는 전원 전압을 생성한다. 그리고, 집적회로(201)는 생성한 신호 또는 전원 전압을 사용하여 각종 연산처리 또는 데이터 기입/판독 등의 동작을 행하고, 그 결과 얻어진 신호의 전압을 안테나(202)에 인가할 수 있다.

다음에, 도 1(A)에 도시한 검사용 전극(103)의 구성에 대하여 설명한다. 도 3(A)에, 검사용 전극(103)의 사시도가 도시되어 있다. 도 3(A)에 도시한 복수의 검사용 전극(103)은 각각 직사각형을 가지고 있고, 동일 평면에서 병렬로 배열되어 있다. 또한, 도 3(A)는 복수의 검사용 전극(103)이 평탄한 지지체(301)상에 형성되어 있는 양태를 나타내고 있다. 도 1(A)에 도시하는 바와 같이, 위치 제어 유닛(107)에 의해 기판(101)과 검사용 전극(103) 사이의 간격을 제어하는 경우, 지지체(301) 중, 검사용 전극(103)이 형성되어 있는 면에는, 고압 기체를 기판(101)측으로 분사하기 위한 구멍(302)이 제공되어 있다. 단, 고압 기체를 분출함으로써 검사용 전극(103)과 기판(101) 사이의 간격을 제어하지 않는 경우에는, 복수의 검사용 전극(103)을 평탄한 지지체(301)상에 형성할 필요는 없고, 복수의 검사용 전극(103)들 사이의 위치 관계를 고정할 수 있으면 된다.

다음에, 도 1(A)에 도시한 검사용 안테나(104)의 구성에 대하여 설명한다. 도 3(B)는 검사용 안테나(104)의 사시도이다. 도 3(B)는 복수의 검사용 안테나(104)가 평탄한 지지체(303)상에 형성되어 있는 예를 도시하고 있다. 도 3(B)에 도시하는 복수의 검사용 안테나(104)는 검사 대상이 되는 복수의 ID칩 각각에 대응하도록 배치되어 있다. 그리고, 각 검사용 안테나(104)에는 전압 공급 유닛(109)에 의해 교류 전압이 인가된다.

또한, 도 3(B)는 복수의 검사용 안테나(104)와 복수의 ID칩(102)이 1 대 1로 대응하고 있는 예를 도시하고 있지만, 본 발명이 이 구성에 한정되는 것은 아니다. 하나의 검사용 안테나(104)가 둘 이상의 ID칩(102)에 대응하고 있어도 좋고, 역으로 둘 이상의 검사용 안테나(104)가 하나의 ID칩(102)에 대응하고 있어도 좋다. 단, 안테나(202)가 형성되어 있는 부분 내의 자속(磁束)이 ID칩(102) 사이에서 균일하게 되어 있으면, ID칩(102)의 동작 상태를 보다 정확하게 파악할 수 있으므로, 복수의 검사용 안테나(104)와 복수의 ID칩(102)을 1 대 1로 대응시키는 것이 바람직하다.

다음에, 도 4(A)에는, ID칩(102)이 형성되어 있는 기판(101)과, 검사용 전극 (103)이 형성되어 있는 지지체(301)와, 검사용 안테나(104)가 형성되어 있는 지지체(303)를 서로 중첩시키고 있는 양태를 나타내고 있다. ID칩(102)의 안테나와 검사용 전극(103) 사이의 간격은 작으면 작을수록 보다 정확하게 ID칩(102)의 동작 상태를 파악할 수 있다. 따라서, ID칩(102)의 안테나와 검사용 전극(103) 사이의 간격은 제어가 가능한 한 가깝게 하는 것이 좋다. 따라서, 도 4(A)에서는 기판(101)과 지지체(301) 사이에 ID칩(102)과 검사용 전극(103)이 끼워지도록 기판(101)과 지지체(301)를 서로 중첩시킨다. 또한, 도 4(A)에서는, 검사용 전극(103)과 ID칩(102)의 위치 관계를 명확하게 하기 위해, 지지체(303)를 통하여 검사용 전극(103)이 들여다 보이는 것으로서 검사용 전극(103)을 도시하고 있다.

또한, 기판(101)은 지지체(301)와 지지체(303) 사이에 끼워져 있고, 따라서, ID칩(102)은 검사용 전극(103)과 검사용 안테나(104) 사이에 끼워진 상태로 되어 있다. 상기 구성에 의해, 전자(電磁) 유도를 사용하여 검사용 안테나(104)로부터 ID칩(102)에 신호 또는 전원 전압이 공급되고, 그 결과, 정전 유도에 의해 ID칩(102)으로부터 검사용 전극(103)에 전압이 가해진다고 하는 일련의 신호 흐름을 형성할 수 있다.

또한, 검사용 안테나(104)로부터 ID칩(102)으로의 신호 또는 전원 전압의 전송 방식은 전자(電磁) 결합 방식, 전자 유도 방식에 한정되지 않고, 마이크로파 방식이나 그 외의 전송 방식을 사용하여도 좋다.

도 5(A)는 도 4(A)에 도시한 ID칩(102)과 검사용 안테나(104)가 중첩되어 있는 양태를 확대도로 도시한다. 또한, 도 5(A)에서는, ID칩(102)과 검사용 안테나 (104)가 중첩되어 있는 양태를 보다 명확하게 하기 위해, 기판(101)을 생략하여 도시한다. ID칩(102)은 도 2(B)에 나타낸 바와 같이, 집적회로(201)와 안테나(202)를 가지고 있으며, 각 안테나(202)는 대응하는 검사용 안테나(104)와 중첩되어 있다.

도 5(B)는 도 5(A)에 도시한 ID칩(102)과 검사용 안테나(104)를 보다 확대한 도면을 도시한다. 검사용 안테나(104)와 안테나(202)는 검사용 안테나(104)로부터 안테나(202)로의 신호 또는 전원 전압의 공급을 전자 유도를 사용하여 행하는 것이 가능한 정도로 간격을 가지고 배치되어 있다.

실제로는, 기판(101)이 검사용 안테나(104)와 안테나(202) 사이에 배치되어 있다. 그러나, 전파를 차폐하기 쉬운 반도체 기판이 아니라, 반도체 기판보다도 전파의 차폐를 방지하기 어려운 유리 기판, 플라스틱 기판 등을 기판(101)으로 사용함으로써, ID칩(102)의 모든 안테나(202)에 보다 균일하게 전파를 보낼 수 있다.

다음에 도 4(B)는 도 4(A)에 도시한 지지체(301)를 회전시키고 있는 양태를 도시한다. 지지체(301)의 회전은 검사용 전극(103)과 ID칩(102) 사이의 간격을 유지한 상태로 행한다. 지지체(301)와 함께를 검사용 전극(103)도 회전되고, 각 검사용 전극(103)과 중첩하는 ID칩(102)의 위치가 변화한다.

도 6(A) 및 도 6(B)를 사용하여, 검사용 전극(103)의 회전에 의한 검사용 전극(103)과 중첩되는 ID칩(102)의 위치의 변화에 대하여 설명한다. 도 6(A) 및 도 6(B)는 설명을 이해하기 쉽게 하기 위해, 5 ×5개의 ID칩(102)과 9개의 검사용 전극(103)을 사용하는 경우를 예로 하여 설명한다.

도 6(A)는 복수의 검사용 전극(103)과 복수의 ID칩(102)이 중첩되어 있는 양태를 나타낸다. 도 6(A)에서는, 5개의 ID칩(102)이 하나의 검사용 전극(103)과 중첩되어 있다. 또한, 모든 검사용 전극(103)이 ID칩(102)과 중첩되어 있는 것은 아니고, ID칩(102)과 중첩되지 않은 검사용 전극(103)도 존재하고 있다.

도 6(B)는, 도 6(A)에 도시한 복수의 검사용 전극(103)을 회전시킨 경우에 있어서 복수의 검사용 전극(103)과 복수의 ID칩(102)이 중첩되어 있는 양태를 도시한다. 복수의 검사용 전극(103)을 회전시킴으로써, 검사용 전극(103)과 중첩되어 있는 ID칩(102)의 위치가 변화한다. 즉, 각 검사용 전극(103)은 도 6(A)의 경우와는 다른 ID칩(102)과 서로 중첩되게 된다.

각 검사용 전극(103)에서 발생하는 교류 전압은, 검사용 전극(103)과 중첩되어 있는 ID칩(102)의 수, 검사용 전극(103)과 ID칩(102)이 서로 중첩된 영역, 및 각 ID칩(102)의 안테나(202)에 인가되는 교류 전압의 값에 의해, 그 교류 전압의 진폭 및 파형이 다르다. 따라서, 도 6(A)의 경우와 도 6(B)의 경우에는 각 검사용 전극(103)에서 발생하는 교류 전압의 값이 반드시 같지는 않다.

검사용 전극(103)과 중첩되어 있는 ID칩(102)의 수와, 검사용 전극(103)과 ID칩(102)이 서로 중첩하는 영역을 계산에 의해 미리 예측하는 것이 가능하다. 또한, 모든 ID칩(102)이 정상으로 동작하고 있는 경우에 있어서의 각 ID칩(102)의 안테나(202)에 인가되는 교류 전압의 진폭 및 파형도 계산에 의해 산출하거나, 실제로 측정함으로써 미리 얻을 수 있다. 따라서, 모든 ID칩(102)이 정상으로 동작하는 경우에, 검사용 전극(103)에서 정전 유도에 의해 발생하는 교류 전압의 진폭 및 파형을 어느 정도 예측할 수 있다.

그리고, 검사용 전극(103)과 중첩되어 있는 ID칩(102)에 동작이 불량한 것이 섞여있는 경우 검사용 전극(103)에서 발생하는 교류 전압의 진폭 및 파형은 모든 ID칩(102)이 정상으로 동작하는 경우와는 다르다. 따라서, 검사용 전극(103)에서 발생하는 교류 전압의 진폭 및 파형이, 예측된 것과 다른 경우, 이 검사용 전극(103)과 중첩되어 있는 ID칩(102)의 어느 것인가에 동작 불량이 발생하는 것을 예측할 수 있다.

도 7은 도 6(B)에 도시한 검사용 전극(103)의 하나와 ID칩(102)이 중첩되어 있는 양태를 도시한다. 또한, 도 7에서, 검사용 전극(103)과 중첩되어 있는 ID칩(102) 중, 부호 102a로 나타낸 ID칩에 동작 불량이 발생하고 있다고 가정한다. 동작이 불량한 ID칩(102a)과 검사용 전극(103)의 중첩되는 영역의 면적이 크면 클 수록 검사용 전극(103)에서 발생하는 교류 전압의 진폭 및 파형이 정상의 경우와 큰 차이가 나게 된다. 따라서, 하나의 검사용 전극(103)과 중첩되어 있는 모든 ID칩(102) 중, ID칩(102a) 이외의 정상으로 동작하고 있는 ID칩(102)이 점하는 비율을 산출하는 것이 가능하다.

또한, ID칩(102)에 대한 검사용 전극(103)의 위치를 복수회에 걸쳐 바꿈으로써, 각 위치에서 하나의 검사용 전극(103)과 중첩되어 있는 모든 ID칩(102) 중 정상으로 동작하고 있는 ID칩(102)이 점하는 비율을 얻을 수 있다. 따라서, 각 위치마다 얻어진 정상으로 동작하고 있는 ID칩(102)이 점하는 비율로부터 각 ID칩(102)의 동작 상태를 파악할 수 있다.

검사용 전극(103)과 ID칩(102)의 위치 관계를 변경하는 횟수는 실시자가 임의로 설정할 수 있다. 또한, 각 측정시에 있어서의 각 검사용 전극(103)과 각 ID칩(102)의 위치 관계도 실시자가 임의로 설정할 수 있다. 단, 모든 측정에 의해 얻어진 각 검사용 전극(103)의 교류 전압의 값으로부터 각 ID칩(102)의 동작 상태를 판단할 수 있도록, 각 측정시에 있어서의 각 검사용 전극(103)과 각 ID칩(102)의 위치 관계를 결정하고, 위치 관계를 변경하는 횟수를 설정하는 것이 중요하다.

또한, 각 ID칩(102)에 있어서의 안테나(202)의 레이아웃을 고려함으로써, 각 ID칩(102)의 동작 상태를 보다 정확하게 파악할 수 있다.

본 실시형태에서는, 검사용 전극(103)을 회전시킴으로써 각 검사용 전극(103)과 중첩되는 ID칩(102)의 위치를 변화시키고 있지만, 본 발명이 이 구성에 한정되는 것은 아니다. 검사용 전극(103)과 ID칩(102)과의 상대적인 위치 관계를 변화시킬 수 있는 한, 검사용 전극(103) 대신에 ID칩(102)을 회전시켜도 좋다. 단, ID칩(102)을 회전시키는 경우에도, 검사용 안테나(104)와 ID칩(102)의 안테나(202)와의 위치 관계는 고정해 둔다.

또한, 검사시에, ID칩(102)은 모두 동시에 동작시키지 않아도 좋다. 예를 들어, ID칩(102)을 하나 하나 순서대로 동작시켜도 좋고, 혹은 ID칩(102)을 몇 개의 그룹별로 동작시켜도 좋다.

또한, ID칩(102)을 양호한 동작 상태의 것과 불량한 동작 상태의 것의 2개 그룹으로 나누는 것이 아니라, 동작 상태에 따라 복수의 등급으로 가려내도록 하여도 좋다. ID칩(102)의 동작 상태가 ID칩(102)의 정상 동작 상태와 어느 정도 다르다면 이 ID칩(102)이 정상이 아니라고 판단할지 아닌지는 실시자가 기준을 적절히 설정하여 결정할 수 있다.

또한, 비교 기준이 되는 교류 전압은 이미 정상인 것으로 확인되어 있는 ID칩에 의한 것일 필요는 없다. 복수의 검사용 전극에서 발생한 교류 전압을 서로 비교함으로써, ID칩의 동작 상태를 확인하고, 그 양부(良否)를 판정하여도 좋다. 이 경우, 각 검사용 전극과 중첩되어 있는 ID칩의 면적을 고려하여 각 교류 전압을 비교하는 것이 매우 중요하다. 또한, 시뮬레이션에 의해 산출된 교류 전압의 값과 비교함으로써, ID칩의 동작 상태를 확인하고, 그 양부를 판정하는 것도 좋다.

[실시예 1]

본 실시예에서는 본 발명의 검사장치(검사 시스템)의 보다 구체적인 구성에 대하여 도 8을 참조하여 설명한다.

도 8에 도시한 본 실시예의 검사장치(검사 시스템)는 복수의 검사용 전극(801), 복수의 검사용 안테나(802), 위치 제어 유닛(위치 제어 수단 또는 얼라인먼트 장치)(803), 복수의 검사용 안테나(802) 각각에 전압을 인가하는 전압 인가 유닛(전압 인가 수단 또는 전압 인가 장치)(804), 및 복수의 검사용 전극(801)의 전위를 측정하는 전위 측정 유닛(전위 측정 수단 또는 전위 측정 장치)(805)을 포함한다. 본 실시예의 검사장치(검사 시스템)는 또한, 전위 측정 유닛(805)에 의해 측정된 복수의 검사용 전극(801)의 전위를 정보로서 가지는 데이터와, 복수의 ID칩의 위치 및 복수의 검사용 전극(801)의 위치를 정보로서 가지는 데이터를 분석하고, ID칩의 동작 상태를 정보로서 포함하는 데이터를 얻기 위한 유닛(분석 유닛 또는 분석 수단)(806)을 포함한다. 또한, 부호 807은 검사 대상이 되는 ID칩을 나타낸다.

본 실시예에서, 분석 유닛(분석 수단)(806)은 맨 머신(man machine) I/F(808), 측정용 콘트롤러(809), 측정용 시퀀서(810), 선택회로(816), 신호 분석기(817)를 포함한다. 또한, 전압 인가 유닛(804)은 발진자(오실레이터)(811), 신호원(812), 변조회로(813), 안테나용 콘트롤러(814)를 포함한다. 본 실시예에서는 전위 측정 유닛(805)으로서 신호 처리 회로(815)를 사용하고 있다.

다음에, 본 실시예의 검사장치(검사 시스템)의 동작에 대하여 설명한다.

먼저, 측정 개시 지시가 맨 머신 I/F(808)에 입력된 다음, 정보로서 측정용 콘트롤러(809)에 입력된다. 그러면, 측정용 콘트롤러(809)는 검사 대상인 ID칩(807)과 검사용 안테나(802)와 검사용 전극(801)의 위치를 제어하도록 하는 지시를 정보로서 위치 제어 유닛(803)에 입력한다.

그리고, 위치 제어 유닛(803)에 의해 ID칩(807)의 안테나와 검사용 안테나(802)가 일정한 간격을 사이에 두고 겹쳐진다. 또한, 위치 제어 유닛(803)에 의해 ID칩(807)의 안테나와 검사용 전극(801)이 일정한 간격을 사이에 두고 서로 중첩된다.

측정용 콘트롤러(809)는 측정용 시퀀서(810)에 측정 개시 지시를 정보로서 입력한다. 그러면, 측정용 시퀀서(810)는 전압 인가 유닛(804)을 제어하여 검사용 안테나(802)에 교류 전압을 인가한다. 구체적으로는, 발진자(811)에서 생성한 교류 전압의 주파수가 신호원(812)에서 변환되어, 그 교류 전압이 변조 회로(813)에 공급된다. 한편, 안테나용 콘트롤러(814)는 ID칩(807)의 동작을 제어하기 위한 신호를 생성하고, 변조 회로(813)에 입력한다. 변조 회로(813)에서는, 안테나용 콘트롤러(814)로부터 입력된 신호에 따라, 공급된 교류 전압을 변조하고 검사용 안테나(802)에 공급한다.

검사용 안테나(802)에 교류 전압이 공급됨으로써, 전자(電磁) 유도에 의해 ID칩(807)에 신호 및 전원 전압이 공급되어, ID칩(807)이 동작한다. 그리고, ID칩(807)이 동작하면, 정전(靜電) 유도에 의해 ID칩(807)의 안테나로부터 검사용 전극(801)에 교류 전압이 공급된다. 이 검사용 전극(801)에 공급된 교류 전압에는 ID칩(807)의 동작 상태가 정보로서 포함되어 있다.

검사용 전극(801)에 의해 발생한 교류 전압은 신호 처리 회로(815)에 인가된다. 신호 처리 회로(815)에서는 각 검사용 전극(801)에 의해 발생한 교류 전압의 값을 연산 처리한다. 구체적으로는, 각 검사용 전극(801)에서 발생한 교류 전압의 차를 산출한다. 검사용 전극(801)에 의해 발생한 교류 전압에는 다양한 잡음(노이즈)이 포함되어 있는 일이 있다. 각 검사용 전극(801)에 의해 발생하는 잡음은 그 주파수나 전압이 비교적 가깝기 때문에, 검사용 전극(801)에 의해 발생한 교류 전압의 값의 차를 산출함으로써, 이 잡음을 어느 정도 없앨 수 있다. 그리고, 이 잡음은 검사용 전극(801)의 위치가 서로 가까울수록 그 주파수나 전압이 보다 가깝게 된다. 따라서, 서로 보다 가깝게 위치하는 검사용 전극(801)에서 발생한 교류 전압의 차를 산출하는 것이 보다 바람직하다.

또한, ID칩(807)의 동작 상태에 따라, 각 검사용 전극(801)에 의해 발생하는 교류 전압의 파형 및 진폭이 바뀐다. 그 때문에, 산출된 교류 전압 차에는, ID칩(807)의 동작 상태가 정보로서 포함되어 있다. 따라서, 산출된 교류 전압 차를 정보로서 가지는 신호(동작 정보 신호)에는, ID칩(807)의 동작 상태가 정보로서 포함되어 있다. 이 동작 정보 신호는 선택 회로(816)에 입력된다.

선택 회로(816)는 입력된 복수의 동작 정보 신호를 순차적으로 선택하여, 신호 분석기(817)에 입력한다. 신호 분석기(817)에서는, 입력된 동작 정보 신호를 증폭한 후, A/D 변환에 의해 디지털로 변환하고, 연산 처리한다. A/D 변환은 반드시 필요한 것은 아니고, 연산 처리가 아날로그로 행해져도 좋다. 연산 처리는 측정 시에 검사용 전극(801)과 중첩되어 있는 ID칩(807)의 동작 상태를 분석하기 위해 행해진다. 따라서, 연산 처리의 내용은 설계자가 적절히 선택할 수 있다.

연산 처리된 동작 정보 신호는 측정용 콘트롤러(809)에 입력된다.

그리고, 위치 제어 유닛(803)에 의해, 검사용 전극(801)과 ID칩(807)의 위치 관계를 변화시키고, 상술한 동작을 복수회 반복함으로써, 복수의 연산 처리된 동작 정보 신호가 측정용 콘트롤러(809)에 입력된다. 측정용 콘트롤러(809)에서는, 각 측정에서 각 검사용 전극(801)과 중첩되어 있는 ID칩(807)의 위치 및 중첩 면적의 비율과, 입력되어 연산 처리된 동작 정보 신호로부터 화소 상태가 특정되고, ID칩(807)의 정상/비정성이 판정된다.

본 발명의 검사장치(검사 시스템)는 도 8에 도시한 구성에 한정되는 것은 아니다.

[실시예 2]

본 실시예에서는 도 9를 참조하여 본 발명에서 사용되는 ID칩의 기능적인 구성의 일 형태에 대하여 설명한다.

도 9에서, 부호 900은 안테나, 부호 901은 집적회로를 나타낸다. 안테나(900)는 안테나 코일(902)과, 안테나 코일(902) 내에 형성되는 용량 소자(903)를 포함한다. 또한, 집적회로(901)는 복조 회로(909), 변조 회로(904), 정류 회로(905), 마이크로프로세서(906), 메모리(907), 부하 변조를 안테나(900)에 인가하기 위한 스위치(908)를 포함한다. 또한, 메모리(907)는 하나에 한정되지 않고, 복수이어도 좋고, SRAM, 플레시 메모리, ROM 또는 FRAM(등록상표) 등을 이용할 수 있다.

리더/라이터(reader/writer)로부터 전파로서 보내진 신호는 안테나 코일(902)에서 전자 유도에 의해 교류 전기 신호로 변환된다. 복조 회로(909)에서는 이 교류 전기 신호를 복조하여, 후단의 마이크로프로세서(906)로 송신한다. 또한, 정류 회로(905)에서는 교류 전기 신호를 사용하여 전원 전압을 생성하여, 후단의 마이크로프로세서(906)에 공급한다.

마이크로프로세서(906)에서는, 입력된 신호에 따라 각종 연산 처리를 행한다. 메모리(907)에는, 마이크로프로세서(906)에서 사용되는 프로그램, 데이터 등이 기억되는 것 이외에, 연산 처리 시의 작업 영역으로도 이용할 수 있다. 그리고, 마이크로프로세서(906)로부터 변조 회로(904)로 보내진 신호는 교류 전기 신호로 변조된다. 스위치(908)는 변조 회로(904)로부터의 교류 전기 신호에 따라 안테나 코일(902)에 부하 변조를 제공할 수 있다. 리더/라이터는 안테나 코일(902)에 제공된 부하 변조를 전파로 받음으로써, 결과적으로 마이크로프로세서(906)로부터의 신호를 판독할 수 있다.

또한, 도 9에 도시하는 ID칩은 본 발명의 검사장치에서 검사 대상으로서 사용되는 ID칩의 일 형태를 도시하는 것에 지나지 않고, 본 발명은 이 구성에 한정되지 않는다. 신호 전송 방식은 도 9에 도시하는 바와 같은 전자 결합 방식에 한정되지 않고, 전자 유도 방식, 마이크로파 방식이나 그 외의 전송 방식을 사용하여도 좋다.

본 실시예는 실시예 1과 자유롭게 조합될 수 있다.

[실시예 3]

다음에, ID칩 제작공정에서 본 발명의 검사방법을 행하는 타이밍에 대하여 설명한다. 본 실시예에서는 반도체 소자로서 절연 분리된 TFT를 예시하지만, 집적회로에 포함되는 반도체 소자는 이것에 한정되지 않고, 모든 회로 소자를 사용할 수 있다. 예를 들어, TFT 외에, 기억 소자, 다이오드, 광전 변환 소자, 저항 소자, 코일, 용량 소자, 인덕터 등을 대표적으로 들 수 있다.

먼저, 도 10(A)에 도시하는 바와 같이, 스파터링법을 이용하여 기판(500) 위에 박리층(501)을 형성한다. 기판(500)으로는, 이후의 제작공정에서의 처리 온도에 견딜 수 있고 검사공정에서 반도체 기판보다도 전파의 차폐를 방지하기 어려운, 예를 들어, 바륨 붕규산 유리나, 알루미노 붕규산 유리 등의 유리 기판 등의 기판이 사용된다.

박리층(501)에는, 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 미(微)결 정 실리콘(세미아모르퍼스 실리콘을 포함) 등, 실리콘을 주성분으로 하는 층이 사용될 수 있다. 박리층(501)은 스파터링법, 플라즈마 CVD법 등을 이용하여 형성될 수 있다. 본 실시예에서는, 막 두께 500 nm 정도의 비정질 실리콘 막을 스파터링법으로 형성하고, 박리층(501)으로서 이용한다.

또한, 박리층(501)은 실리콘에 한정되는 것은 아니고, 에칭에 의해 선택적으로 제거할 수 있는 재료로 형성될 수 있다.

다음에, 박리층(501) 위에 하지막(502)을 형성한다. 하지막(502)은, 이후 반도체 소자를 지지체 위에 접착제로 붙일 때, 지지체나 접착제 중에 함우된 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체 소자에 사용되는 반도체막 내로 확산하여 반도체 소자의 특성에 악영향을 미치는 것을 방지하기 위해 형성된다. 또한, 하지막(502)은 박리층(501)을 에칭할 때 에천트로부터 반도체 소자를 보호하는 역할도 가진다. 따라서, 하지막(502)은, 반도체막으로의 알칼리 금속이나 알칼리토류 금속의 확산을 억제할 수 있고 또한 실리콘의 에칭에 사용되는 에천트로부터 반도체 소자를 보호할 수 있는 산화규소, 질화규소, 질화산화규소 등의 절연막으로 형성되는 것이 바람직하다. 본 실시예에서는, 플라즈마 CVD법을 이용하여 질화산화규소막을 10 nm∼400 nm(바람직하게는 50 nm∼300 nm)의 막두께가 되도록 형성한다. 또한, 하지막(502)은 단층의 절연막이이어도 좋고, 복수의 절연막을 적층한 것이어도 좋다.

다음에, 하지막(502)상에 반도체막을 형성한다. 이 반도체막은 하지막(502)을 형성한 후 대기에의 노출 없이 형성되는 것이 바람직하다. 반도체막의 막 두께 는 20 nm∼200 nm(바람직하게는 40 nm∼170 nm)으로 한다. 또한, 반도체막은 비정질 반도체이어도 좋고, 세미암ㅎ르퍼스 반도체이어도 좋고, 다결정 반도체이어도 좋다. 또한, 반도체에는 규소뿐만 아니라 실리콘 게르마늄도 사용할 수 있다. 실리콘 게르마늄을 사용하는 경우, 게르마늄의 농도는 0.01∼4.5 원자% 정도인 것이 바람직하다.

또한, 반도체막은 공지의 기술에 의해 결정화될 수 있다. 공지의 결정화 방법으로는, 전열로를 사용한 열 결정화 방법, 레이저광을 이용한 레이저 결정화법, 적외광을 이용한 램프 어닐 결정화법이 있다. 또한, 촉매원소를 사용하는 결정화법을 이용할 수도 있다. 예를 들어, 레이저 결정화를 사용하는 경우, 레이저 결정화 전에, 레이저광에 대한 반도체막의 내성을 높이기 위해, 500℃, 1시간의 열 어닐을 이 반도체막에 대하여 행한다. 그리고, 연속 발진이 가능한 고체 레이저를 사용하여 기본파의 제2 고조파 내지 제4 고조파의 레이저광을 조사함으로써, 대립경의 결정을 얻을 수 있다. 대표적으로는, Nd:YVO₄ 레이저(기본파 1064 nm)의 제2 고조파(532 nm)나 제3 고조파(355 nm)를 사용하는 것이 바람직하다. 구체적으로는, 연속 발진형 YVO₄ 레이저로부터 출사된 레이저광을 비선형 광학 소자에 의해 고조파로 변환하여, 출력 10 W의 레이저광을 얻는다. 그리고, 바람직하게는 광학계에 의해 조사면에서 직사각형 또는 타원 형상을 가지는 레이저광으로 성형하여, 반도체막에 조사한다. 이때의 에너지 밀도는 0.01∼100 MW/㎠ 정도(바람직하게는 0.1∼10 MW/㎠)가 필요하다. 그리고, 주사 속도를 10∼2000 cm/sec 정도로 하여 조사한다.

또한, 펄스 발진형 레이저광의 발진 주파수를 10 MHz 이상으로 하고, 통상 사용되고 있는 수 십 Hz∼수 백 Hz의 주파수대보다도 현저하게 높은 주파수대를 사용하여 레이저 결정화를 행하여도 좋다. 펄스 발진형 레이저광을 반도체막에 조사하고 나서 반도체막이 완전히 고화(固化)하기까지의 시간이 수 십 nsec∼수 백 nsec라고 말할 수 있다. 따라서, 상기 주파수대를 사용함으로써, 반도체막이 레이저광에 의해 용융하고 나서 고화하기 전에 다음 펄스의 레이저광을 조사할 수 있다. 따라서, 반도체막 중에서 고체와 액체의 계면을 연속적으로 이동시킬 수 있으므로, 주사 방향을 향하여 연속적으로 성장한 결정립을 가지는 반도체막이 형성된다. 구체적으로는, 주사 방향에서의 결정립의 폭이 10∼30 ㎛, 주사 방향에 대하여 수직인 방향에서의 폭이 1∼5 ㎛ 정도인 결정립의 집합을 형성할 수 있다. 이 주사 방향을 따라 길게 연정한 단결정의 결정립을 형성함으로써, 적어도 TFT의 채널 방향에는 결정입계가 거의 존재하지 않는 반도체막을 형성할 수 있게 된다.

또한, 레이저 결정화에는, 연속 발진 레이저의 기본파의 레이저광과 연속 발진 레이저의 고조파의 레이저광을 병행하여 조사하도록 하여도 좋고, 연속 발진 레이저의 기본파의 레이저광과 펄스 발진 레이저의 고조파의 레이저광을 병행하여 조사하도록 하여도 좋다.

또한, 희가스나 질소 등의 불활성 가스 분위기에서 레이저광을 조사하도록 하여도 좋다. 이에 따라, 레이저광 조사에 의한 반도체 표면이 거칠어지는 것을 억제할 수 있고, 계면 준위 밀도의 편차에 의해 발생하는 스레시홀드 값(threshold value)의 편차를 억제할 수 있다.

상기한 바와 같은 반도체막에의 레이저광의 조사에 의해 결정성이 보다 높아진 반도체막이 형성된다. 또한, 미리 다결정 반도체를 스파터링법, 플라즈마 CVD법, 열 CVD법 등으로 형성하도록 하여도 좋다.

또한, 본 실시예에서는 반도체막을 결정화하고 있지만, 결정화하지 않고 비정질 규소막 또는 미결정 반도체막인 채로 다음 공정으로 진행하여도 좋다. 비정질 반도체 또는 미결정 반도체를 사용한 TFT는 다결정 반도체를 사용한 TFT보다도 제작공정이 적은 만큼, 비용을 줄이고 수율을 높일 수 있다는 장점을 가지고 있다.

또한, 세미아모르퍼스 반도체는 비정질 구조와 결정 구조(단결정, 다결정 구조 포함)의 중간적인 구조와, 자유 에너지적으로 안정된 제3 상태를 가진다. 그러한 세미아모르퍼스 반도체는 단거리 질서와 격자 변형을 가지고, 결정질이다. 비단결정 반도체 중에는 입경이 0.5∼20 nm인 결정립이 함유되고 분산될 수 있다. 세미아모르퍼스 반도체는 그의 라만(Raman) 스펙트럼이 520 cm^-1 보다도 저주파수 측으로 시프트하고 있고, 또한 X선 회절에서는 Si 결정 격자에 유래하는 부호 111, 220의 회절 피크가 관측된다. 또한, 세미아모르퍼스 반도체는 댕글링 본드(dangling bond)를 종단시키기 위한 수소 또는 할로겐을 적어도 1 원자% 이상 포함하고 있다. 여기에서는 편의상, 이와 같은 세미아모르퍼스 반도체를 SAS라 부른다. 또한, 헬륨, 아르곤, 크립톤, 네온 등의 희가스 원소가 SAS(세미아모르퍼스 반도체)에 혼합되는 경우, 격자 변형을 더욱 조장시킴으로써 안정성이 증가하여 양 호한 세미아모르퍼스 반도체(SAS)를 얻을 수 있다.

다음에, 도 10(A)에 도시하는 바와 같이, 반도체막을 패터닝하여, 섬 형상의 반도체막(503)을 형성한다. 그리고, 도 10(B)에 도시하는 바와 같이, 이 섬 형상의 반도체막(503)을 이용하여, TFT로 대표되는 각종 반도체 소자를 형성한다. 또한, 도 10(B)에서는 하지막(502)과 섬 형상의 반도체막(503)이 접하고 있지만, 반도체 소자에 따라서는 하지막(502)과 섬 형상의 반도체막(503) 사이에 전극이나 절연막 등이 형성될 수도 있다. 예를 들어, 반도체 소자의 하나인 보텀 게이트형 TFT의 경우, 하지막(502)과 섬 형상의 반도체막(503) 사이에 게이트 전극과 게이트 절연막이 형성된다.

도 10(B)에서는 섬 형상의 반도체막(503)을 사용하여 탑 게이트형 TFT(504)를 형성한다. 구체적으로는, 섬 형상의 반도체막(503)을 덮도록 게이트 절연막(507)을 형성한 다음, 그 게이트 절연막(507)상에 도전막을 형성하고, 패터닝함으로써, 게이트 전극(508)을 형성한다. 그리고, 게이트 전극(507)이나 혹은 레지스트를 형성하여 패터닝한 것을 마스크로서 이용하여 섬 형상의 반도체막(503)에 n형을 부여하는 불순물을 첨가하여, 소스 영역, 드레인 영역, 또는 LDD(저농도 도핑 드레인) 영역 등을 형성한다. 여기에서는, TFT(504)를 n형으로 하지만, p형의 TFT의 경우에는 p형의 도전성을 부여하는 불순물을 첨가한다. 상기 일련의 공정에 따라, TFT(504)이 형성될 수 있다.

또한, 게이트 절연막(507)을 형성한 후, 3∼100%의 수소를 포함하는 분위기에서 300∼450℃, 1∼12시간의 열 처리를 행하여, 섬 형상의 반도체막(503)을 수소 화하는 공정을 행하여도 좋다. 다른 수소화 방법으로는, 플라즈마 수소화(플라즈마에 의해 여기된 수소를 이용)를 행하여도 좋다. 이 수소화의 공정에 의해, 열적으로 여기된 수소에 의해 댕글링 본드를 종단할 수 있다. 이후 공정에서 가요성을 가지는 지지체에 반도체 소자를 부착한 후 지지체를 만곡함으로써 반도체막 중에 결함이 형성되었다고 하더라도, 수소화에 의해 반도체막 중의 수소의 농도를 1 ×10¹⁹∼1 ×10²² atoms/㎤, 바람직하게는 1 ×10¹⁹∼5 ×10²⁰ atoms/㎤로 함으로써 반도체막에 포함되어 있는 수소에 의해 이 결함을 종단시킬 수 있다. 또한, 이 결함을 종단시키기 위해 반도체막 내에 할로겐을 포함시켜 두어도 좋다.

TFT 제작방법은 상술한 구성에 한정되는 것은 아니다.

다음에, TFT(504)를 덮도록 패시베이션막(505)을 형성한다. 이 패시베이션막(505)은 알칼리 금속이나 알칼리토류 금속이 TFT(504)로 침입하는 것을 방지할 수 있다. 이 패시베이션막(505)에는 질화규소막 또는 질화산화규소막을 사용하는 것이 바람직하다. 상기 구성에 의해, TFT(504)가 하지막(502)과 패시베이션막(505)으로 덮이기 때문에, Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체 소자에 사용되는 반도체막 내로 확산하고 반도체 소자의 특성에 악영향을 미치는 것을 더욱 방지할 수 있다.

다음에, 패시베이션막(505)을 덮도록 제1 층간절연막(510)을 형성한다. 그리고, 게이트 절연막(507), 패시베이션막(505) 및 제1 층간절연막(510)에 콘택트 홀을 형성한 후, 콘택트 홀을 통해 TFT(504)와 접속하는 배선(513, 514)을 제1 층 간절연막(510)에 접하도록 형성한다.

다음에, 도 10(C)에 도시하는 바와 같이, 제1 층간절연막(510)상에 제2 층간절연막(515)을 형성한다. 제2 층간절연막(515)은 배선(514)이 일부 노출하는 위치에 개구부를 가지도록 형성된다. 또한, 제1 층간절연막(510) 및 제2 층간절연막(515)으로서, 유기 수지막, 무기 수지막, 실록산계 재료를 출발재료로 하여 형성되고 Si-O-Si 결합을 포함하는 절연막(이하, 실록산계 절연막이라 칭함) 등을 이용할 수 있다. 실록산계 절연막은 수소 치환기 이외에 불소, 알킬기, 방향족 탄화수소 중 적어도 1종을 치환기로 가지고 있어도 좋다.

다음에, 도 10(D)에 도시하는 바와 같이, 제2 층간절연막(515)상에 안테나(519)를 형성한다. 이 안테나(519)는 Ag, Au, Cu, Pd, Cr, Mo, Ti, Ta, W, Al 등의 1종 또는 복수 종의 금속 및 금속 합금을 가지는 도전 재료를 사용하여 형성될 수 있다. 안테나(519)는 배선(514)과 접속되어 있다. 도 10(D)에서는, 안테나(519)가 배선(514)과 직접 접속되어 있지만, 본 발명의 ID칩은 이 구성에 한정되는 것은 아니다. 예를 들어, 별도 형성된 배선을 이용하여, 안테나(519)와 배선(514)을 전기적으로 접속하도록 하여도 좋다.

안테나(519)는 인쇄법, 포토리소그래피법, 증착법 또는 액적(液滴) 토출법 등을 이용하여 형성될 수 있다. 본 실시예에서는, 안테나(519)가 단층의 도전막으로 형성되어 있지만, 복수의 도전막이 적층된 안테나(519)를 형성하는 것도 가능하다.

액적 토출법이란, 소정의 조성물을 포함하는 액적을 미세 구멍으로부터 토출 하여 소정의 패턴을 형성하는 방법을 의미하고, 잉크제트법 등이 그 범주에 포함된다. 또한, 인쇄법에는 스크린 인쇄법, 오프셋 인쇄법 등이 포함된다. 인쇄법 또는 액적 토출법을 이용함으로써, 노광용 마스크를 사용하지 않고도, 안테나(519)를 형성하는 것이 가능하게 된다. 또한, 액적 토출법, 인쇄법 등은 포토리소그래피법과 달리, 에칭에 의해 제거되는 것과 같은 재료의 낭비가 없다. 또한, 고가의 노광용 마스크를 이용하지 않아도 되므로, ID칩의 제조에 소비되는 비용을 억제할 수 있다.

액적 토출법 또는 각종 인쇄법을 이용하는 경우, 예를 들어, Cu를 Ag로 코팅한 도전성 입자 등도 사용할 수 있다. 또한, 액적 토출법을 이용하여 안테나(519)를 형성하는 경우, 이 안테나(519)의 밀착성을 높이는 처리를 제2 층간절연막(515)의 표면에 실시하는 것이 바람직하다.

밀착성을 높일 수 있는 방법으로서, 구체적으로는 예를 들면 촉매 작용에 의해 도전막 또는 절연막의 밀착성을 높일 수 있는 금속 또는 금속 화합물을 제2 층간절연막(515)의 표면에 부착시키는 방법, 형성되는 도전막 또는 절연막과의 밀착성이 높은 유기계 절연막, 금속, 금속 화합물을 제2 층간절연막(515)의 표면에 부착시키는 방법, 제2 층간절연막(515)의 표면에 대기압하 또는 감압하에 플라즈마 처리를 실시하여 표면 개질을 행하는 방법 등을 들 수 있다. 또한, 상기 도전막 또는 절연막과의 밀착성이 높은 금속으로서, 티탄, 티탄 산화물 외에 3d 천이 원소인 Sc, Ti, V, Cr, Mn, Fe, Co, Ni, Cu, Zn 등을 들 수 있다. 또한, 금속 화합물로서, 상기한 금속의 화합물, 산화물, 질화물, 산화질화물 등을 들 수 있다. 상기 유기계의 절연막으로서, 예를 들어, 폴리이미드, 실록산계 절연막 등을 들 수 있다.

제2 층간절연막(515)에 부착시키는 금속 또는 금속 화합물이 도전성을 가지는 경우, 안테나의 정상인 동작이 방해받지 않도록, 그의 시트(sheet) 저항을 제어한다. 구체적으로는, 도전성을 가지는 금속 또는 금속 화합물의 평균 두께를, 예를 들어, 1∼10 nm가 되도록 제어하거나, 이 금속 또는 금속 화합물을 산화에 의해 부분적으로 또는 전체적으로 절연화하면 좋다. 또는, 밀착성을 높이고 싶은 영역 이외에는, 부착한 금속 또는 금속 화합물을 에칭에 의해 선택적으로 제거하여도 좋다. 또한, 금속 또는 금속 화합물을 미리 기판의 전면에 부착시키는 것이 아니라, 액적 토출법, 인쇄법, 솔겔(sol-gel)법 등을 이용하여 특정 영역에만 선택적으로 부착시켜도 좋다. 또한, 금속 또는 금속 화합물은 제2 층간절연막(515)의 표면에서 완전히 연속한 막 상태일 필요는 없고, 어느 정도 분산된 상태이어도 좋다.

안테나(519)를 형성한 후, 안테나(519)를 덮도록 제2 층간절연막(515)상에 보호층(521)을 형성한다 이 보호층(521)은 이후 박리층(501)을 에칭에 의해 제거할 때 안테나(519)를 보호할 수 있는 재료를 사용하여 형성한다. 예를 들어, 물 또는 알코올류에 가용의 에폭시계, 아크릴레이트계, 실리콘계의 수지를 전면에 도포함으로써 보호층(521)을 형성할 수 있다.

본 실시예에서는, 스핀 코팅법으로 수용성 수지(토아고세이사 제품: VL-WSHL10)를 30 ㎛의 막 두께로 도포하고, 가(假)경화시키기 위해 2분간 노광을 행한 후, UV광을 뒷면으로부터 2.5분, 앞면으로부터 10분, 합계 12.5분의 노광을 행하여 본(本)경화시켜, 보호층(521)을 형성한다. 복수의 유기 수지를 적층한 경우, 유기 수지에서는 사용하고 있는 용매에 따라 도포 또는 소성(燒成) 시에 일부 용해되거나 밀착성이 너무 높아질 우려가 있다. 따라서, 동일 용매에 가용성의 유기 수지를 사용하여 제2 층간절연막(515)과 보호층(521)을 함께 형성하는 경우, 이후의 공정에서 보호층(521)의 제거가 원활하게 이루어지도록 제2 층간절연막(515)을 덮는 무기 절연막(SiNx막, SiNxOy막, AlNx막, 또는 AlNxOy막)을 형성하여 두는 것이 바람직하다.

다음에, 도 11(A)에 도시하는 바와 같이, ID칩을 분리하기 위해 홈(522)을 형성한다. 이 홈(522)은 박리층(501)이 노출되는 정도이면 된다. 홈(522)의 형성에는 다이싱(dicing), 스크라이빙(scribing) 등을 이용할 수 있다. 또한, 기판(500)상에 형성되어 있는 ID칩을 분리할 필요가 없는 경우, 반드시 홈(522)을 형성할 필요는 없다.

다음에, 도 11(B)에 도시하는 바와 같이, ID칩이 정상으로 동작하는지 아닌지 검사를 행한다. 부호 523은 검사용 전극이고, 부호 524는 검사용 안테나이다. 그리고, ID칩(525)을 검사용 전극(523)과 검사용 안테나(524) 사이에 끼우고, 또한 안테나(529)를 기판(500)과 검사용 전극(523) 사이에 끼운다.

검사가 종료되면, 도 11(C)에 도시하는 바와 같이 박리층(501)을 에칭에 의해 제거한다. 본 실시예에서는 에칭 가스로서 할로겐화 불소를 이용하고, 이 가스를 홈(522)으로부터 도입한다. 본 실시예에서는, 예를 들어, ClF₃(3불화염소)를 사 용하여 온도: 350℃, 유량: 300 sccm, 기압: 6 Torr, 시간: 3시간의 조건에서 에칭을 수행한다. 또한, ClF₃ 가스에 질소를 섞은 가스를 이용하여도 좋다. ClF₃ 등의 할로겐화 불소를 사용함으로써, 박리층(501)이 선택적으로 에칭되고, 기판(500)을 TFT(504)로부터 박리할 수 있다. 또한, 할로겐화 불소는 기체이어도 좋고, 액체이어도 좋다.

다음에, 도 12에 도시하는 바와 같이, 박리된 TFT(504) 및 안테나(519)를 접착제(530)를 이용하여 지지체(531)에 부착한다. 접착제(530)에는 지지체(531)와 하지막(502)을 부착시킬 수 있는 재료가 사용된다. 또한, 접착제(530)에는, 예를 들어, 반응 경화형 접착제, 열 경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제가 사용될 수 있다.

지지체(531)로서, 가요성의 종이 또는 플라스틱 등의 유기 재료를 사용할 수 있다. 또한, 지지체(531)로서, 가요성 무기 재료를 사용하여도 좋다. 플라스틱 기판으로는, 극성기가 있는 폴리 노르보르넨으로 형성된 ARTON(JSR사 제품)를 사용할 수 있다. 또한, 폴리에틸렌 테레프탈레이트(PET)로 대표되는 폴리에스테르, 폴리에테르 술폰(PES), 폴리에틸렌 나프탈레이트(PEN), 폴리카보네이트(PC), 나일론, 폴리에테르 에테르케톤(PEEK), 폴리술폰(PSF), 폴리에테르이미드(PEI), 폴리아릴레이트(PAR), 폴리부틸렌 테레프탈레이트(PBT), 폴리이미드, 아크릴로니트릴 부타디엔 스티렌 수지, 폴리 염화비닐, 폴리프로필렌, 폴리 초산비닐, 아크릴 수지 등이 사용될 수 있다. 지지체(531)는 박막 집적회로에서 발생한 열을 확산시키기 위해, 2∼30 W/mK 정도의 높은 열 전도율을 가지는 것이 바람직하다.

또한, 도 12에 도시하는 바와 같이, 보호층(521)을 제거한 후, 안테나(519)를 덮도록 접착제(532)를 제2 층간절연막(515) 위에 도포하고, 커버재(533)를 부착한다. 커버재(533)는 지지체(531)와 마찬가지로, 가요성의 종이 또는 플라스틱 등의 유기재료를 사용하여 형성될 수 있다. 또한 접착제(532)로는, 커버재(533)와 제2 층간절연막(515) 및 안테나(519)를 부착할 수 있는 재료를 사용한다. 접착제(532)로는, 예를 들어, 반응 경화형 접착제, 열 경화형 접착제, 자외선 경화형 접착제 등의 광경화형 접착제, 혐기형 접착제 등의 각종 경화형 접착제를 사용할 수 있다.

상기한 각 공정을 거쳐, ID칩이 완성된다. 상기 제작방법에 의해, 전체 막 두께 0.3 ㎛ 이상 3 ㎛ 이하, 대표적으로는 2 ㎛ 정도의 비약적으로 얇은 박막 집적회로가 지지체(531)와 커버재(533) 사이에 형성될 수 있다. 또한, 집적회로의 두께는 반도체 소자 자체의 두께뿐만 아니라, 접착제(530)와 접착제(532) 사이에 형성된 각종 절연막 및 층간절연막의 두께를 포함하는 것으로 한다. 또한, ID칩의 집적회로가 점하는 면적을 사방 5 mm 이하, 보다 바람직하게는 사방 0.3 mm∼4 mm 정도로 할 수 있다.

또한, 집적회로를 지지체(531)와 커버재(533) 사이의 중앙에 가까운 위치에 위치시킴으로써, ID칩의 기계적 강도를 높일 수 있다. 구체적으로는, 지지체(531)와 커버재(533) 사이의 거리를 d로 하면, 지지체(531)와 집적회로의 두께 방향에 있어서의 중심과의 거리가 아래의 식 1을 만족시키도록 접착제(530)와 접착제(532) 의 두께를 제어하는 것이 바람직하다.

1/2d - 30 ㎛ ＜ x ＜ 1/2d + 30 ㎛ (식 1)

ID칩에 사용되는 반도체막이나 절연막 등에 일련 번호를 각인하여 두면, 예를 들어, ROM에 데이터를 기억시키기 전의 ID칩이 도난 등에 의해 제삼자에게 부정하게 넘겨지더라도, 일련 번호로부터 그의 유통 경로를 어느 정도 추론할 수 있다. 이 경우, 복원 불가능한 정도로 반도체장치를 분해하지 않으면 제거되지 않는 위치에 일련 번호를 각인하여 두면 보다 효과적이다.

또한, 집적회로를 기판(500)으로부터 박리하는 방법은 본 실시예에서 설명하는 규소막의 에칭을 이용하는 방법에 한정되는 것은 아니고, 다른 다양한 방법을 이용할 수 있다. 예를 들어, 내열성이 높은 기판과 집적회로 사이에 금속 산화막을 마련하고, 이 금속 산화막을 결정화에 의해 취약화하여 집적회로를 박리할 수 있다. 또한, 예를 들어, 박리층을 레이저광의 조사에 의해 파괴하고, 집적회로를 기판으로부터 박리할 수도 있다. 또한, 예를 들어, 집적회로가 형성된 기판을 기계적으로 삭제 또는 용액이나 가스에 의한 에칭으로 제거함으로써, 집적회로를 기판으로부터 박리하는 것도 가능하다.

또한, ID칩의 가요성을 확보하기 위해 하지막(502)에 접하는 접착제(530)에 유기 수지를 사용하는 경우, 하지막(502)으로서 질화규소막 또는 질화산화규소막을 사용함으로써, 유기 수지로부터 Na 등의 알칼리 금속이나 알칼리토류 금속이 반도체막 내로 확산하는 것을 방지할 수 있다.

또한, 대상물의 표면이 곡면을 가지고 있어, 이 곡면에 부착된 ID칩의 지지 체가 추면(錐面), 주면(柱面) 등 모선(母線)의 이동에 의해 묘사되는 곡면을 가지도록 만곡하는 경우, 이 모선의 방향과 TFT의 캐리어가 이동하는 방향을 동일하게 해 두는 것이 바람직하다. 이 구성에 의해, 지지체가 만곡하더라도, 그것에 의해 TFT의 특성에 영향이 미치는 것을 억제할 수 있다. 또한, 섬 형상의 반도체막이 집적회로에서 점하는 면적의 비율을 1∼30%로 함으로써, 지지체가 만곡하더라도, 그것에 의해 TFT의 특성에 영향이 미치는 것을 더욱 억제할 수 있다.

또한, 본 발명에서의 검사공정은 본 실시예에서 설명한 타이밍으로 행한다고 한정지을 수는 없다. 검사공정은 안테나와 집적회로가 완성된 후라면 언제라도 행할 수 있다.

본 실시예에서는 안테나와 집적회로를 같은 기판 상에 형성하고 있는 예에 대하여 설명하고 있지만, 본 발명은 이 구성에 한정되는 것은 아니다. 별도의 기판 상에 형성한 안테나와 집적회로를 부착하도록 하여도 좋다.

또한, 일반적으로 ID칩에서 사용되고 있는 전파의 주파수는 13.56 MHz 또는 2.45 GHz가 많고, 이 주파수의 전파를 검파할 수 있도록 ID칩을 형성하는 것이 범용성을 높이는데 매우 중요하다.

또한, 본 실시예의 ID칩에서는, 반도체 기판을 사용하여 형성된 ID칩보다도 전파가 차폐되기 어렵고, 전파의 차폐에 의해 신호가 감쇠하는 것을 방지할 수 있다는 장점을 가지고 있다.

그리고, 반도체 기판을 사용하지 않으므로, ID칩의 비용을 대폭으로 낮출 수 있다. 예를 들어, 직경 12인치의 실리콘 기판을 사용한 경우와, 730 ×920 ㎟의 유리 기판을 사용한 경우를 비교한다. 전자(前者)인 실리콘 기판의 면적은 약 73000 ㎟이지만, 후자인 유리 기판의 면적은 약 672000 ㎟이고, 유리 기판은 실리콘 기판의 약 9.2배에 상당한다. 후자인 유리 기판의 약 672000 ㎟의 면적에는, 기판의 절단에 의해 소비되는 면적을 무시하면, 사방 1 mm의 ID칩이 약 672000개 형성할 수 있다는 계산이 나오고, 이 개수는 실리콘 기판에 형성되는 ID칩의 약 9.2배의 수에 상당한다. 그리고, ID칩의 양산화를 행하기 위한 설비 투자는 730 ×920 ㎟의 유리 기판을 사용한 경우가 직경 12인치의 실리콘 기판을 사용한 경우보다도 공정수가 적기 때문에, 금액을 3분의 1로 줄일 수 있다. 따라서, 파손된 유리 기판을 보충하거나 유리 기판의 표면을 청정화하는 비용을 감안하더라도, 실리콘 기판을 사용하는 경우보다 대폭으로 비용을 절약할 수 있다. 또한, 유리 기판을 재사용하지 않고 폐기한다고 하더라도, 730 ×920 ㎟의 유리 기판의 가격은 직경 12인치의 실리콘 기판의 반 정도이므로, ID칩의 비용을 대폭으로 줄일 수 있다는 것을 알 수 있다.

따라서, 730 ×920 ㎟의 유리 기판을 사용한 경우, 직경 12인치의 실리콘 기판을 사용한 경우보다도, ID칩의 가격을 약 30분의 1 정도로 줄일 수 있다는 것을 알 수 있다. ID칩은 1회용을 전제로 한 용도도 기대되고 있으므로, 비용을 대폭으로 낮출 수 있는 본 발명의 ID칩은 상기 용도에 매우 유용하다.

본 실시예는 실시예 1 또는 실시예 2와 지유롭게 조합될 수 있다.

[실시예 4]

본 실시예에서는 검사공정을 행하는 타이밍의 일례에 대하여 설명한다.

ID칩의 전기적인 동작을 검사하기 위한 검사공정은, 안테나와 집적회로가 각각 완성되고 또한 안테나와 집적회로가 전기적으로 접속된 상태라면, 언제라도 수행할 수 있다. 따라서, ID칩을 분리하기 전 및/또는 후, 및/또는 ID칩을 기판으로부터 박리한 후에 수행할 수 있다.

도 13(A)는 ID칩을 분리하기 전에 검사공정을 행하는 경우에 있어서의 ID칩의 제작공정의 흐름을 간단히 도시한다. 도 13(A)에서는, ID칩(1301)을 분리하기 전에 검사용 전극(1302) 및 검사용 안테나 코일(1303)을 이용하여 ID칩(1301)의 동작 상태를 검사한다. 검사가 종료되면, 블레이드(1304)를 사용하여 ID칩(1301)을 분리한다. 그후, 에칭에 의해 ID칩(1301)을 기판(1300)으로부터 박리한다.

도 13(B)는 ID칩을 분리한 후에 검사공정을 행하는 경우에 있어서의 ID칩의 제작공정의 흐름을 간단히 도시한다. 도 13(B)에서는, ID칩(1311)을 블레이드(1314)로 분리한 후에, 검사용 전극(1312) 및 검사용 안테나 코일(1313)을 사용하여, ID칩(1311)의 동작 상태를 검사한다. 그리고, 검사가 종료되면, 에칭에 의해 ID칩(1311)을 기판(1310)으로부터 박리한다.

도 13(C)는 ID칩을 박리한 후에 검사공정을 행하는 경우에 있어서의 ID칩의 제작공정의 흐름을 간단히 도시한다. 도 13(C)에서는, 분리된 ID칩(1321)을 에칭에 의해 기판(1320)으로부터 박리한 후, 테이프(1324)에 부착한다. 박리 전에 ID칩(1321)을 테이프(1324)에 부착하여도 좋다. 그리고, 테이프(1324)에 부착된 상태로, 검사용 전극(1322) 및 검사용 안테나 코일(1323)을 사용하여 ID칩(1321)의 동작 상태를 검사한다. 그리고, 검사가 종료되면, ID칩(1321)을 테이프(1324)로부 터 박리한다. 테이프(1324)에 자외광의 조사에 의해 점착력이 저하되는 재료를 이용함으로써, 박리 시에 ID칩(1321)에 과잉의 힘이 가해지는 것을 방지할 수 있다.

도 13(C)와 같이, ID칩(1321)을 박리한 후에 검사를 행하는 경우, 기판(1320)으로 반도체 기판을 사용하고 있더라도, 검사공정에서 ID칩의 모든 안테나에 균일하게 전파를 보낼 수 있다.

본 실시예에서는, ID칩을 분리한 후에 기판을 박리하는 공정에 대하여 설명하였지만, 본 발명은 이 구성에 한정되는 것은 아니다. 예를 들어, 기판을 박리한 후 테이프에 ID칩을 부착시킨 상태로 다이싱을 행하여 ID칩을 분리하도록 하여도 좋다. 이 경우, 검사공정은 테이프에 ID칩을 부착시킨 후 또는 분리하기 전에 행하여도 좋고, 분리한 후에 행하여도 좋다.

본 실시예는 실시예 1 내지 실시예 3중의 어느 것과도 자유롭게 조합될 수 있다.

[실시예 5]

본 실시예에서는, 검사 종료 후에 불량이라고 판단되는 ID칩의 구별 방법에 대하여 설명한다.

도 14(A)는 검사공정 전의 ID칩(1401)의 상면도를 도시한다. ID칩(1401)은 기판(1400)상에 형성되어 있고, 동일 기판(1400)상에 마커(marker)(1402)가 형성되어 있다. 검사 시에, 마커(1402)를 기준으로 하여 ID칩(1401)의 위치맞춤을 행할 수 있다.

예를 들어, 도 14(B)에 도시하는 바와 같이, 검사 종료 후 ID칩(1401) 중 ID 칩(1401a)과 ID칩(1401b)이 불량이라고 판단된다고 할 경우, ID칩(1401a) 및 ID칩(1401b)을 눈으로 다른 것과 구별할 수 있도록 잉크 또는 레이저 등에 의해 표식을 붙여 둔다.

그리고, 도 14(C)에 도시하는 바와 같이, ID칩(1401)을 분리하여 기판(1400)으로부터 박리한 후, 불량이라고 판단된 ID칩(1401a)과 ID칩(1401b)을 꺼내어 로트(lot)로부터 제거할 수 있다.

본 실시예는 실시예 1 내지 실시예 4 중의 어느 것과도 자유롭게 조합될 수 있다.

[실시예 6]

본 실시예에서는, 하나의 기판 상에 형성된 복수의 집적회로를 박리할 때, 형성되는 홈의 형상에 대하여 설명한다. 도 15(A)는 홈(701)이 형성된 기판(703)의 상면도를 도시한다. 도 15(B)는 도 15(A)의 A-A'선에 따른 단면도이다.

집적회로(702)는 박리층(704)상에 형성되어 있으며, 박리층(704)은 기판(703)상에 형성되어 있다. 홈(701)은 박막 집적회로(702)들 사이에 형성되어 있고, 또한 박리층(704)을 노출시킬 정도의 깊이를 가지고 있다. 본 실시예에서는 복수의 박막 집적회로(702)가 홈(701)에 의해 완전하게는 아니고 부분적으로 분리되어 있다.

다음에, 도 15(A) 및 도 15(B)에 도시한 홈(701)에 에칭 가스를 흘려넣고 박리층(704)을 에칭에 의해 제거한 후의 양태를 도 15(C) 및 도 15(D)에 도시한다. 도 15(C)는 홈(701)이 형성된 기판(703)의 상면도에 상당하고, 도 15(D)는 도 15(C)의 A-A'선에 따른 단면도에 상당한다. 에칭에 의해 홈(701)으로부터 점선(705)으로 나타낸 영역까지 박리층(704)의 에칭이 진행된 것으로 한다. 도 15(C) 및 도 15(D)에 도시하는 바와 같이, 복수의 박막 집적회로(702)가 완전하게는 아니고 서로 일부 연결된 상태로 홈(701)에 의해 분리되어 있기 때문에, 박리층(704)을 에칭한 후에 각 박막 집적회로(702)가 지주를 잃고 이동하는 것을 방지할 수 있다.

도 15(C) 및 도 15(D)에 도시한 상태 후에, 접착제가 부착한 테이프나, 별도 준비한 기판 등을 사용하여 집적회로(702)를 기판(703)으로부터 박리한다. 그리고, 박리된 복수의 집적회로(702)는 서로 분단되기 전 또는 후에 지지체에 부착된다.

본 실시예에서는 ID칩의 제작방법의 일례를 나타내고 있고, 본 발명의 ID칩의 제작방법은 본 실시예에서 나타낸 구성에 한정되는 것은 아니다.

본 실시예는 실시예 1 내지 실시예 5 중의 어느 것과도 자유롭게 조합될 수 있다.

본 발명의 상기 구성에 의하면, ID칩으로의 신호 또는 전원 전압의 공급을 비접촉으로 행할 수 있고, 또한 ID칩의 수가 증가하면 증가할 수록, 전위의 측정 횟수를 종래보다도 비약적으로 감소시킬 수 있고, 검사공정의 작업 처리량을 보다 높일 수 있다.

또한, 반도체 기판을 사용하여 형성된 ID칩의 경우, 반도체 기판이 도체로서 기능하기 때문에, 전파가 차폐되고 신호가 감쇠되기 쉬어, ID칩의 모든 안테나에 균일하게 전파를 보내는 것이 어렵다. 그러나, 반도체 기판보다도 전파의 차폐를 방지하기 어려운 유리 기판, 플라스틱 기판 등의 절연성 기판을 사용하여 ID칩을 형성하는 경우, 반도체 기판을 사용하는 경우에 비하여, ID칩의 모든 안테나에 보다 균일하게 전파를 보낼 수 있다.

Claims (50)

1. 복수의 안테나를 가지는 복수의 칩 검사장치로서,

   복수의 검사용 전극;

   상기 복수의 칩에 포함된 상기 복수의 안테나에 신호 또는 전원 전압을 공급하는 복수의 검사용 안테나;

   상기 복수의 검사용 전극과 상기 복수의 검사용 안테나와 상기 복수의 칩 중의 적어도 하나의 위치를 제어하는 수단;

   상기 복수의 검사용 안테나 각각에 전압을 인가하는 수단; 및

   상기 복수의 검사용 전극의 전위를 측정하는 수단을 포함하고;

   상기 복수의 안테나 각각은 상기 복수의 칩 각각에 포함되어 있고,

   상기 복수의 칩을 검사할 때, 상기 위치를 제어하는 수단에 의해 상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 전극은 간격을 사이에 두고 중첩되어 있고, 상기 복수의 칩을 검사할 때, 상기 위치를 제어하는 수단에 의해 상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 안테나가 간격을 사이에 두고 중첩되어 있고, 상기 복수의 칩을 검사할 때, 상기 위치를 제어하는 수단에 의해 상기 복수의 칩에 포함된 상기 복수의 안테나는 상기 복수의 검사용 전극과 상기 복수의 검사용 안테나 사이에 끼워져 있고,

   상기 복수의 검사용 안테나는 상기 복수의 칩에 포함된 상기 복수의 안테나에 일대일로 대응하는, 검사장치.
2. 복수의 안테나를 가지는 복수의 칩 검사장치로서,

   복수의 검사용 전극;

   상기 복수의 칩에 포함된 상기 복수의 안테나에 신호 또는 전원 전압을 공급하는 복수의 검사용 안테나;

   상기 복수의 검사용 전극과 상기 복수의 검사용 안테나와 상기 복수의 칩 중의 적어도 하나의 위치를 제어하는 수단;

   상기 복수의 검사용 안테나 각각에 전압을 인가하는 수단;

   상기 복수의 검사용 전극의 전위를 측정하는 수단; 및

   상기 복수의 검사용 전극의 측정된 전위를 정보로서 가지는 데이터와, 상기 복수의 칩의 위치 및 상기 복수의 검사용 전극의 위치를 정보로서 가지는 데이터를 분석하고, 상기 복수의 칩의 동작 상태를 정보로서 가지는 데이터를 얻는 수단을 포함하고;

   상기 복수의 안테나 각각은 상기 복수의 칩 각각에 포함되어 있고,

   상기 복수의 칩을 검사할 때, 상기 위치를 제어하는 수단에 의해 상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 전극은 간격을 사이에 두고 중첩되어 있고, 상기 복수의 칩을 검사할 때, 상기 위치를 제어하는 수단에 의해 상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 안테나가 간격을 사이에 두고 중첩되어 있고, 상기 복수의 칩을 검사할 때, 상기 위치를 제어하는 수단에 의해 상기 복수의 칩에 포함된 상기 복수의 안테나는 상기 복수의 검사용 전극과 상기 복수의 검사용 안테나 사이에 끼워져 있고,

   상기 복수의 검사용 안테나는 상기 복수의 칩에 포함된 상기 복수의 안테나에 일대일로 대응하는, 검사장치.
3. 복수의 안테나를 가지는 복수의 칩 검사장치로서,

   복수의 검사용 전극;

   상기 복수의 칩에 포함된 상기 복수의 안테나에 신호 또는 전원 전압을 공급하는 복수의 검사용 안테나;

   상기 복수의 검사용 전극과 상기 복수의 검사용 안테나와 상기 복수의 칩 중의 적어도 하나의 위치를 제어하는 수단;

   상기 복수의 검사용 안테나 각각에 전압을 인가하는 수단; 및

   상기 복수의 검사용 전극의 전위를 측정하는 수단을 포함하고;

   상기 복수의 안테나 각각은 상기 복수의 칩 각각에 포함되어 있고,

   상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 전극은 간격을 사이에 두고 중첩되어 있고, 상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 안테나가 간격을 사이에 두고 중첩되어 있고,

   상기 복수의 칩이 검사될 때, 상기 복수의 칩 각각에 포함된 상기 복수의 안테나 각각은 대응하는 검사용 전극과 대응하는 검사용 안테나 사이에 끼워져 있는, 검사장치.
4. 복수의 안테나를 가지는 복수의 칩 검사장치로서,

   복수의 검사용 전극;

   상기 복수의 칩에 포함된 상기 복수의 안테나에 신호 또는 전원 전압을 공급하는 복수의 검사용 안테나;

   상기 복수의 검사용 전극과 상기 복수의 검사용 안테나와 상기 복수의 칩 중의 적어도 하나의 위치를 제어하는 수단;

   상기 복수의 검사용 안테나 각각에 전압을 인가하는 수단;

   상기 복수의 검사용 전극의 전위를 측정하는 수단; 및

   상기 복수의 검사용 전극의 측정된 전위를 정보로서 가지는 데이터와, 상기 복수의 칩의 위치 및 상기 복수의 검사용 전극의 위치를 정보로서 가지는 데이터를 분석하고, 상기 복수의 칩의 동작 상태를 정보로서 가지는 데이터를 얻는 수단을 포함하고;

   상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 전극은 간격을 사이에 두고 중첩되어 있고, 상기 복수의 칩에 포함된 상기 복수의 안테나와 상기 복수의 검사용 안테나가 간격을 사이에 두고 중첩되어 있고,

   상기 복수의 칩이 검사될 때, 상기 복수의 칩 각각에 포함된 상기 복수의 안테나 각각은 대응하는 검사용 전극과 대응하는 검사용 안테나 사이에 끼워져 있는, 검사장치.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 복수의 칩은 절연체를 포함하는 기판 위에 제공되어 있는, 검사장치.
6. 삭제
7. 제 5 항에 있어서,

   상기 기판은 유리 기판 또는 플라스틱 기판인, 검사장치.
8. 삭제
9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   상기 위치를 제어하는 수단은 상기 복수의 칩과 상기 복수의 검사용 전극 사이의 상기 간격을 제어하기 위해 유체를 흘려보내는, 검사장치.
10. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

    상기 위치를 제어하는 수단은 정렬 장치이고, 상기 전압을 인가하는 수단은 전압 인가 장치이고, 상기 전위를 측정하는 수단은 전위 측정 장치인, 검사장치.
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