CN1892235A - 测试电路、延迟电路、时钟发生电路和图像传感器 - Google Patents

Abstract

本发明所述的测试电路包括：延迟电路(11)，能够控制延迟时间；相位比较电路(12)，将测试对象的时钟信号S0的相位与用延迟电路(11)使时钟信号S0延迟后的延迟时钟信号S1的相位进行比较；次数计数器(13)，将对于来自相位比较电路(12)的规定比较结果的输出次数进行计数；信号切换电路(14)，将输入到延迟电路(11)的信号从时钟信号S0切换为经由延迟电路(11)的满足振荡条件的延迟信号，形成环形振荡器；以及频率测量电路(15)，测量形成环形振荡器时的振荡频率，延迟电路(11)包括将可变延迟单元多级串联连接而成的可变延迟电路部(17)，可变延迟单元的延迟时间构成为能够进行分别控制。

Description

测试电路、延迟电路、时钟发生电路和图像传感器

                     技术领域

本发明涉及用于评价PLL电路等所发生的时钟信号的定时精度的测试电路，特别是，涉及可高精度地测试时钟信号的跳动的嵌入型测试电路。另外，本发明涉及配备了该测试电路的PLL电路等的时钟发生电路和图像传感器，还涉及使用于该测试电路中的延迟电路。

                     背景技术

在高速图像处理等领域，使用跳动少的高精度的时钟信号来高速传送数据的要求正持续增强。例如，在移动电话中，就要求以400Mbps进行图像数据通信的器件。另一方面，作为发生该高速数据通信用的时钟信号的电路，广泛地利用了使基准时钟倍增以发生高速时钟的PLL(锁相环)电路，但在PLL电路所发生的时钟信号中，由于发生跳动(时钟信号的摇动)，所以该高速数据通信用的时钟信号的定时精度就依赖于PLL电路的定时精度。

因此，为了保证该高速数据通信中的定时精度，必须以例如100ps以下的高精度来测试其中所用的PLL电路的定时精度。在PLL电路的跳动等的定时精度的测量中，一般使用高性能的模拟LSI测试仪和计量设备等外接的测量装置，但在该外接的测量装置中，为了用100ps以下的高精度进行测试，测量精度是不足的。因此，在日本专利特开2003-121505号公报(以下，称为公知文献1)中，提出了可用只有逻辑电路的结构来高精度地测试PLL电路的跳动等的测试电路和测试方法。

公知文献1中所公开的测试电路如果参照公知文献1的图8，可使对延迟量进行可变控制的延迟电路(由基准延迟和可调延迟构成)嵌入测试电路内部，通过检测出采用延迟电路使PLL电路所具备的VCO(压控振荡器)的输出信号延迟了1个周期的信号与VCO的信号的定时差，得到可进行紧接在VCO的输出后的跳动测量的电路结构。另外，通过检测出采用延迟电路使VCO的输出信号延迟了半个周期的信号与VCO的信号的定时差，得到也可进行在VCO的输出信号的从上升沿到下降沿的区间或者从下降沿到上升沿的区间的跳动测量的电路结构。进而，VCO的输出的占空比也可在不改变电路结构的前提下根据跳动测量结果的值而计算出来。

如上所述，公知文献1中所公开的测试电路和测试方法可高精度地测试PLL电路的跳动等，但为了保证其高精度，如何高精度地调整延迟电路(基准延迟和可调延迟)的延迟时间成为重要的课题。但是，在公知文献1中，没有公开涉及延迟电路中延迟时间的调整方法的具体电路结构等。

一般来说，PLL电路多与逻辑电路一起嵌入到1块芯片中，当谊测试电路的延迟电路也在同一芯片上构成的情况下，根据逻辑电路构成延迟电路时，在电路设计上就很方便。

图10中示出了由逻辑电路构成的延迟电路的电路结构例。图10中所示的电路例可以构成为：在构成延迟电路的一部分的可变延迟电路50中，将以2个倒相电路为1个单元的延迟元件51连接成4级串联，用选择器52择一选择来自各延迟元件51的4路输出信号。将该可变延迟电路50进而连接成多级(例如16级)串联，构成延迟电路内的整个可变延迟电路部。借助于该电路结构，通过由用于调整延迟时间的控制信号来切换由选择器52所进行的输出信号的选择，从而使插入信号路径的延迟元件51的级数发生变化，可以调整可变延迟电路50的从输入到输出的延迟时间。

但是，在可变延迟电路50的从输入到输出的延迟时间中，除了插入信号路径的延迟元件51的级数部分的延迟时间以外，还包含可变延迟电路50内的信号布线和选择器52的延迟时间。在此处，应注意到：在切换了选择器52的选择的情况下，各延迟元件51的输出信号的信号布线和选择器52内的信号路径由于按每个输出信号而不同，所以可变延迟电路50内的信号布线和选择器52的延迟时间具有依赖于选择器52的选择而变化的可能性。特别是，在测试应用于上述高速数据通信中的PLL电路的定时精度的情况下，必须用100ps以下的高精度进行测试，需要可控制20ps左右的测试分辨率的延迟元件，不能忽视上述信号布线和选择器52的延迟时间的离散。

可是，作为左右公知文献1中所公开的测试电路和测试方法的性能的要素，可举出以下各点：可变延迟电路50的分辨率直接成为测试分辨率；对可变延迟电路50的延迟时间设定值与实际的延迟时间之间的单调性，即，在使设定值增减的情况下延迟时间单调地增减；以及实际的延迟时间测量中的环形振荡器的振荡周期的占空比为50％(高电平期间与低电平期间之比为1∶1)，即输入到延迟电路的上升信号的延迟时间与下降信号的延迟时间相等。但是，在由现有的逻辑电路构成的延迟电路中，产生了以下3个问题：1)分辨率的不足、2)非单调性、3)占空误差(从占空比50％的离散)。以下，说明各个问题。

1)关于分辨率不足，由于可变延迟电路50中的延迟时间的分辨率以延迟元件51的2级倒相电路部分的门延迟为基础，所以分辨率变得不足。进而，在以图10例示的门延迟为基础的电路结构中，如上所述，信号布线和选择器52的延迟时间的离散，进而因延迟元件51与选择器52的信号转移的方向的不同而造成的延迟时间的离散成为设计上的误差，抑制这些离散以提高分辨率的电路设计是极其困难的。另外，由于2级倒相电路部分的门延迟规定了可测试部分，所以从原理上不可能实现倒相电路的门延迟以下的分辨率。

2)关于非单调性，对于延迟时间设定值，在实际的延迟时间不是线性、单调变化的情况下，这些就成为了测量误差的主要原因。以下，参照图11～图13，说明单调性的必要性。

首先，参照图11简单地说明由在公知文献1中所公开的测试电路和测试方法所引起的跳动的分析方法。在此处，假定是保证单调性的情况，图11的横轴的延迟时间设定值可置换为实际的延迟时间。一边一点一点改变延迟电路的延迟时间设定值，一边对每个设定值多次用相位比较器将PLL电路的输出信号的上升定时与用延迟电路使之延迟1个周期后的延迟信号的上升定时进行比较，例如，用次数计数器对在PLL电路的输出信号的上升定时慢于延迟信号的上升定时的情况下的比较结果输出进行计数，使计数值与延迟时间设定值相关联。示意性示出了谊相关联的结果者为图11。点A表示在即使受到跳动的影响PLL电路的输出信号的上升定时也快于100％延迟信号的上升定时的情况下的延迟时间设定值的最大值，相当于考虑到跳动的情况下的1个周期部分的延迟时间的最小值Tmin。反之，点C表示在即使受到跳动的影响PLL电路的输出信号的上升定时也慢于100％延迟信号的上升定时的情况下的延迟时间设定值的最小值，相当于考虑到跳动的情况下的1个周期部分的延迟时间的最大值Tmax。另外，位于点A与点C之间的点B表示在受到跳动的影响后PLL电路的输出信号的上升定时或快于延迟信号的上升定时、或慢于延迟信号的上升定时的状态。因此，跳动用计数值0的点A的延迟时间Tmin与计数值100％的点C的延迟时间Tmax之差(Tmax-Tmin)求得。

在此处，点A和点C必须只从延迟时间设定值和计数值这2个项目确定。也就是说，参照图12进行说明时，在计数值0的点存在于3个部位(A1、A2、A3)的情况下，利用单调性，当缓慢增大延迟时间设定值(在图中，向下方向移动)时，则实际的延迟时间也随之单调增加，转移成A1、A2、A3、B1…。当移动至第4个点B1时，由于起初计数值大于0，所以点B1紧前面的点A3可判断为点A。进而，如果缓慢增大延迟时间设定值，则实际的延迟时间也单调增加，在点B1以后，转移成B4、B5、C1、C2、C3…。在点B1至B5之间，虽然计数值大于0小于100％，但如果从点B5转移至点C1，则由于起初计数值为100％，所以点C1可判断为点C。由此，可从点A3处的延迟时间与点C1处的延迟时间之差求得跳动。再有，也可不缓慢增大延迟时间设定值，而是取而代之地使之以缓慢减小的方式变化。

可是，如图13所示，当延迟时间设定值与实际的延迟时间之间的单调性遭到破坏时，图11所示的点A和点C就不能从延迟时间设定值和计数值简单地确定。在图13所示的例子中，在点A1至点B4之间虽然维持了单调性，但由于在点C1至点C4之间单调性遭到破坏，所以当渐次缓慢增大延迟时间设定值时，起初计数值成为100％的点是C4，因此实际的点C应为C1，可是误将点C4判断为点C。由此，得到将跳动评价为过大的结果。这样，当在延迟时间设定值与实际的延迟时间之间没有单调性时，则上述分析方法的算法会露出破绽，正确的测量变得困难。

3)关于占空误差，在延迟电路中的对上升信号的延迟时间与对下降信号的延迟时间之差较大的情况下，测量误差增大。在图11所示的跳动测量中必须求得点A和点C的各延迟时间设定值中的实际的延迟时间，由延迟电路构成环形振荡器并求得延迟电路的振荡周期T，从该振荡周期T求得所希望的延迟时间。如图14所示，在假定为由可变延迟电路和1级倒相器构成的环形振荡器的情况下，就可变延迟电路的输入端IN的电压波形和可变延迟电路的输出端OUT的电压波形而言，可知由于用1级倒相器使信号电平反相，所以输出端OUT的电压波形的高电平期间Th成为输入端IN处的对下降信号的延迟时间T2，输出端OUT的电压波形的低电平期间T1成为输入端IN处的对上升信号的延迟时间T1，振荡周期T成为对上升信号的延迟时间T1与对下降信号的延迟时间T2之和(T1+T2＝T)。也就是说，如果存在对延迟电路的信号转移的非对称性，则环形振荡器的振荡波形的占空比就不是1∶1，即T1≠T2，不能从振荡周期T唯一性地求得延迟时间T1或延迟时间T2。可是，点A和点C的各延迟时间设定值中的实际延迟时间由于必须作为延迟时间T1或T2中的某一方求出，所以为了方便起见，假定T1＝T2从而算出环形振荡器的振荡周期T的2分之1的值作为延迟时间T1或T2。其结果是，根据延迟电路中的对上升信号的延迟时间与对下降信号的延迟时间之差，在点A和点C的实际的延迟时间的测量中，产生|T1-T2|/2的误差。

                      发明内容

本发明是鉴于上述问题而进行的，其目的在于，提供一种测试电路，其能够以高分辨率并且以高精度评价在PLL电路等中发生的时钟信号的跳动等的定时精度。

用于达到上述目的的本发明的测试电路的第1特征在于，该测试电路包括：延迟电路，能够控制延迟时间；相位比较电路，将测试对象的上述时钟信号的相位与用上述延迟电路使上述时钟信号延迟后的延迟时钟信号的相位进行比较；次数计数器，将对于来自上述相位比较电路的规定比较结果的输出次数进行计数；信号切换电路，将输入到上述延迟电路的信号从上述时钟信号切换为经由上述延迟电路的满足振荡条件的延迟信号，形成环形振荡器；以及频率测量电路，测量在用上述信号切换电路形成上述环形振荡器时的振荡频率，上述延迟电路包括将可变延迟单元多级串联连接而成的可变延迟电路部，上述可变延迟单元的延迟时间构成为能够进行分别控制。

按照上述第1特征，由于可用相位比较电路将测试对象的时钟信号与延迟时钟信号的相位进行比较，并用次数计数器将对来自相位比较电路的规定比较结果的输出次数进行计数，所以能够正确地导出用于导出时钟信号的跳动的次数计数器的计数值为0且延迟时间设定值为最大的点和同一计数值为100％且延迟时间设定值为最小的点的各延迟时间，能够以高分辨率并且高精度地评价时钟信号的定时精度。再有，为了求得相对于延迟时间设定值的实际的延迟时间，将信号切换电路进行切换从而形成由延迟电路构成的环形振荡器，根据其振荡周期导出延迟时间。在此处，因为为了使环形振荡器振荡，在将环形振荡器循环1周的振荡路径上倒相电路必须是奇数级，所以在延迟电路为偶数级的情况下，在延迟电路的输出与信号切换电路之间倒相电路必须是1级，而在延迟电路为奇数级的情况下，则无需添加这样的倒相器。

具体地说，延迟电路包括将可变延迟单元多级串联连接而成的可变延迟电路部，由于该可变延迟单元的延迟时间构成为可被进行分别控制或可按被划分为多个的各组进行控制的方式，所以可变延迟单元的延迟时间的控制幅度为整个延迟电路的分辨率，因此比起使用以现有的门延迟为基础的延迟元件的情况，能够提高分辨率。例如，在用延迟大和延迟小的2个阶段来控制可变延迟单元的延迟时间的情况下，由于延迟大和延迟小的各延迟时间之差为分辨率，所以比起现有的可变延迟单元的延迟时间本身为分辨率的情况，能够大幅度得到改善。

再有，不管延迟时间设定值如何，由于可变延迟电路部是将相同的可变延迟单元多级串联连接而形成，所以输入到延迟电路的时钟信号经由全部的可变延迟单元，延迟电路中的信号路径变为恒定，因此能够高度地确保延迟时间设定值与实际的延迟时间之间的单调性，并且还能维持线性。

再有，上述某个特征的测试电路的第2特征在于，上述可变延迟单元构成为能够对2个以上的延迟时间进行择一性选择。

按照上述第2特征，由于可变延迟单元的延迟时间以离散方式而被设定，所以能够由逻辑信号来设定延迟时间，能够由逻辑电路来构成进行延迟时间的设定控制的控制电路。此时，2个以上的延迟时间之差为测试分辨率。

再有，上述任一特征的测试电路的第3特征在于，上述可变延迟单元构成为将具有能够控制电流驱动能力的可控元件的倒相电路2级串联连接。

按照上述第3特征，由于可变延迟单元构成为将倒相电路2级串联连接，所以通过用各倒相电路将电流驱动能力调整为相同，可消除占空误差，也就是说，可使对输入到各可变延迟单元的上升信号和下降信号的延迟时间相等或大致相等，作为结果，可使在延迟电路的两个信号中延迟时间相等或大致相等。其结果是，在形成环形振荡器以测量相对于任意的延迟时间设定值的实际的延迟时间的情况下，振荡周期的占空比为50％或大致为50％，能够导出正确的延迟时间，能够以更高精度评价时钟信号的定时精度。

再有，上述第3特征的测试电路的第4特征在于，上述可控元件为MOSFET，上述可控元件的电流驱动能力用上述可控元件的栅极输入电压进行控制。

再有，上述第3特征的测试电路的第5特征在于，上述可控元件为MOSFET，上述可控元件的电流驱动能力用上述可控元件的背栅极电压进行控制。

再有，上述第3至第5的任一特征的测试电路的第6特征在于，上述倒相电路包括多个上述可控元件。

再有，上述第3至第6的任一特征的测试电路的第7特征在于，在上述倒相电路的每一个中，上述可控元件的上述电流驱动能力用3值电平以上的控制信号进行多级控制。

再有，上述第3至第6的任一特征的测试电路的第8特征在于，在上述倒相电路的每一个中，上述可控元件的上述电流驱动能力用2值电平的控制信号进行2级控制。

再有，上述第3至第8的任一特征的测试电路的第9特征在于，上述可控元件为N沟道MOSFET。

按照上述第4至第9的任一特征，能够以具体方式构成可实现高分辨率、单调性、占空比50％的延迟电路。

特别是，按照第6或第7特征，由于可多级控制可变延迟单元的延迟时间，所以能够用少级数的可变延迟单元来确保整个延迟电路中的延迟时间的变动幅度。

再有，上述任一特征的测试电路的第10特征在于，该测试电路与发生测试对象的上述时钟信号的时钟发生电路形成在同一衬底上。

按照上述第10特征，由于测试电路被内置在内置了时钟发生电路的LSI内，所以可构成BIST电路，使不依赖于外接的测试单元的内置型自测试成为可能，使高精度的测量成为可能。

本发明的时钟发生电路是用PLL电路发生时钟信号的时钟发生电路，其特征在于，包括以上述时钟信号为测试对象的上述第1至第9的任一特征的测试电路的全部或至少包含上述延迟电路的一部分。

按照上述特征的时钟发生电路，由于包括上述第1至第9的任一特征的测试电路的全部或至少包含上述延迟电路的一部分，所以能够发挥上述第1至第9的任一特征的测试电路的作用效果，从而能够以高分辨率并且以高精度评价时钟发生电路所发生的时钟信号的定时精度。

本发明的图像传感器是包括光传感器、存储上述光传感器的输出数据的存储单元、发送用上述存储单元存储的上述输出数据的发送单元、以及发生控制上述光传感器、上述存储单元和上述发送单元的各动作的时钟信号的时钟发生电路而成的图像传感器，其特征在于，发生至少控制上述发送单元的动作的时钟信号的时钟发生电路是上述特征的时钟发生电路。

按照上述特征的图像传感器，由于发生至少控制上述发送单元的动作的时钟信号的时钟发生电路包括上述第1至第9的任一特征的测试电路的全部或至少包含上述延迟电路的一部分，所以能够发挥上述第1至第9的任一特征的测试电路的作用效果，从而能够以高分辨率并且以高精度评价时钟发生电路所发生的时钟信号的定时精度。其结果是，能够以高分辨率并且以高精度评价图像传感器的性能。

本发明的延迟电路是可控制延迟时间的延迟电路，其第1特征在于，包括将可变延迟单元多级串联连接而成的可变延迟电路部，上述可变延迟单元的延迟时间构成为能够进行分别控制或能够按被划分为多个的各组进行控制。

上述第1特征的延迟电路包括将可变延迟单元多级串联连接而成的可变延迟电路部，由于该可变延迟单元的延迟时间以可被进行分别控制或可按被划分为多个的各组进行控制的方式构成，所以可变延迟单元的延迟时间的控制幅度为整个延迟电路中的分辨率，因此与使用以现有的门延迟为基础的延迟元件的延迟电路相比，能够提高分辨率。例如，在用延迟大和延迟小的2个阶段来控制可变延迟单元的延迟时间的情况下，由于延迟大和延迟小的各延迟时间之差为分辨率，所以比起现有的可变延迟单元的延迟时间本身为分辨率的情况，能够大幅度得到改善。

再有，不管延迟时间设定值如何，由于可变延迟电路部是将相同的可变延迟单元多级串联连接而形成，所以输入到延迟电路的时钟信号经由全部的可变延迟单元，延迟电路中的信号路径变为恒定，从而能够高度地确保延迟时间设定值与实际的延迟时间之间的单调性，并且还能维持线性。

再有，上述第1特征的延迟电路的第2特征在于，上述可变延迟单元构成为能够对2个以上的延迟时间进行择一性选择。

按照上述第2特征的延迟电路，由于可变延迟单元的延迟时间以离散方式而被设定，所以能够由逻辑信号来设定延迟时间，能够由逻辑电路来构成进行延迟时间的设定控制的控制电路。此时，2个以上的延迟时间之差为延迟时间的分辨率。

再有，上述第1或第2特征的延迟电路的第3特征在于，上述可变延迟单元构成为将具有能够控制电流驱动能力的可控元件的倒相电路2级串联连接。

按照上述第3特征的延迟电路，由于可变延迟单元构成为将倒相电路2级串联连接，所以通过用各倒相电路将电流驱动能力调整为相同，可使对输入到各可变延迟单元的上升信号和下降信号的延迟时间相等或大致相等，作为结果可使在延迟电路的两个信号中延迟时间相等或大致相等。

                     附图说明

图1是将本发明测试电路的一种实施方式中的概略方框结构与生成测试对象的时钟信号的时钟发生电路一起示出的框图。

图2是示出本发明延迟电路的一种实施方式中可变延迟电路部的电路结构例的电路图。

图3是示出本发明延迟电路的一种实施方式中倒相电路的电路结构例的电路图。

图4是示出本发明延迟电路的一种实施方式中设定延迟时间的设定信号与63级的各可变延迟单元的延迟时间的关系的表。

图5是示出本发明图像传感器的一种实施方式中概略的方框结构的框图。

图6是示出本发明延迟电路的另一实施方式中倒相电路的电路结构例(第2电路结构例)的电路图。

图7是示出本发明延迟电路的另一实施方式中倒相电路的电路结构例(第3电路结构例)的电路图。

图8是示出本发明延迟电路的另一实施方式中倒相电路的电路结构例(第4电路结构例)的电路图。

图9是示出本发明延迟电路的另一实施方式中倒相电路的电路结构例(第5电路结构例)的电路图。

图10是示出在现有测试电路中使用的延迟电路的电路结构例的逻辑电路图。

图11是说明使用了公知文献1中公开的测试电路的跳动测量方法的图。

图12是就维持延迟电路的单调性的情况说明使用了公知文献1中公开的测试电路的跳动测量方法的图。

图13是就未维持延迟电路的单调性的情况说明使用了公知文献1中公开的测试电路的跳动测量方法的图。

图14是示出用于说明延迟电路的占空误差的环形振荡器的电路结构与可变延迟电路的输入端和输出端的电压波形的图。

                    具体实施方式

下面，根据附图说明本发明测试电路(以下，适当简称为“本发明电路”)的实施方式。

<第1实施方式>

图1是示出本发明电路10的电路结构和用PLL电路构成了发生成为本发明电路10评价对象的时钟信号S0的时钟发生电路30的情况下的电路结构的框图。在本实施方式中，假定本发明电路10和时钟发生电路30是在同一半导体衬底上形成并内置于1决LSI芯片中的情况。

如图1所示，本发明电路10包括本发明的延迟电路11、相位比较电路12、次数计数器13、信号切换电路14和频率测量电路15而构成。

延迟电路11是本发明电路10中的特征部分，包括：基本延迟电路部16、可变延迟电路部17和控制电路18，其特征在于可变延迟电路部17的电路结构。如图2所示，可变延迟电路部17是将由2级倒相电路19构成的可变延迟单元20连接成63级串联而构成。再有，倒相电路是使输入信号电平反相后输出的逻辑门。可变延迟单元20的各倒相电路19是相同的电路结构，包括可控制电流驱动能力的可控元件而构成，可从2个以上的离散方式的延迟时间中择一地选择可变延迟单元20的延迟时间而构成。倒相电路19的具体的电路结构将在后面另行叙述。控制电路18根据来自外部的设定信号S2，对基本延迟电路部16和可变延迟电路部17进行各自的延迟时间的设定控制。

在将各可变延迟单元20的延迟时间分别设定成最短的延迟时间(Tf)的情况下，可变延迟电路部17的延迟时间为(63×Tf)，与基本延迟电路部16的延迟时间Tb的合计(Tb+63×Tf)为延迟电路11的基础延迟时间，将其设定成稍短于评价对象的时钟信号的半个周期或1个周期。在此处，优选方式是形成如下的电路结构：在进行半个周期或1个周期的切换的情况下，通过来自控制电路18的控制，调整基本延迟电路部16的延迟时间Tb。

相位比较电路12是用于比较测试对象的时钟信号S0的相位与用延迟电路11使时钟信号S0延迟后的延迟时钟信号S1的相位的电路，在本实施方式中，由D型触发器构成。具体地说，时钟信号S0被输入到D型触发器的数据输入端子D，延迟时钟信号S1被输入到D型触发器的时钟输入端子CK，D型触发器的数据输出端子Q与次数计数器13的输入端连接。按照该结构，D型触发器12根据延迟时钟信号S1相对于时钟信号S0是慢1个周期还是慢半个周期而异，判定时钟信号S0的上升或下降定时与延迟时钟信号S1的上升或下降定时的前后关系，作为判定结果，使数据“0”或“1”与延迟时钟信号S1同步并闩锁，从数据输出端子Q输出。

次数计数器13在跳动测量模式中，对于阶梯状变化的多种延迟时间设定值分别对相位比较电路12中的规定次数(例如数万次)的相位比较结果的一方判定结果(例如数据“1”)的次数进行计数并总计。

信号切换电路14是根据来自外部的模式切换信号S3来切换跳动测量模式与环形振荡模式的开关电路，在跳动测量模式中，在2个输入信号内选择时钟信号S0，输入到延迟电路11和次数计数器13中。另外，在环形振荡模式中，在2个输入信号内选择延迟电路11的输出信号即延迟时钟信号S1并输入到延迟电路11和次数计数器13中。在本实施方式中，通过将延迟电路11的信号路径中的倒相器的级数设定为奇数，形成满足振荡条件的环形振荡器。再有，在延迟电路11的信号路径中的倒相器的级数为偶数级的情况下，用倒相电路(未图示)使延迟时钟信号S1的信号电平反相后输入到信号切换电路14中。

频率测量电路15对延迟电路11的规定的延迟时间设定值，测量在环形振荡模式时由信号切换电路14形成的环形振荡器的振荡频率。从测得的振荡频率，例如可导出对于由跳动测量模式所确定的延迟时间设定值的实际的延迟时间。

接着，详细说明可变延迟单元20。在本实施方式中，可变延迟单元20的延迟时间在每个可变延迟单元20中，根据将来自控制电路18的设定信号S2解码而生成的控制信号S4，设定为2个延迟时间Tf和Ts(Tf＜Ts)中的任一个。在此处，2个延迟时间的时间差|Ts-Tf|为本发明电路的测试分辨率。因此，构成可变延迟单元20的各倒相电路19也成为可将延迟时间设定为2种的电路结构。

具体地说，倒相电路19例如如图3所示，由1个P沟道MOSFET21(以下称为PMOS)和3个N沟道MOSFET(以下称为NMOS)22～24构成。PMOS21的栅极与倒相电路19的输入端子IN连接，源极与电源电压连接，漏极与倒相电路19的输出端子OUT连接。NMOS22和NMOS23的各漏极公共连接在倒相电路19的输出端子OUT上，各源极公共连接在NMOS24的漏极上，NMOS22的栅极与来自控制电路18的控制信号S4连接，NMOS23的栅极与电源线连接。NMOS24的栅极与倒相电路19的输入端子IN连接，源极与接地线连接，漏极与NMOS22和NMOS23的各源极连接。在此处，NMOS22作为可由控制电路18控制电流驱动能力的可控元件发挥功能，当控制信号S4为高电平(例如电源电压电平)时导通，为低电平(例如接地电平)时关断。在此处，当假定控制信号S4为高电平时的倒相电路19单体中对上升输入信号的延迟时间为Trh，对下降输入信号的延迟时间为Tfh，控制信号S4为低电平时的倒相电路19单体中对上升输入信号的延迟时间为Trl，对下降输入信号的延迟时间为Tfl时，则由于在控制信号S4为高电平时，对输出端子放电一侧的电流驱动能力增大，所以输出端子电压的下降时间缩短，因此对上升输入信号得到Trh＜Trl。另外，当控制信号S4为高电平时，由于倒相电路19的反相电平根据NMOS22、23的能力，或为与低电平时相同的电平，或稍许下降，所以对下降输入信号，得到Tfh≥Tfl。但是，作为可控元件的NMOS22由于被插入到将输出端子OUT的电压拉下来的一侧，所以对下降输入信号没有影响或只有少许影响，与此相对照，由于对上升输入信号的影响较大，所以如下述的式1所示，对上升输入信号的延迟时间差(Trl-Trh)大于对下降输入信号的延迟时间差(Tfh-Tfl)。

(式1)

(Trl-Trh)＞(Tfh-Tfl)

由2级倒相电路19构成的可变延迟单元20的延迟时间在控制信号S4为高电平时，无论对于上升输入信号和下降输入信号中的哪一个，均得到(Trh+Tfh)，在控制信号S4为低电平时，无论对于上升输入信号和下降输入信号中的哪一个，均得到(Trl+Tfl)。另外，按照式1所示的关系，如式2所示，控制信号S4为高电平时的延迟时间(Trh+Tfh)比低电平时的延迟时间(Trl+Tfl)缩短。因此，可变延迟单元20的2个延迟时间Tf和Ts如式3所示。

(式2)

(Trl+Tfl)＞(Trh+Tfh)

(式3)

Tf＝Trh+Tfh

Ts＝Trl+Tfl

由此，当假定63级可变延迟单元20内被设定为慢的延迟时间Ts的个数为n(n＝0～63)时，则延迟电路11的总延迟时间Td由以下的式4给出。

(式4)

Td＝Tb+(63-n)×Tf+n×Ts

接着，研究包括了图2所示的可变延迟电路部17的电路结构的延迟电路11中的1)分辨率、2)单调性、3)占空误差。

首先，研究分辨率。由于可变延迟单元20的单体中的延迟时间差|Ts-Tf|为分辨率，所以通过改变图3所示的倒相电路19的NMOS22导通时的电流驱动能力(导通电阻)的设定，或者改变控制信号S4为高电平时的电压，从而可将分辨率调整为任意值。由于对上升输入信号的倒相电路19的延迟时间差(Trl-Trh)可调整为20ps左右或其之下，所以分辨率|Ts-Tf|也同样地可调整为约20ps以下。在此处，重要之点是：在本发明电路中，由于分辨率由延迟时间差|Ts-Tf|决定，所以即使各个延迟时间Ts和Tf的值较大，分辨率也可设计得较小。与此相对照，在以可变延迟单元20的延迟时间本身为分辨率的电路结构中，依赖于制作可变延迟单元20的制造工艺的加工精度等，将分辨率调整为约20ps以下是极其困难的。

接着，研究单调性。可变延迟电路部17是将可变延迟单元20连接成63级串联而构成，与控制信号S4的控制状态(延迟时间设定值)无关，输入到延迟电路11的时钟信号S0由于均匀地通过全部63级可变延迟单元20，所以信号路径不随延迟时间设定值变化，是恒定的，可变延迟电路部17的延迟时间仅仅依赖于各可变延迟单元20的延迟时间的变化幅度而被决定。

在本实施方式中，可变延迟单元20的延迟时间由于可由控制信号S4进行分别地设定快的延迟时间Tf或慢的延迟时间Ts中的任一方，所以例如，从全部可变延迟单元20的延迟时间被设定为快的延迟时间Tf的状态，进行控制使得从接近于输入侧的一方的可变延迟单元20起依次变更为慢的延迟时间Ts成为可能。因此，如果使延迟时间设定值增加，则实际的延迟时间也必然增加，必定能保证延迟时间设定值与实际的延迟时间之间的单调性。在图4中表示出译码成控制信号S4前的设定信号S2的16进制码与63级各可变延迟单元20的延迟时间的关系。再有，图4所示的表的右列的数值示出延迟电路11的延迟时间Td的一例，在图4的例子中，分辨率为20ps。

接着，研究占空误差。如图2所示，可变延迟单元20由2级倒相电路19构成，而且由于双方的倒相电路19全部是等效的电路结构，所以各倒相电路19的4种延迟时间Trh、Tfh、Trl、Tfl分别相等。因此，由2级倒相电路19构成的可变延迟单元20的延迟时间在控制信号S4为高电平时，无论对上升输入信号和下降输入信号中的哪一个，均为(Trh+Tfh)，在控制信号S4为低电平时，无论对上升输入信号和下降输入信号中的哪一个，均为(Trl+Tfl)，与控制信号S4的控制状态(延迟时间设定值)无关，对上升输入信号的延迟时间和对下降输入信号的延迟时间相等。其结果是，在环形振荡模式时由信号切换电路14形成的环形振荡器的振荡周期T为延迟电路11的总延迟时间Td的大致2倍，能够以极小的占空误差将振荡周期除以2来导出相对于规定的延迟时间设定值的实际的延迟时间。

最后，简单说明图1所示的时钟发生电路30的电路结构。时钟发生电路30由一般的PLL电路构成，包括相位检测器31、电荷泵电路32、压控振荡器(VCO)33、1/N分频器34。相位检测器31检测所输入的基准时钟信号CL0与用1/N分频器34将从VCO33输出的输出信号S0进行1/N分频后的信号的相位差，根据谊相位差来控制电荷泵电路32的输出电压的高低。VCO33根据电荷泵电路32的输出电压来调整振荡频率，作为结果，输出将基准时钟信号CL0的频率倍增N倍后的输出信号S0。

<第2实施方式>

接着，作为本发明的第2实施方式，说明应用了在上述第1实施方式中说明过的本发明电路10的图像传感器40。如图5所示，本发明的图像传感器40包括检测1维或2维图像数据的光信息的光传感器41、暂时存储光传感器的输出数据的存储部42、将存储部42中所存储的输出数据变换成串行数据并高速传送至外部的发送部43、同步控制存储部42和发送部43的各动作的控制部44、以及对光传感器41、存储部42、发送部43和控制部44进行分别地供给控制用的时钟信号的时钟发生电路部45而构成。在本实施方式中，假定光传感器41、存储部42、发送部43、控制部44和时钟发生电路部45在同一半导体衬底上形成，内置于1块LSI芯片内的情况。

存储部42由SRAM等半导体存储元件构成，发送部43为了高速传送串行数据使用LVDS(低压差分信号化)等高速接口构成。再有，向存储部42的数据的写入和读出的周期因数据为并行数据而被设定成比发送部43中的数据传送周期慢。

时钟发生电路部45包括由生成供给发送部43的高速时钟信号S0的PLL电路构成的时钟发生电路30、将来自时钟发生电路30的高速时钟信号S0进行分频并供给光传感器41、存储部42和控制部44的分频电路46、以及在第1实施方式中说明过的本发明电路10(本发明的测试电路)而构成。时钟发生电路30的结构由于与在第1实施方式中说明过的时钟发生电路30相同，所以重复的说明就省略了。

按照本实施方式的结构，由于可由内置于时钟发生电路部45中的本发明电路10以高分辨率并且以高精度评价使用于发送部43的串行数据传送的高速时钟信号的定时精度，所以可拣选并提供没有图像紊乱的高品质的图像传感器。

接着，说明本发明的另外的实施方式。

(1)说明可变延迟单元20的倒相电路19的第2电路结构例。在上述第1实施方式中，与构成倒相电路19的1对PMOS21和NMOS24不同，将用控制信号S4控制通断的NMOS22与常通状态的NMOS23并列地进行组合，并插入PMOS21与NMOS24之间，但也可不插入NMOS22和NMOS23，而是以NMOS24自身作为能够由控制信号S4来控制电流驱动能力的可控元件。例如，如图6所示，由1对PMOS25和NMOS26构成。PMOS21的栅极与倒相电路19的输入端子IN连接，源极和背栅极与电源电压连接，漏极与倒相电路19的输出端子OUT连接。NMOS26的栅极与倒相电路19的输入端子IN连接，源极与接地线连接，漏极与倒相电路19的输出端子OUT连接，背栅极与来自控制电路18的控制信号S4连接。由于通过将NMOS26的背栅极电位，即控制信号S4的信号电平从接地电位(0V)变化为规定的正电压，从而NMOS26的有效阈值电压与背栅极电位的变化量的平方根大致成正比地增加，所以NMOS26的电流驱动能力降低。因此，NMOS26作为可由控制电路18控制电流驱动能力的可控元件发挥功能。

在此处，如假定控制信号S4为高电平时的倒相电路19单体中的对上升输入信号的延迟时间为Trh’，对下降输入信号的延迟时间为Tfh’，控制信号S4为低电平时的倒相电路19单体中的对上升输入信号的延迟时间为Trl’，对下降输入信号的延迟时间为Tfl’，则由于控制信号S4为高电平时，与低电平时相比，NMOS26的阈值电压增高，对输出端子放电一侧的电流驱动能力增大，所以在倒相电路19的反相电平上升的同时，输出端子电压的下降时间加长，所以对上升输入信号，得到Trh’＞Trl’，对下降输入信号，得到Tfh’＜Tfl’。但是，由于对PMOS25的输出端子充电一侧的电流驱动能力是恒定的，所以NMOS26的阈值电压的变化的影响对上升输入信号起较大的作用。因此，如下述的式5所示，对上升输入信号的延迟时间差(Trh’-Trl’)大于对下降输入信号的延迟时间差(Tfl’-Tfh’)。

(式5)

(Trh’-Trl’)＞(Tfl’-Tfh’)

由2级倒相电路19构成的可变延迟单元20的延迟时间在控制信号S4为高电平时，无论对于上升输入信号和下降输入信号中的哪一个，均得到(Trh’+Tfh’)，在控制信号S4为低电平时，无论对于上升输入信号和下降输入信号中的哪一个，均得到(Trl’+Tfl’)。另外，按照式5所示的关系，如式6所示，控制信号S4为高电平时的延迟时间(Trh’+Tfh’)比低电平时的延迟时间(Trl’+Tfl’)加长。因此，可变延迟单元20的2个延迟时间Tf和Ts如式7所示。

(式6)

(Trh’+Tfh’)＞(Trl’+Tfl’)

(式7)

Tf＝Trl’+Tfl’

Ts＝Trh’+Tfh’

(2)说明可变延迟单元20的倒相电路19的第3电路结构例。倒相电路19的第3电路结构如图7所示，是将图3所示的第1实施方式中的第1电路结构的NMOS24置换为可由控制信号S5的信号电平来控制背栅极电位的NMOS27的电路结构，形成将图3所示的第1电路结构和图6所示的第2电路结构合成后的形态。在该第3电路结构中，由于利用将设定信号S2译码后的2种控制信号S4、S5分别地控制2个可控元件NMOS22和NMOS27的电流供给能力，所以在多个阶段中进行更细致的延迟时间的控制成为可能。

(3)在上述第1实施方式和上述另外的实施方式(1)和(2)中所例示的倒相电路19的各电路结构中，说明了可控元件均由插入输出端子与接地线之间的NMOS构成的情况，但可控元件不限定于NMOS，例如，也可由插入输出端子与电源线之间的PMOS构成上述各电路结构和互补的电路结构。

(4)在上述第1实施方式和上述另外的实施方式(1)和(2)中所例示的倒相电路19的备电路结构中，说明了假定输入到作为可控元件的NMOS的控制信号S4、S5的信号电平为2值电平，在2个阶段中控制各可控元件的电流驱动能力的情况，然而，例如也可将控制信号S4的信号电平定为3值电平以上，在多个阶段中控制各可控元件的电流驱动能力。

(5)在上述第1实施方式和上述另外的实施方式(1)和(2)中所例示的倒相电路19的各电路结构中，可控元件由MOSFET构成，但只要能控制其电流驱动能力，可控元件不限定于MOSFET。另外，具备了可控元件的倒相电路19的电路结构也不限定于在上述第1实施方式和上述另外的实施方式(1)和(2)中所例示的电路结构，例如也可以是在图8和图9中例示的使用可控元件28的电路结构。

(6)在上述第1实施方式中，例示了延迟电路11包括基本延迟电路部16、可变延迟电路部17和控制电路18而被构成的情况，但也可不必设置基本延迟电路部16和控制电路18。

通过将基本延迟电路部16的延迟时间Tb纳入分别将各可变延迟单元20的延迟时间设定为最短的延迟时间(Tf)的情况的可变延迟电路部17的延迟时间(63×Tf)内，可省略掉基本延迟电路部16。另外，控制电路18也可设置于本发明电路10的外部。

(7)在上述第1实施方式中，可变延迟电路部17是将可变延迟单元20连接成63级串联而构成，形成以可变延迟单元20为单位能够进行分别地控制延迟时间的结构，然而，例如也可划分为将可变延迟单元20分别连接成1级、2级、4级、8级、16级、32级串联的6个组，将各组连接成串联，构成可变延迟电路部17，以组为单位集中控制延迟时间。

另外，构成可变延迟电路部17的可变延迟单元20不限定于63级。进而，在上述第1实施方式中，说明了构成可变延迟电路部17的可变延迟单元20全部具有相同的延迟时间分辨率的情况，但也可将延迟时间分辨率不同的可变延迟单元组合起来构成。

(8)在上述第1实施方式中，假定本发明电路10和时钟发生电路30是在同一半导体衬底上形成，并内置于1块LSI芯片内的情况，但也可用外接电路或外接的测量装置来构成本发明电路10赖以构成的一部分电路。例如，也可将次数计数器13或频率测量电路15设置于外部。

本发明的测试电路能够用于以高分辨率并且以高精度评价PLL电路等所发生的时钟信号的定时精度。

Claims (15)

1.一种用于评价时钟信号的定时精度的测试电路，其特征在于，包括：

延迟电路，能够控制延迟时间；

相位比较电路，将测试对象的上述时钟信号的相位与用上述延迟电路使上述时钟信号延迟后的延迟时钟信号的相位进行比较；

次数计数器，将对于来自上述相位比较电路的规定比较结果的输出次数进行计数；

信号切换电路，将输入到上述延迟电路的信号从上述时钟信号切换为经由上述延迟电路的满足振荡条件的延迟信号，形成环形振荡器；以及

频率测量电路，测量在用上述信号切换电路形成上述环形振荡器时的振荡频率，

上述延迟电路包括将可变延迟单元多级串联连接而成的可变延迟电路部，

上述可变延迟单元的延迟时间构成为能够分别进行控制。

2.如权利要求1所述的测试电路，其特征在于：

上述可变延迟单元构成为能够对2个以上的延迟时间进行择一性选择。

3.如权利要求1所述的测试电路，其特征在于：

上述可变延迟单元构成为将具有能够控制电流驱动能力的可控元件的倒相电路2级串联连接。

4.如权利要求3所述的测试电路，其特征在于：

上述可控元件为MOSFET，上述可控元件的电流驱动能力用上述可控元件的栅极输入电压进行控制。

5.如权利要求3所述的测试电路，其特征在于：

上述可控元件为MOSFET，上述可控元件的电流驱动能力用上述可控元件的背栅极电压进行控制。

6.如权利要求3～5中的任一项所述的测试电路，其特征在于：

上述倒相电路包括多个上述可控元件。

7.如权利要求3～5中的任一项所述的测试电路，其特征在于：

在上述倒相电路的每一个中，上述可控元件的上述电流驱动能力用3值电平以上的控制信号进行多级控制。

8.如权利要求3～5中的任一项所述的测试电路，其特征在于：

在上述倒相电路的每一个中，上述可控元件的上述电流驱动能力用2值电平的控制信号进行2级控制。

9.如权利要求3～5中的任一项所述的测试电路，其特征在于：

上述可控元件为N沟道MOSFET。

10.如权利要求1～5中的任一项所述的测试电路，其特征在于：

该测试电路与发生测试对象的上述时钟信号的时钟发生电路形成在同一衬底上。

11.一种用PLL电路发生时钟信号的时钟发生电路，其特征在于：

包括以上述时钟信号为测试对象的权利要求1～5的任一项所述的测试电路的全部或至少包含上述延迟电路的一部分。

12.一种图像传感器，其特征在于，

包括：光传感器；存储单元，存储上述光传感器的输出数据；发送单元，发送用上述存储单元存储的上述输出数据；以及时钟发生电路，发生控制上述光传感器、上述存储单元和上述发送单元的各动作的时钟信号，

上述时钟发生电路的发生至少控制上述发送单元动作的时钟信号的电路部分是权利要求11所述的时钟发生电路。

13.一种能够控制延迟时间的延迟电路，其特征在于：

包括将可变延迟单元多级串联连接而成的可变延迟电路部，

上述可变延迟单元的延迟时间构成为能够分别进行控制或能够按被划分为多个的各组来进行控制。

14.如权利要求13所述的延迟电路，其特征在于：

上述可变延迟单元构成为能够对2个以上的延迟时间进行择一性选择。

15.如权利要求13或14所述的延迟电路，其特征在于：

上述可变延迟单元构成为将具有能够控制电流驱动能力的可控元件的倒相电路2级串联连接。

Images