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CN105807205B - Pll自动测试电路及测试方法 - Google Patents

Pll自动测试电路及测试方法 Download PDF

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CN105807205B
CN105807205B CN201610137635.5A CN201610137635A CN105807205B CN 105807205 B CN105807205 B CN 105807205B CN 201610137635 A CN201610137635 A CN 201610137635A CN 105807205 B CN105807205 B CN 105807205B
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pll
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test
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叶院红
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Rockchip Electronics Co Ltd
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Fuzhou Rockchip Electronics Co Ltd
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2882—Testing timing characteristics

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  • Computer Hardware Design (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明提供一种PLL自动测试电路包括频率配置存储单元、频率配置单元、通路选择单元、锁定检测单元、计数器单元、比较单元以及期望值存储单元；所述频率配置存储单元、频率配置单元、通路选择单元依次连接至PLL；且所述频率配置单元和通路选择单元均连接测试模式有效状态位信号；所述通路选择单元还连接功能模式下的配置控制信号；所述锁定检测单元、PLL、计数器单元、比较单元以及期望值存储单元依次连接；所述锁定检测单元还连接至计数器单元、比较单元；所述PLL、计数器单元还连接参考时钟信号。本发明可以在芯片CP测试阶段就对PLL进行全频带覆盖的测试,然后通过自动运算来判断是否PLL功能正确并直接给出测试结果。

Description

PLL自动测试电路及测试方法
技术领域
本发明涉及一种PLL自动测试电路及测试方法。
背景技术
SOC芯片规模的逐步扩大，SOC芯片的时钟需求也越来越高，而芯片中时钟的产生源头是PLL(锁相环)电路，因此PLL电路的好坏直接影响到soc芯片的正常工作,如果PLL不能工作,则整个SOC芯片只能报废，进而使用soc芯片的整个硬件系统都会崩溃。同时由于高性能的PLL电路通常是模拟电路,当前的测试方法都是直接在芯片封装完毕后,让芯片开始工作,然后通过芯片PLL信号观测引脚进行观测,看PLL频率和震荡特性是否符合预期，从而判断芯片的PLL能否正常工作。而这种方法的缺点也很明显,发现问题的时间过晚,此时芯片已经完成了封装,如果发现问题芯片报废就浪费了封装费用；同时让芯片正常工作时无法覆盖PLL的整个工作范围,无法确保PLL在所有工作范围都能正常工作；测试结果需要人工观测,无法自动完成。
发明内容
本发明要解决的技术问题，在于提供一种PLL自动测试方法，可以在芯片CP测试阶段就对PLL进行全频带覆盖的测试,然后通过自动运算来判断是否PLL功能正确并直接给出测试结果。
本发明的PLL自动测试方法是这样实现的：一种PLL自动测试方法，采用PLL自动测试电路进行测试，该PLL自动测试电路包括频率配置存储单元、频率配置单元、通路选择单元、锁定检测单元、计数器单元、比较单元以及期望值存储单元；所述频率配置存储单元、频率配置单元、通路选择单元依次连接至PLL；且所述频率配置单元和通路选择单元均连接测试模式有效状态位信号；所述通路选择单元还连接功能模式下的配置控制信号；所述PLL、计数器单元、比较单元以及期望值存储单元依次连接，所述PLL的输出连接到锁定检测单元的输入，所述期望值存储单元的输出连接到比较单元的输入；所述锁定检测单元还连接至计数器单元、比较单元；所述PLL、计数器单元还连接参考时钟信号；
其测试过程如下：
(1)、芯片开始测试时,测试模式有效状态位信号设置为有效,然后开始灌入参考时钟信号至PLL和计数器单元；
(2)、所述频率配置单元收到测试模式有效状态位信号变为有效后,开始从频率配置存储单元读取最低PLL频率配置,然后送往通路选择单元；其中所述频率配置存储单元存储的PLL频率配置是在芯片生产过程中预先存储的；
(3)、通路选择单元根据测试模式有效状态位信号进行通路切换操作,将频率配置单元的测试模式频率配置信息连通到PLL；
(4)、PLL收到最低PLL频率配置后,开始振荡产生时钟并锁定,并将频率锁定完成信号送往锁定检测单元；
(5)、锁定检测单元在检测到PLL的锁定信号变为有效后,控制计数器单元和比较单元开始工作；
(6)、计数器单元使用PLL的稳定时钟进行计数,然后将在一定数量的参考时钟周期内的PLL时钟计数值送往比较单元；
(7)、比较单元根据计数器单元送来的PLL时钟计数值,与期望值存储单元中的该频率下对应数量参考时钟周期的PLL时钟对应计数值进行对比.如果误差为±1之内,则判断为PLL在该频率下可以正常工作且频率符合要求，否则判定为PLL频率不准确，然后通过测试结果信号线将测试结果送出并停止该芯片的测试,并将芯片归为PLL缺陷类；所述比较单元在比较结束后,会控制频率配置单元开始下一个频率点的配置流程；
(8)、所述频率配置单元在收到比较单元的下一频率点配置控制后,从频率配置存储单元读取更高一档的PLL频率配置,然后送往通路选择单元；如此循环,直到所有预置的频率点都测试完毕,如果所有频率点的测试结果都符合预期，则该芯片的PLL电路可以判定为功能正确。
进一步的，所述通路选择单元在功能模式下将功能模式下的配置连通到PLL。
进一步的，所述一定数量的参考时钟周期为10个参考时钟周期。
本发明具有如下优点：
1.可以在芯片CP测试阶段就对PLL进行测试,在芯片出厂后最早的阶段发现问题,使浪费降到最低；其中，CP(Chip Probe)测试指的是芯片尚未封装前,在wafer的阶段,就通过探针卡扎到芯片管脚上对芯片进行性能及功能测试,有时候这道工序也被称作WS(WaferSort)；
2.全频带覆盖的测试,避免了只测试部分频点造成的测试覆盖率不全；.
3.自动运算并判断测试结果,节省了人工判断的风险和工作量。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1为本发明PLL自动测试电路的流程框图。
具体实施方式
如图1所示，本发明的PLL自动测试电路包括频率配置存储单元101、频率配置单元102、通路选择单元103、锁定检测单元104、计数器单元105、比较单元106以及期望值存储单元107；所述频率配置存储单元101、频率配置单元102、通路选择单元103依次连接至PLL；且所述频率配置单元102和通路选择单元103均连接测试模式有效状态位信号；所述通路选择单元103还连接功能模式下的配置控制信号；所述PLL、计数器单元105、比较单元106以及期望值存储单元107依次连接；所述PLL的输出连接到锁定检测单元104的输入，所述期望值存储单元107的输出连接到比较单元106的输入；所述锁定检测单元104还连接至计数器单元105、比较单元106；所述PLL、计数器单元105还连接参考时钟信号；所述比较单元106还与频率配置单元102连接。
所述测试模式有效状态位信号和参考时钟信号均由测试机台提供。
本发明的PLL自动测试方法采用本发明所述的PLL自动测试电路进行测试，其测试过程如下：
(1)、芯片开始测试时,测试模式有效状态位信号设置为有效,然后开始灌入参考时钟信号至PLL和计数器单元105；
(2)、所述频率配置单元102收到测试模式有效状态位信号变为有效后,开始从频率配置存储单元101读取最低PLL频率配置,然后送往通路选择单元103；其中所述频率配置存储单元101存储的PLL频率配置是在芯片生产过程中预先存储的；
(3)、通路选择单元103根据测试模式有效状态位信号进行通路切换操作,将频率配置单元102的测试模式频率配置信息连通到PLL；
(4)、PLL收到最低PLL频率配置后,开始振荡产生时钟并锁定,并将频率锁定完成信号送往锁定检测单元104；
(5)、锁定检测单元104在检测到PLL的锁定信号变为有效后,控制计数器单元105和比较单元106开始工作；
(6)、计数器单元105使用PLL的稳定时钟进行计数,然后将在一定数量的参考时钟周期内的PLL时钟计数值送往比较单元106。
(7)、比较单元106根据计数器单元105送来的PLL时钟计数值,与期望值存储单元107中的该频率下对应数量参考时钟周期的PLL时钟对应计数值进行对比.如果误差为±1之内,则判断为PLL在该频率下可以正常工作且频率符合要求，否则判定为PLL频率不准确，然后通过测试结果信号线将测试结果送出并停止该芯片的测试,并将芯片归为PLL缺陷类；所述比较单元106在比较结束后,会控制频率配置单元102开始下一个频率点的配置流程；
(8)、所述频率配置单元102在收到比较单元106的下一频率点配置控制后,从频率配置存储单元101读取更高一档的PLL频率配置,然后送往通路选择单元103；如此循环,直到所有预置的频率点都测试完毕,如果所有频率点的测试结果都符合预期，则该芯片的PLL电路可以判定为功能正确。
所述通路选择单元103在功能模式下将功能模式下的配置连通到PLL。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。

Claims (3)

1.一种PLL自动测试方法，其特征在于：采用PLL自动测试电路进行测试，该PLL自动测试电路包括频率配置存储单元、频率配置单元、通路选择单元、锁定检测单元、计数器单元、比较单元以及期望值存储单元；
所述频率配置存储单元、频率配置单元、通路选择单元依次连接至PLL；且所述频率配置单元和通路选择单元均连接测试模式有效状态位信号；所述通路选择单元还连接功能模式下的配置控制信号；
所述PLL、计数器单元、比较单元以及期望值存储单元依次连接，所述PLL的输出连接到锁定检测单元的输入，所述期望值存储单元的输出连接到比较单元的输入；所述锁定检测单元还连接至计数器单元、比较单元；所述PLL、计数器单元还连接参考时钟信号；
其测试过程如下：
(1)、芯片开始测试时,测试模式有效状态位信号设置为有效,然后开始灌入参考时钟信号至PLL和计数器单元；
(2)、所述频率配置单元收到测试模式有效状态位信号变为有效后,开始从频率配置存储单元读取最低PLL频率配置,然后送往通路选择单元；其中所述频率配置存储单元存储的PLL频率配置是在芯片生产过程中预先存储的；
(3)、通路选择单元根据测试模式有效状态位信号进行通路切换操作,将频率配置单元的测试模式频率配置信息连通到PLL；
(4)、PLL收到最低PLL频率配置后,开始振荡产生时钟并锁定,并将频率锁定完成信号送往锁定检测单元；
(5)、锁定检测单元在检测到PLL的锁定信号变为有效后,控制计数器单元和比较单元开始工作；
(6)、计数器单元使用PLL的稳定时钟进行计数,然后将在一定数量的参考时钟周期内的PLL时钟计数值送往比较单元；
(7)、比较单元根据计数器单元送来的PLL时钟计数值,与期望值存储单元中的该频率下对应数量参考时钟周期的PLL时钟对应计数值进行对比， 如果误差为±1之内,则判断为PLL在该频率下可以正常工作且频率符合要求，否则判定为PLL频率不准确，然后通过测试结果信号线将测试结果送出并停止该芯片的测试,并将芯片归为PLL缺陷类；所述比较单元在比较结束后,会控制频率配置单元开始下一个频率点的配置流程；
(8)、所述频率配置单元在收到比较单元的下一频率点配置控制后,从频率配置存储单元读取更高一档的PLL频率配置,然后送往通路选择单元；如此循环,直到所有预置的频率点都测试完毕,如果所有频率点的测试结果都符合预期，则该芯片的PLL电路可以判定为功能正确。
2.根据权利要求1所述的PLL自动测试方法，其特征在于：所述通路选择单元在功能模式下将功能模式下的配置连通到PLL。
3.根据权利要求1所述的PLL自动测试方法，其特征在于：所述一定数量的参考时钟周期为10个参考时钟周期。
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