CN1236223A - 内装输出信号定时调节器的半导体集成电路器件 - Google Patents
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Abstract
半导体集成电路器件,其响应系统时钟(CLK1)在窄的时限内输出多位输出信号(Sa至Sn－1)并包括:同步锁存电路(13a－13n));响应系统时钟产生伪数据信号(DY1)和高频中间时钟信号(CLK3)的第一锁相环(10);产生延迟时钟信号(CLK5)的延迟电路;和对伪输出信号和延迟时钟信号进行比较以产生同步时钟信号(CLK2)的第二锁相环(12);响应同步时钟信号并锁存数据和伪数据信号的同步锁存电路。
Description
本发明涉及半导体集成电路，具体地说，涉及带有内装输出信号定时调节器的半导体集成电路器件。
微处理机是数据处理系统的一个基本组成部分，并以系统时钟为基准同步地与系统其它部分进行通信。系统时钟越来越快。微处理机要与100MHz至300MHz的系统时钟同步操作。在这种情况下，脉冲周期仅为3毫微秒至10毫微秒。系统组成部分被要求响应高速系统时钟。
在系统元件中，逻辑门是重要的电路元件，电信号经过逻辑门被传送。但是，各个成品之间的信号传送速度不恒定的，因为厂家并不能严格地调整晶体管元件和晶体管特性的量度，例如对不同目标值的电流驱动能力。另外，被驱动的负载量，环境温度和电源电压也不是恒定的。如果到一个输出电路的信号传送速度严重地不同，另一系统元件与该系统元件之间的通信就会失败。信号传送速度的差别可能引起逻辑操作中的二进制值不同。
高速系统时钟仅仅为系统元件提供很窄的时限，厂家在设计系统元件时，尽力在窄的时限内在输出引线上置放多位数字输出信号。换句话说，厂家设计系统元件满足对应于系统时钟的最小延迟时间和最大延迟时间。如果一个系统元件在该窄的时限之前接入多位数字输出信号，另一个系统元件就会取下一个输出信号。另一方面，如果一个系统元件延迟输出信号，另一个系统元件就会两次取前一个输出信号。
系统元件的电路元件是按比例缩小的，设计规则变成是分离的。如果在一块半导体晶片上制作系统元件时，工艺参数波动，电路元件就会受工艺参数的严重影响，电性能就可能偏离目标性能。
为了保护产品质量，厂家在发货给用户之前，检查成品的信号延迟是否落在最小延迟时间和最大延迟时间之间的范围内。如果成品不满足设计规格，厂家就视其为废品而舍弃。这种无效成品增加了生产成本，是厂家所不希望的，但是，由于高速系统时钟，输出特性的设计规格是大为不同的。厂家认为对输出特性的设计规格不容易实现。
事实上，厂家设想，通过工艺的改进，所要求的输出特性也几乎是不能达到的。如果制作工艺不可避免地会在半导体集成电路器件中引起10毫微秒量级的分散度，那么，在系统时钟频率为10MHz的情况下，这种分离度还是可以忽略的，因为系统时钟为半导体器件提供100毫微秒。但是，如果系统时钟频率增加到100MHz，这种分散度就和系统时钟的脉冲周期，即10毫微秒一样了，厂家就不能用该制作工艺制作半导体集成电路器件。
日本专利特开平NO.9-181580提出利用可变延迟电路控制延迟时间。
该可变延迟电路包括一系列延迟单元，这些延迟单元分别具有与门。控制信号分别地提供到这些与门，并使所选择的与门向下一延迟单元传送电信号。
在装在电子系统的电路板上之前，该已有技术可变延迟电路被调节到一目标延迟时间。首先，操作员将测试器连接至延迟单元的输出节点，测量每个输出节点的延迟时间。然后，操作员选择适合所要求的延迟时间的输出节点，在所选的节点之后的延迟单元被停用，不传送信号。
即使由于工艺参数的波动而导致晶体管特性的波动，这种波动仅迫使厂家改变适当的输出节点，从一个延迟单元改变为另一个延迟单元，厂家不论什么时候总能将现有技术延迟电路调整到目标延迟时间。但是，在日本专利特开平中披露的现有技术半导体集成电路会碰到生产成本的问题。
测试器被期望能精确地测量延迟时间。如前所述，系统时钟确定了一个极短的脉冲周期。因此，调节工作要求一种高精度测试器。这种高精度测试器是很昂贵的。另外，仅仅是特定种类的测试器适用于现有技术延迟电路。其它种类测试器不能与现有技术延迟电路的探头连接。制造厂家需要配备专门种类的测试器。昂贵的测试器使生产成本上升。
高生产成本的另一个因素是调节工作的复杂性。调节工作耗费大量时间和劳力，增加了生产成本。
高生产成本还有一个因素是由于繁重的调节工作而导致低产出。制造厂家为了将延迟时间调节到目标值，在装上电路板之前要测量延迟时间。但是，调节工作常常是在不同于电路板实用环境的测试环境下进行。不同的环境例如温度会影响晶体管的特性。如果测试环境和实用环境的差别很小，现有技术延迟电路产生的实际延迟时间可以近似地等于进行调节工作时的延迟时间。如果这种差别不可忽略，那么，现有技术延迟电路会引起电子系统的故障。这意味着需要有裕量。为此，制造厂家对现有技术延迟电路规定严格的特性，严格的特性，使产出变低。低的产出导致高的生产成本。
因此，本发明的一个重要目的是提供一种半导体集成电路器件，它的延迟电路被调节为目标延迟时间，而不需要在与电子系统电路板的实用环境相同环境下使用的昂贵的测试器。
为了实现这个目的，本发明提出内部地产生一个自系统时钟按预定的延迟时间延迟的输出定时延迟。
根据本发明的一个方面，提供了一种半导体集成电路器件，其包括一个对输出信号提供输出定时的定时调节器，该定时调节器包括一个被提供有基准时钟信号的延迟信号产生器，并产生从基准时钟信号按预定时间延迟的延迟时钟信号，以及一个与延迟信号产生器连接的输出定时产生器，并在延迟时钟信号和输出信号之间补充一个时间引出线，以便在输出时限将输出信号输出。
通过下面结合附图所作的描述，对半导体集成电路器件的特征和优点，将会有更清晰的了解。
图1是表示根据本发明的半导体集成电路器件电路结构的方块图；
图2是表示包含在构成半导体集成电路一部分的定时调节器中的锁相环电路结构的方块图；
图3表示包含在定时调节器中的延迟电路的电路结构的方块图；
图4是表示锁相环和延迟电路的电路动作时序图；
图5是表示包含在定时调节器中的另一个锁相环的电路结构方块图；
图6是表示定时调节器的电路动作的时序图；
图7是表示包含在根据本发明的另一个定时调节器中的锁相环电路结构的方块图；和
图8是表示包含在根据本发明的又一个定时调节器中的延迟电路的结构方块图。
参看图1，一个半导体集成电路器件在一块半导体芯片上制作。半导体集成电路器件包括一个集成电路2和信号输出端3a/3b/..../3n。集成电路1包括电子电路4，与电子电路4相连的多输出电路5a/5b/..../5n-1和定时调节器6。电子电路4响应输入信号，产生输出数据信号OUTa,OUTb,...OUTn-1。输出数据信号OUTa,OUTb,…OUTn-1分别输送到输出电路5a/5b/..../5n-1，输出电路5a/5b/..../5n-1以适当的输出时序在信号输出端3a/3b/..../3n-1产生输出信号Sa/Sb/.../Sn-1。
输出电路5a/5b/..../5n-1包括一个数据锁存电路7a/7b/..../7n-1和一个输出缓冲器9a/9b/..../9n-1。数据锁存电路7a/7b/..../7n-1有：一个与电子电路4相连接的输入节点，一个被提供有系统时钟CLK1的时钟节点CLK，和一个连接到定时调节器6的输出节点。数据锁存电路7a/7b/..../7n-1响应系统时钟CLK1以便锁存输出数据信号OUTa,OUTb,...OUTn-1。数据锁存电路7a/7b/..../7n-1把输出信号OUTa,OUTb,...OUTn-1输出到它的输出节点上。输出数据信号OUTa,OUTb,...OUTn-1通过定时调节器6输送到数据缓冲器9a/9b/..../9n-1，数据缓冲器9a/9b/..../9n-1驱动一个容性负载La/Lb/..../Ln-1，这个容性负载被耦合到带有输出信号Sa/Sb/..../Sn-1的输出端3a/3b/..../3n-1。
定时调节器6包括锁相环10，延迟电路11，锁相环12，多同步锁存电路13a/13b/..../13n-1，数据缓冲器9n和伪容性负载Ln。数据缓冲器9n分别与数据缓冲器9a/9b/..../9n-1的电路结构类似。数据缓冲器9n被连接到信号输出端3n，伪容性负载Ln也能与信号输出端3n连接。伪容性负载输出端Ln可调节到容性负载La/Lb/..../Ln-1的幅值。
同步锁存电路13a/13b/..../13n-1在电路结构上互相类似，它与数据锁存电路7a/7b/..../7n-1是分别关联的。同步锁存电路13a/13b/..../13n-1分别连接在数据锁存电路7a至7n-1和数据缓冲器9a至9n-1之间。同步锁存电路13a/13b/..../13n-1有一个与数据锁存电路7a/7b/..../7n-1的输出节点相连的输入节点，一个被提供有内部同步时钟信号CLK2的时钟节点CLK，和一个与数据缓冲器9a/9b/..../9n-1的输入节点相连的输出节点。同步锁存电路13a/13b/..../13n-1和同步锁存电路13n响应内部同步时钟信号CLK2同步地锁存输出数据信号OUTa,OUTb,...OUTn-1和一个伪数据信号DY1。同步锁存电路13a到13n-1分别将输出数据信号OUTa到OUTn-1输出到它的输出节点，并把它们分别提供给数据缓冲器9a至9n-1。同步锁存电路13n把伪数据信号DY1送到它的输出节点，与其它的同步锁存电路13a至13n-1同时动作，数据缓冲器9n从伪数据信号DY1产生伪输出信号Sn，并将伪输出信号Sn输送到输出端3n。
锁相环10在图2中详细讨论。锁相环10包括相位比较器10a，低通滤波器10b，电压控制振荡器10c和分频器10d。电压控制振荡器在图2中缩写为“VCO”。相位比较器10a，低通滤波器10b，电压控制振荡器10c和分频器10d形成一个环路，伪数据信号DY1和内部时钟信号CLK3分别从分频器10d和电压控制振荡器10c取出来。
相位比较器10a有两个输入节点，时钟信号CLK1和中间时钟信号CLK4分别加到相位比较器10a的输入节点。相位比较10a比较中间时钟信号CLK4与系统时钟信号CLK1，看中间时钟CLK4是否和系统时钟同步。如果中间时钟信号CLK4相对于系统时钟CLK1延迟或超前，则相位比较器10a产生一个表示增加或降低电压控制振荡器10c振荡的控制电压信号CTL1。控制电压信号CTL1通过低通滤波器10b，而低通滤波器10b消除来自控制电压信号CTL1的高频噪声。低通滤波器10b把控制电路信号CTL1的高频噪声滤除。低通滤波器10b把控制电压信号CTL1输送到电压控制振荡器10c的控制节点，电压控制振荡器10c将中间时钟信号CLK3调整到与控制电压信号CTL1幅度相对应的频率。当分频信号CLK4和系统时钟CLK1同步时，中间时钟信号CLK3则是系统时钟CLK1的频率的M倍。在现在这种情况下，M是8，中间时钟信号CLK是系统时钟CLK1的频率的8倍。中间时钟信号CLK3被送到延迟电路11的输入节点和分频器10d的输入节点。
分频器10d产生频率不同的中间时钟信号CLK4和伪数据信号DY1。中间时钟信号CLK4的频率是中间时钟信号CLK3的频率的1/N，分频器10d将中间时钟信号CLK4输送到相位比较器10a。另一方面，伪数据信号DY1的脉冲周期是中间时钟信号CLK4的脉冲周期的两倍，并被输送到同步锁存电路13n的输入节点。
图3是延迟电路11的电路结构。延迟电路11包括多个串联的双稳触发器电路11a/11b/11c，一个有三个输入节点直接和间接地连接到双稳触发器电路11a/11b/11c的输出节点的AND(与)门11d，一个连接到AND(与)门11d输入节点之一的反相器11e，一个连接到AND(与)门11e输出节点的双稳触发器电路11f。中间时钟信号CLK3输送到双稳触发器电路11a的输入节点，双稳触发器电路11a响应中间时钟信号CLK3，其输出信号Q1在高电平和低电平之间改变。输出信号Q1输送到下一个双稳触发器电路11b的输入节点，双稳触发器电路11b响应输出信号Q1，其输出信号Q2在低电平和高电平之间改变。输出信号Q2在低电平和高电平之间改变。输出信号Q2被输送到下一个双稳触发器电路11c的输入节点，双稳触发器电路11c响应输出信号Q2，其输出信号Q3在高电平和低电平之间改变。输出信号Q1输送到反相器11e，反相器将输出信号Q1的反了相的信号送到AND(与)门11e的输入节点。另外的输出信号Q2/Q3分别送到AND(与)门11e的另外的输入节点上，输出信号Q1的被反相的信号和输出信号Q2/Q3相与。当输出信号Q1的被反相的信号和另外的输出信号Q2/Q3是高电平时，与门11e把输出信号Q4改变到高电平，并将输出信号Q4输送到双稳触发器电路11f的输入节点。双稳触发器电路11f响应输出信号Q4，将中间延迟时钟信号CLK5在高电平和低电平之间改变。
延迟电路11还包括一个主从触发器电路11g，一个与门11h和一个反相器11j。系统时钟信号CLK1输送到主从触发器电路11g的输入节点，中间时钟信号CLK3输送到主从触发器11g的时钟节点CLK。系统时钟CLK1还输送到AND(与)门11h的输入节点之一，主从触发器电路11g把输出信号Q5通过反相器11j输送到与门11h的另一个输入节点。系统时钟CLK1和输出信号Q5的反相信号相与，与门11h产生一个复位信号RESET。复位信号RESET输送到双稳触发器电路11a/11b/11c的复位节点。复位信号RESET在系统时钟CLK1脉冲的上升沿上升，在中间时钟信号CLK3下一个脉冲的上升沿下降。
复位信号RESET引起双稳触发器电路11a/11b/11c的输出信号Q1/Q2/Q3改变为低电平，双稳触发器电路11a/11b/11c响应中间时钟信号CLK3改变输出信号Q1/Q2/Q3的位组合格式。AND(与)门11e使输出信号Q4在系统时钟信号CLK1的脉冲上升之后中间时钟信号CLK3的第N个时钟脉冲上升沿时上升到高电平。在现在这种情况中，“N”是2，双稳触发器电路11f在系统时钟CLK1脉冲上升之后的第二个脉冲上升沿，改变中间时钟信号CLK5的高低电平。因此，双稳触发器电路11a/11b/11c，反相器11e,AND(与)门11d和双稳触发器电路11f形成一个联合计数器11k，而主从触发器电路11g，反相器11j和与门11h作为整体组成一个复位信号产生器11m。
锁相环10和延迟电路11的作用如图4所示。系统时钟CLK1在时刻t0和时刻t8上升。电压控制振荡器10c产生频率为系统时钟信号CKL1的8倍的中间时钟信号CLK3。与门11h产生与系统时钟CLK1脉冲上升沿同步的复位信号RESET，在时刻t1和时刻t9处中间时钟信号CLK3脉冲的上升沿，中间时钟信号CLK3使主从触发器电路11g将输出信号Q5改变到高电平。反相器11j在时刻t1和时刻t9将被反相的输出信号Q5改变到低电平。由于这个原因，复位信号RESET在时刻t0和时刻t8上升，而在时刻t1和时刻t9下降。当复位信号RESET上升到高电平时，所有双稳触发电路11a/11b/11c将输出信号Q1/Q2/Q3改变到低电平。
双稳触发器电路11a的输出信号Q1在中间时钟信号CLK3每个第三脉冲上升沿上升，也就是在时刻t1，时刻t3，时刻t5，时刻t7，时刻t9，时刻t11，时刻t13和时刻t15上升。双稳触发器电路11b在输出信号Q1的每第三个脉冲上升沿使输出信号Q2上升，即在时刻t1，时刻t5，时刻t9和时刻t13上升，双稳触发器电路11c在输出信号Q2的每个第三脉冲的上升沿，使输出信号Q3上升，即在时刻t1和时刻t9上升。输出信号Q1/Q2/Q3以二进制值逐步从(111)经(011),(010)到(000)减小。
被反相的输出信号Q1和输出信号Q2/Q3在时刻t2和时刻t3之间以及时刻t10和时刻t11之间是高电平，而与门将输出信号Q4在时刻t2和时刻t10改变到高电平。双稳触发器电路11f在时刻t2将中间延迟时钟信号CLK5上升到高电平，在时刻t10恢复到低电平。因此，在系统时钟CKL1的脉冲上升沿和中间时钟信号CLK3的脉冲上升沿/脉冲下降沿之间的时间，延迟电路11引入的时间延迟等于(系统时钟CLK1的周期÷M×N)。为了在两个复位信号脉冲上升沿之间的时间间隔当中产生输出信号Q4，在中间时钟信号CLK3的频率是系统时钟CLK1的M倍情况下，计数器计数至少2M。因此，延迟电路11在从系统时钟CLK1的脉冲上升沿延迟的每一个预定的时间，改变中间延迟时钟信号CLK5的高低电平。预定的时间与受制造过程影响的半导体特性无关。因为预定的时间是等于中间时钟信号CLK3脉冲周期的整数倍。
图5表示锁相环12的电路结构。锁相环12包括相位比较器12a，与相位比较器12a相连的低通滤波器12b，和与低通滤波器12b相连的电压控制振荡器12c。中间延迟时钟信号CLK5和伪输出信号Sn被输送到相位比较器12a，相位比较器12a产生一个代表中间延迟时钟信号CLK5和伪输出信号Sn之间的相位差的控制电压信号CTL2。低通滤波器12b消除控制电压信号CTL2中的高频噪声，并将控制电压信号CTL2输送至电压控制振荡器12c。电压控制振荡器12c根据控制电压信号CTL2的幅度，产生同步时钟信号CLK2。当伪输出信号Sn和中间延迟时钟信号CLK5之间的相位差为零时，同步时钟信号CLK2的频率是中间延迟时钟信号CLK5的两倍。同步时钟信号CLK2被输送至同步锁存电路13a至13n的时钟节点。
同步锁存电路13a至13n接收输出数据信号OUTa-OUTn-1，伪数据信号DY1响应同步时钟信号CLK2，锁相环12控制同步时钟信号CLK2相对于中间延迟时钟信号CLK5的相位，中间延迟时钟信号CLK5从系统时钟信号CLK1延迟预定的时间。因此，锁相环12向同步锁存电路13a至13n提供从系统时钟信号CLK1按预定时间延迟的锁存定时。
图6表示定时调节器6的电路动作。虽然以上所叙述的仅就伪数据信号的锁存定时而言，同步时钟信号CLK2也输送到其它同步锁存电路13a至13n-1，输出数据信号OUTa-OUTn-1同时地分别被同步锁存电路13a至13n-1锁存。
系统时钟CLK-1，中间时钟信号CLK3，与中间延迟时钟信号CLK5之间的关系已经说过，也就是说，中间时钟信号CLK3的频率是系统时钟CLK1的8倍，中间延迟时钟信号CLK5的每个前/后沿比系统时钟的前沿的预定延迟，是中间时钟信号CLK3的脉冲周期的两倍。伪数据信号DY1的脉冲周期是系统时钟CLK1的脉冲周期的两倍。
中间时钟信号CLK3和伪数据信号DY1在t0时刻与系统时钟信号CLK1同时上升。伪数据信号DY1输送至同步锁存电路13n的输入节点，同步锁存电路13n的输入节点保持高电平一直到时间t8。
锁相环12使同步时钟信号CLK2在t1a时刻上升到高电平，并输送高电平至同步锁存电路13n的时钟节点。伪数据信号DY1被同步锁存电路13n锁存，同步锁存电路13n改变其输出节点至高电平，数据驱动器9n在t2时刻改变伪输出信号Sn至高电平。虽然由于容性负载Ln在同步锁存电路13n的数据锁存与伪输出信号Sn的输出之间引起时间延迟，但锁相环12控制同步时钟信号CLK2，使中间延迟时钟信号CLK5的前沿对准伪输出信号Sn的前沿。换句话说，锁相环12使同步时钟信号CLK2改变为高电平，在时间上早于中间延迟时钟信号CLK5的脉冲上升。
系统时钟CLK1在t8时刻再次上升为高电平，频率解调器10d改变伪数据信号DY1至低电平。伪数据信号DY1改变同步锁存电路13n的输入节点的电平为低电平。锁相环12在t9a时刻使同步时钟信号CLK2上升为高电平。同步锁存电路13n的输出节点立即改变为低电平，数据缓冲器9n在t10时刻改变伪输出信号Sn为低电平。锁相环12控制同步时钟信号CLK2，从而使中间延迟时钟信号CLK5的后沿对准伪输出信号Sn的后沿，如图所示。定时调节器6重复进行在t0时刻至t15时刻之间的调节操作。因此，伪输出信号Sn在所有时间内都被从系统时钟CLK1延迟预定的时间，定时调节器6就避开了制造过程中的波动的影响。
如上面所述，同步时钟信号CLK2不仅被输送到同步锁存电路13n的时钟节点，也被输送到同步锁存电路13a至13n-1。即使锁存电路7a至7n-1在伪数据信号DY1可能改变的附近不同时刻将输出数据信号OUTa至OUTn-1送到它的输出节点，同步锁存电路13a至13n-1响应同步时钟信号CLK2，会同时锁存输出数据信号OUTa至OUTn-1，数据缓冲器9a至9n-1则在从系统时钟CK1延迟预定时间的那个输出时限将输出信号Sa至Sn-1送出。
伪数据信号DY1的脉冲周期是系统时钟CLK1的两倍。另一方面，同步时钟信号CLK2的脉冲周期是中间延迟时钟信号CLK5的脉冲周期的一半，而中间延迟时钟信号CLK5的脉冲周期是系统时钟信号CLK1的两倍。因此，同步时钟信号CLK2的脉冲周期和系统时钟CLK1的脉冲周期一样长。同步锁存电路13n响应同步时钟信号CLK2，锁存伪数据信号DY1，伪输出信号Sn对系统时钟信号CLK1的响应以在高电平和低电平之间交替改变电平。
伪输出信号Sn返回相位比较器12a。锁相环12在中间延迟时钟信号CLK5的每个脉冲期间，利用伪输出信号Sn进行自调节。如果伪数据信号DY1的频率等于同步脉冲信号CLK2的频率，则同步锁存电路13n继续在其输出节点输出高电平，锁相环12不能进行自调节。因此，当锁相环12利用脉冲周期为中间时钟信号CLK3的(2×M)倍的伪数据信号DY1实现自频率调节时，数据缓冲器9n周期地交变高电平为低电平。
伪容性负载Ln被调整到由数据缓冲器9a/9b/..../9n-1驱动容性负载La/Lb/..../Ln-1，伪输出信号Sn可驱动伪容性负载Ln。伪输出信号Sn的脉冲上升时间和脉冲下降时间依赖于容性负载Ln。即使脉冲上升时间和脉冲下降时间随容性负载Ln一起变化，锁相环12可调节同步时钟信号CLK2的脉冲上升时间至一个合适的时限，使伪输出信号Sn的前沿对准中间延迟时钟信号CLK5的前沿。因此，根据本发明的定时调节器6能自动地使系统时钟和输出信号Sa至Sn-1的输出定时之间有预定的延迟时间。正因为如此，制造厂家不需要检查产品的延迟时间是否落在由指标确定的很窄的时间间隔之内。这就使生产成本降低。
在这个例子中，锁相环10和延迟电路11作为一个整体构成延迟信号产生器，锁相环12，同步锁存电路13a至13n和数据缓冲器9n联合形成输出定时产生器。
图7表示包含在本发明的另一个定时调节器实施例的锁相环21。虽然实现第二个实施例的定时调节器也包括延迟电路11，锁相环12，同步锁存电路13a-13n，数据缓冲器9n和伪负载Ln，为了简单起见，在图7中都被省略。
锁相环21相应于锁相环10，它包括寄存器21a，电压控制振荡器21b和分频器21c。相位比较器21d和低通滤波器21e与锁相环10中的类似，相位比较器21d，低通滤波器21e，电压控制振荡器21b和分频器21c形成一个控制环路。锁相环21产生中间时钟信号CKL3/CLK4和伪数据信号DY1与锁相环10相类似。与锁相环10的不同之处在于寄存器21a。寄存器21a存有为电压控制振荡器21b所用的一个乘法器，和为分频器21c所用的一个除法器，存储在寄存器21a中的乘法器和除法器都是可重写的。因此，制造厂家或使用者可以改变中间时钟信号CLK3的频率，中间时钟信号CLK4和伪数据信号DY1的频率。
图8表示包含在本发明的定时调节器的又一个实施例中的延迟电路。实现第三个实施例的定时调节器也包括锁相环10/21，锁相环12，同步锁存电路13a-13n，数据缓冲器9n和伪负载Ln。但为了简单起见，在图8中都被省略。
延迟电路31也细分为复位信号产生器32和计数器33。复位信号产生器32在电路结构上类似于复位信号产生器11m，因此，电路元件标号与复位信号产生器11m的相应电路元件相同的就不在此详述了。
与门和反相器11e与译码器33a相配合，并加了一个寄存器。其它电路元件类似于计数器11k，被标以与计数器11k相关电路元件相同的标号。
输出信号Q1/Q2/Q3被输送至译码器，寄存器33b提供目标值到译码器33a。译码器将代表输出信号Q1/Q2/Q3的值与目标值比较，向双稳触发器电路11f输送触发信号Q31。制造厂家和使用者可以在寄存器33b中重写目标值，便可改变系统时钟信号CLK1的脉冲上升沿和中间延迟时钟信号CLK5的脉冲下降沿之间的延迟时间。
从下面的叙述可以看得明显，延迟信号产生器，也就是锁相环10/21和延迟电路11/31的组合产生中间延迟时钟信号CLK5，其延迟时间与电路元件的电特性和环境开关，而输出定时产生器，也就是锁相环12，同步锁存电路13a-13n和数据缓冲器9n的组合为输出信号Sa-Sn-1提供输出定时延迟，即从系统时钟信号延迟的预定延迟时间。即使被驱动的负载不同，输出定时产生器可保持输出定时恒定。这意味着制造厂家不需要通过测试以看输出定时是否落在设计指标所确定的窄范围内。任何测试器都不需要，因此，制造厂家减少了半导体集成电路器件的生产成本。
另外，即使输出定时偏离目标范围，制造厂家或使用者可以通过改变伪负载Ln，而使输出定时改变为目标范围。因此，根据本发明的定时调节器使缺陷产品很少。
虽然已经图示和叙述了本发明的具体实施例，但熟悉这方面技术的很明白，在不脱离本发明的精神和范围的情况下，各种不同的修改和变形是可以实现的。
例如，只将根据本发明的定时调节器集成在半导体芯片上。
包含在定时调节器6内的计数器11k绝不是局限于图3所示的电路结构。反相器11e和与门的组合适合于输出信号Q3/Q2/Q1(110)。但是计数值绝不限于(110)。例如，如果输出信号Q1/Q2被通过反相器输送至与门11d的输入节点，与门根据输出信号Q3/Q2/Q1(110)，在t4时刻和t5时刻之间和t12时刻和t13时刻之间改变输出信号Q4为高电平，并且中间延迟时钟信号CLK5在t4时刻和t12时刻改变潜在电平。因此，有选择地连接反相器至与门11d的输入节点，则可以改变预定的延迟时间。
各种双稳触发器电路可以用于计数器。
在实施例中，信号输出端3n专用地分配给定时调节器6。但是，信号输出端可以由定时调节器6和其它电路，例如测试电路之间共用。
定时调节器6的锁相环10和延迟电路11可以分别用锁相环21和延迟电路31替换。
Claims (10)
1．一种半导体集成电路器件，包括一个用于为输出信号(Sa-Sn；Sa-Sn-1)提供输出定时的定时调节器(6)，
其特征在于：
所述定时调节器(6)包括：
一个延迟信号产生器(10/11；21/11；10/31；21/31)，所述延迟信号产生器被提供有基准时钟信号(CLK1)，并产生一个从所述基准时钟信号延迟一个预定时间的延迟时钟信号(CLK5)，和
一个输出定时产生器(12/13a-13n/9n)，所述输出定时产生器被连接至所述延迟信号产生器，并在所述延迟信号和所述输出信号之间补充一个时间引出线，以便在输出时限将所述输出信号输出。
2．如权利要求1中提出的半导体集成电路器件，其特征在于，所述延迟信号产生器还产一个被送至所述输出定时产生器的伪数据信号(DY1)，所述输出定时产生器在所述输出时限还输出一个伪输出信号(Sn)用于驱动一个伪负载(Ln)，该伪负载对应于由每个所述输出信号驱动的每个负载(La/Lb…/Ln-1)。
3．如权利要求1中提出的半导体集成电路器件，其特征在于，所述延迟信号产生器包括：
第一锁相环(10；21)，该第一锁相环被提供有所述基准时钟信号(CLK1)，并产生一个第一中间时钟信号(CLK3)和一个第二中间时钟信号(CLK4)，所述第一中间时钟信号具有等于所述基准时钟信号频率的第一倍数的第一频率，所述第二中间时钟信号被与所述基准时钟信号比较以减小两者之间的相位差，并且其具有等于所述第一频率被除以所述第一倍数所得的商的第二频率，和
一个延迟电路(11；31)，所述延迟电路被提供有所述第一中间时钟信号(CLK3)和所述基准时钟信号(CLK1)并产生所述延迟时钟信号(CLK5)，所述延迟时钟信号的每个脉冲边缘是从所述基准时钟信号的每个脉冲边缘延迟一个所述预定时间，所述预定时间等于所述第一中间时钟信号(CLK3)的一个脉冲周期的第二倍数。
4．如权利要求3中提出的半导体集成电路器件，其特征在于，所述输出信号中的一个信号(Sn)和所述延迟时钟信号(CLK5)被送至形成所述输出定时产生器的一部分的第二锁相环(12)，以产生同步时钟信号(CLK2)，所述同步时钟信号具有等于所述基准时钟信号频率的第三频率，并具有从所述基准时钟信号的脉冲边缘延迟的脉冲边缘，和
所述输出定时产生器还包括响应所述同步时钟信号的多个同步数据存储电路(13a-13n)，用于以可重写的方式存储分别由所述输出信号提供的数据。
5．如权利要求2中提出的半导体集成电路器件，其特征在于，所述延迟信号产生器包括：
第一锁相环(10；21)，该第一锁相环被提供有所述基准时钟信号(CLK1)，并产生一个第一中间时钟信号(CLK3)和一个第二中间时钟信号(CLK4)，所述第一中间时钟信号具有等于所述基准时钟信号频率的第一倍数的第一频率，所述第二中间时钟信号被与所述基准时钟信号比较用于减小两者之间的相位差，并具有等于所述第一频率被除以所述第一倍数所得的商的第二频率，和
一个延迟电路(11；31)，所述延迟电路被提供有所述第一中间时钟信号(CLK3)和所述基准时钟信号(CLK1)，并产生所述延迟时钟信号(CLK5)，所述延迟时钟信号(CLK5)的每个脉冲边缘从所述基准时钟信号的每个脉冲边缘延迟一个所述预定时间，所述预定时间等于所述第一中间时钟信号(CLK3)的一个脉冲周期的第二倍数，及
所述输出定时产生器包括：
一个第二锁相环(12)，其被提供有所述延迟时钟信号(CLK5)和所述伪输出信号(Sn)用以减少它们之间的相位差，并产生一个从所述基准时钟信号延迟的同步时钟信号(CLK2)，和
响应所述同步时钟信号(CLK2)的多个同步数据存储电路(13a-13n)，用于存储由所述输出信号(Sa-Sn-1)提供的第一数据和由所述伪数据信号(DY1)提供的第二数据，从而在所述输出时限输出所述输出信号和所述伪数据信号。
6．如权利要求5中提出的半导体集成电路器件，其特征在于，所述第一锁相环包括：
一个相位比较器(10a)，其具有被提供有所述基准时钟信号(CLK1)的输入节点和所述第二中间时钟信号(CLK4)，用以产生代表所述基准时钟信号和所述第二中间时钟信号之间相位差的控制电压信号(CTL1)，
一个低通滤波器(10b)，其被提供有所述控制电压信号(CTL1)，用以消除所述控制电压信号中的高频噪声，
一个电压控制振荡器(10c)，其被提供有从所述低通滤波器来的所述控制电压信号并响应所述控制电压信号的幅度，用于产生所述第一中间时钟信号(CLK3)，和
一个分频器(10d)，其被提供有第一中间时钟信号(CLK3)，用于产生所述第二中间时钟信号(CLK4)和所述伪数据信号(DY1)。
7．如权利要求5中提出的半导体集成电路器件，其特征在于，所述延迟电路包括：
一个复位信号产生器(11m)，其被提供有所述基准时钟信号(CLK1)和所述第一中间时钟信号(CLK3)，用以周期地产生与所述两者之一的脉冲边缘同时的一复位信号(RESET)，和
一个用所述复位信号(RESET)复位的计数器(11k)，其响应所述第一中间时钟信号(CLK3)，用于改变其中所存储的数值，并当所述数值达到所述第二倍数时，产生所述延迟时钟信号(CLK5)。
8．如权利要求7中提出的半导体集成电路器件，其特征在于，所述计数器包括：
串联的第一双稳态电路(11a-11c)，它们各自具有被提供有所述复位信号(RESET)的复位节点(R)，并响应所述第一中间时钟信号(CLK3)，以产生各自的代表所述数值的数字信号(Q1/Q2/Q3)，
一个逻辑门(11d/11e)，其对所述数字信号进行逻辑操作，当所述数值达到目标数值时产生一触发信号，和
第二双稳态电路(11f)，其连接至所述逻辑门的输出节点，用以产生所述延迟时钟信号。
9．如权利要求6中提出的半导体集成电路器件，其特征在于，所述第一锁相环(21)还包括一个寄存器(21a)，所述寄存器以可重写方式存储所述第一倍数，并连接至所述电压控制振荡器和所述分频器，用以向所述分频器提供所述第一倍数。
10．如权利要求7中提出的半导体集成电路器件，其特征在于，所述计数器(31)包括：
串联的第一双稳态电路(11a-11c)，它们各自具有被提供有所述复位信号(RESET)的复位节点(R)，并响应所述第一中间时钟信号(CLK3)，以产生各自的代表所述数值的数字信号(Q1/Q2/Q3)，
一个比较电路(33a)，其连接至所述第一双稳态电路，并将所述数值与目标数值比较，用以产生触发信号(Q31)，
一个以可重写方式存储所述目标数值的寄存器(33b)，和
一个第二双稳态电路(11f)，其响应所述触发信号用于产生所述延迟时钟信号。
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