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CN1652255A - 半导体存储器件和半导体存储器件的测试方法 - Google Patents

半导体存储器件和半导体存储器件的测试方法 Download PDF

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CN1652255A CNA2005100078740A CN200510007874A CN1652255A CN 1652255 A CN1652255 A CN 1652255A CN A2005100078740 A CNA2005100078740 A CN A2005100078740A CN 200510007874 A CN200510007874 A CN 200510007874A CN 1652255 A CN1652255 A CN 1652255A
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Abstract

包括将多个存储块(5)排列而成的1个或多个存储板(4)，并包括对从存储板(4)内选择存储块(5)用的块地址信号进行译码，输出独立地选择存储块的块选择信号(BSEL0～3)，同时在规定的测试模式中，使块选择信号全部成为选择状态并可输出的块译码电路；以及使块选择信号(BSEL0～3)的信号电平反转或非反转的块选择信号反转电路。

Description

半导体存储器件和半导体存储器件的测试方法
技术领域
本发明涉及半导体存储器件和对半导体存储器件内的多个存储块的测试方法，特别是涉及对非易失性半导体存储器件的多个存储块的测试方法。
背景技术
在半导体存储器件的测试中，除了存储单元单位的通常的工作测试外，为了确保可靠性，还有以全部存储单元为对象施加电应力的应力施加试验。
特别是，在非易失性半导体存储器件中，有必要保证全部存储单元的写入和擦除，以及数据保持的特性正常。例如，有借助于应力施加试验，通过在恒定时间(应力施加时间)内对全部存储单元施加电应力(过电压或过电流)，并对施加应力前后的上述特性进行比较，以实现该种保证的方法。
在应力施加试验中，有必要使全部存储单元成为应力施加状态(由于对存储单元施加电应力，使存储单元的各端子电位为所设定的电位的状态)，并使该应力施加状态保持恒定时间。在该应力施加试验中，一旦使多个存储单元成为应力施加状态，则通过抑制总的应力施加时间，可降低制造成本(在此处，特别是制造后试验所需的成本)。
另一方面，在半导体存储器件中，由于在半导体衬底内存在缺陷，在制造工序过程中存在粒子，所以存在一部分存储单元不能正常工作的缺陷存储单元。从而，如果仅仅将全部存储单元都能正常工作的完全合格品作为合格品，则制造成品率降低，故一般采取在测试时对缺陷存储单元进行冗余补救的方法。
作为通常采用的冗余补救技术，是在存储单元阵列内的包含缺陷存储单元的缺陷行或缺陷列中，或者在全部行或列中，将其中有缺陷的缺陷行或缺陷列置换成在存储单元阵列的周边部预先准备好规定条数的冗余行或冗余列的方法。此时，将缺陷行地址和缺陷列地址存储在缺陷地址存储装置中，并与存储了从外部输入的地址中的该地址部分的缺陷行地址和缺陷列地址进行比较，当二者一致时，便自动地选择冗余行或冗余列。
行或列的补救是对存储单元单位或沿行方向或列方向发生的缺陷模式有效的补救方法，但可补救的行或列受冗余行或冗余列的条数限制，伴随制造工艺的微细化，对发生频度增高的起因于粒子的多位连续缺陷(多个缺陷存储单元形成连续的块而成为缺陷)等，这并非有效的补救方法。
因此，有一种将由一定单位的多个存储单元构成的存储块作为补救单位而总括地补救该存储块的块冗余补救方式。如果是该块冗余补救方式，则可有效地补救起因于上述粒子的多位连续缺陷等，可提高制造成品率。
可是，在对于经过了该块冗余补救的补救合格品进行上述应力施加时，由于经过了补救的缺陷存储块并未治愈缺陷原因，而只是来自外部的不能供利用者，当作为缺陷原因存在布线的深短路时，就出现了由于该缺陷原因而施加的电应力并没有被正常地施加，同时施加相同的电应力的其它的正常存储块也没有正常地经受试验的不良现象。
另外，在闪速存储器等非易失性半导体存储器件中，测试时有使全部存储单元一度形成擦除状态的处理，但对全部存储单元一起进行该擦除工作时，会发生同样的问题。也就是说，在对缺陷存储块施加擦除电压时，发生了因布线的短路等而擦除电压的电压电平降低，而其它正常的存储块却得不到正常擦除的问题。除此之外，在对多个存储块进行同样的电压施加时，发生了与该多个存储块中包含缺陷存储块同样的问题。
为了消除这些问题，一般采取以下方法：以往对不含缺陷块的合格品选择全部存储块，进行规定的电应力的施加；对含缺陷块的合格品不进行全部存储块的同时选择，而是逐一地进行选择，对每个存储块进行上述电应力的施加。
另外，在特开平8-106796号公报的半导体存储器件中，对测试用的全部存储块采取一起写入/一起擦除模式时，公布了使切换为冗余块的缺陷块为非选择的结构。
在对含缺陷块的合格品的现有的应力施加试验和一起写入/一起擦除处理中，存在以下问题。即，在对含缺陷块的合格品以存储块为单位进行处理时，处理时间按存储块的数目增加，成为制造成本居高不下的主要原因。特别是，由于随着大容量化和制造工艺的微细化，有存储块数目增加、含缺陷块的合格品的比例增加的趋势，制造成本居高不下变得显著。
另外，在特开平8-106796号公报的半导体存储器件的上述结构中，作为使切换为冗余块的缺陷块为非选择用的机构，存在必须存储该缺陷块的地址，识别缺陷块，无法应用于块冗余补救处理前的测试及应力施加试验的问题。另外，特开平8-106796号公报的上述结构不特意以应力施加试验中的缺陷块的问题为前提。
发明内容
本发明是鉴于上述问题而进行的，其目的在于：提供消除上述问题，在多个存储块中包含缺陷块时，仅仅使该缺陷块简单地成为非选择，对多个存储块可执行规定的测试工作的半导体存储器件和半导体存储器件的测试方法。
为达到上述目的的本发明的半导体存储器件是将多个存储单元排列成阵列状，形成存储块，配备1个或多个存储板而成的半导体存储器件，其中，存储板系将多个上述存储块排列而成，其第1特征在于：包括对从上述存储板内选择上述存储块用的块地址信号进行译码，输出独立地选择上述存储块的块选择信号，同时在规定的测试模式中，使上述块选择信号全部为选择状态或非选择状态并可输出的块译码电路和使上述块选择信号的信号电平反转或非反转的块选择信号反转电路。
本发明的半导体存储器件除上述第1特征外，其第2特征在于：包括在上述规定的测试模式中，在上述存储板内存在缺陷块时，对上述块译码电路输入上述缺陷块的块地址，使之进行通常的译码处理，对上述块选择信号反转电路进行使之作上述反转处理的控制，在上述存储板内不存在缺陷块时，进行选择该存储板内的全部上述存储块的控制的板控制电路。
此外，本发明的半导体存储器件除上述第2特征外，其第3特征在于：在上述存储板内不存在缺陷块时，上述板控制电路对上述块译码电路输出上述块选择信号，使之全部成为选择状态，对上述块选择信号反转电路使之作上述非反转处理，或者，对上述块译码电路输出上述块选择信号，使之全部成为非选择状态，对上述块选择信号反转电路进行使之作上述反转处理的控制。
按照具备了上述某种特征的本发明的半导体存储器件，例如，在应力施加试验等规定的测试模式中，在存储板内包含缺陷块时，通过对块译码电路输入缺陷块的块地址，使之进行通常的译码处理，对块选择信号反转电路进行使块选择信号的信号电平反转的控制，对包含缺陷块的存储板而言，对缺陷块的块选择信号成为非选择状态，对其它存储块的块选择信号成为选择状态，从而只有缺陷块成为非选择状态。此时，由于仅可将缺陷块地址输入到块译码电路中，即使未对缺陷块作冗余补救处理，也使选择除缺陷块以外的多个存储块的处理成为可能。其结果是，可简单地消除对多个存储块的应力施加试验中的缺陷块的问题，而且不拘对缺陷块的冗余补救的处理状态，均可实施多个存储块选择处理。另外，当存储板内不含缺陷块时，与以往一样，可选择全部的存储块。
本发明的半导体存储器件除上述第2或第3特征外，其第4特征在于：包括将多个上述存储板排列而成的存储器阵列，以及对从上述存储器阵列内选择上述存储板用的板地址信号进行译码，输出独立地选择上述存储板的板选择信号的板译码电路，上述板控制电路在上述规定的测试模式中对利用上述板选择信号成为非选择的上述存储板，进行选择该存储板内的全部上述存储块的控制。
按照具备了上述第4特征的本发明的半导体存储器件，对于用多个存储板构成的半导体存储器件，选择与上述第1至第3特征同样的多个存储块的处理成为可能。
本发明的半导体存储器件除上述某种特征外，其第5特征在于：包括：采用与上述存储块中的1个相同的存储单元数构成的相同结构的冗余块；以及当上述存储板内的1个上述存储块是缺陷块时，为了将上述缺陷块置换为上述冗余块，进行至少将上述缺陷块地址置换为上述冗余块的冗余块地址那样的内部地址置换操作的地址变换电路，上述块译码电路接受用上述地址变换电路变换后的块地址作为输入。
另外，按照具备了上述第5特征的本发明的半导体存储器件，通过用冗余块置换缺陷块，缺陷块的冗余补救成为可能。另外，对于块冗余补救后的半导体存储器件，如果将冗余块地址输入到地址变换电路，则由于缺陷块地址被输入到块译码电路，从而选择与上述第1至第3特征同样的多个存储块的处理成为可能。
为达到上述目的的本发明的半导体存储器件的测试方法是将多个存储单元排列成阵列状，形成存储块，配备1个或多个存储板而成的半导体存储器件的测试方法，其中，存储板系将多个上述存储块排列而成，其第1特征在于：具有下述工序：判定上述存储板内是否有缺陷存储块的判定工序；在上述判定工序中，当判定为存在上述缺陷存储块时，输入上述缺陷存储块的缺陷块地址作为从上述存储板内选择上述存储块的块地址，对于包含上述缺陷存储块的上述存储板，使上述缺陷块地址的全部译码信号反转并供给，选择上述缺陷存储块以外的全部上述存储块的第1块选择工序；以及对于上述存储板内的被选择的全部上述存储块，同时施加规定的应力或电压的施加工序。
本发明的半导体存储器件的测试方法除上述第1特征外，其第2特征在于：具有在上述判定工序中，当判定为不存在上述缺陷存储块时，对于上述存储板，使上述块地址的全部译码信号成为选择状态并供给，选择全部上述存储块的第2块选择工序。
按照具备了上述第1或第2特征的本发明的半导体存储器件的测试方法，例如，在应力施加试验等规定的测试模式中，在存储板内包含缺陷块时，通过输入缺陷块的块地址，进行使经过了译码处理的译码信号的信号电平反转的控制，对包含缺陷块的存储板而言，对缺陷块的译码信号成为非选择状态，对其它存储块的译码信号成为选择状态，从而只有缺陷块成为非选择状态。此时，由于为了进行译码处理仅可输入缺陷块地址，即使未对缺陷块作冗余补救处理，也使选择除缺陷块以外的多个存储块、施加规定的应力或电压的处理成为可能。其结果是，可简单地消除对多个存储块的应力施加试验中的缺陷块的问题，而且不拘对缺陷块的冗余补救的处理状态，均可实施除缺陷块以外的多个存储块选择处理和施加处理。另外，当存储板内不含缺陷块时，与以往一样，可进行选择了全部的存储块的施加处理。
为达到上述目的的本发明的半导体存储器件的测试方法是将多个存储单元排列成阵列状，形成存储块，配备多个存储板而成的半导体存储器件的测试方法，其中，存储板系将多个上述存储块排列而成，其第3特征在于：具有下述工序：判定上述多个存储板内是否有缺陷存储块的判定工序；在上述判定工序中，当判定为存在上述缺陷存储块时，输入包含上述缺陷存储块的上述存储板的缺陷板地址作为选择上述存储板的板地址，使包含上述缺陷存储块的上述存储板成为选择状态，使其它的上述存储板成为非选择状态的第1板选择工序；在上述判定工序中，当判定为存在上述缺陷存储块时，输入上述缺陷存储块的缺陷块地址作为从上述存储板内选择上述存储块的块地址，对于用上述板选择工序所选择的上述存储板，使上述缺陷块地址的全部译码信号反转并供给，选择上述缺陷存储块以外的全部上述存储块，同时对于没有用上述板选择工序选择的上述存储板，选择该存储板内的全部上述存储块的第3块选择工序；以及对于上述多个存储板内的被选择的全部上述存储块，同时施加规定的应力或电压的施加工序。
本发明的半导体存储器件的测试方法除上述第3特征外，其第4特征在于：具有下述工序：在上述判定工序中，当判定为不存在上述缺陷存储块时，输入任意的板地址作为选择上述存储板的板地址，使上述多个存储板中的1个成为选择状态，使其它的上述存储板成为非选择状态的第2板选择工序；以及在上述判定工序中，当判定为不存在上述缺陷存储块时，对于用上述板选择工序所选择的上述存储板，使上述块地址的全部译码信号成为选择状态并供给，选择全部上述存储块，同时对于没有用上述板选择工序选择的上述存储板，选择该存储板内的全部上述存储块的第4块选择工序。
按照具备了上述第3或第4特征的本发明的半导体存储器件的测试方法，对于用多个存储板构成的半导体存储器件，选择与上述第1或第2特征同样的多个存储块的处理和施加处理成为可能。
附图说明
图1是示意性地表示本发明的非易失性半导体存储器件的一个实施例中的存储器阵列结构的方框图。
图2是示意性地表示本发明的非易失性半导体存储器件的一个实施例中的存储器阵列结构的另一方框图。
图3是表示本发明的非易失性半导体存储器件的一个实施例中的与多个块选择处理和块置换处理相关联的电路结构的方框图。
图4是表示本发明的非易失性半导体存储器件的一个实施例中的与多个块选择处理相关联的板选择电路的电路结构的逻辑电路图。
图5是表示本发明的非易失性半导体存储器件的一个实施例中的地址变换电路的逻辑电路图。
图6是表示本发明的非易失性半导体存储器件的一个实施例中的地址变换处理的具体例的地址变换表。
图7是表示本发明的非易失性半导体存储器件的一个实施例中的地址变换处理的具体例的地址图。
图8是示意性地表示图1所示的存储器阵列结构中的缺陷块的位置的一例的方框图。
图9是表示本发明的非易失性半导体存储器件的一个实施例中的引导块检测电路的一例的逻辑电路图。
图10是表示本发明的非易失性半导体存储器件的另一实施例中的与多个块选择处理相关联的板选择电路的电路结构的逻辑电路图。
具体实施方式
现根据附图，说明本发明的半导体存储器件及其测试方法(以下，适当地称为“本发明器件”和“本发明方法”)。以下，设想本发明器件是引导块型的闪速存储器的情形而加以说明。
在本发明器件中，整个器件中的通常工作模式中的功能块结构与现有的一般的引导块型的闪速存储器相同，关于各功能块(例如，地址输入电路、地址译码电路、数据输入输出电路、数据写入·擦除电路、进行与数据的读出和写入有关的控制的控制电路等的周边电路部)的逐一的详细说明从略，仅就本发明器件和本发明方法的特征电路结构和方法进行说明。
在图1中，示意性地示出了本发明器件的存储器阵列结构。在本实施例中，将存储器阵列1分离成存储器阵列主体部2和引导块部3。存储器阵列主体部2又被均等地分割成多个存储板4(在图1的例子中，为8个存储板)，而各存储板4又被均等地分割成4个存储块5。各存储块5系将多个存储单元排列成阵列状而被构成。在本实施例中，设想包括浮置栅结构的闪速存储晶体管而被构成的闪速存储单元，各存储块5为数据擦除单位。
在图1所示的块结构例中，由于存储器阵列主体部2内的总存储块数为32，从存储器阵列主体部2中选择1个存储块所需的块地址数为5位。在该地址位内，将高位的3位作为存储板选择用的板地址，将低位的2位规定为选择各存储板4内的4个存储块5中的1个的块地址。以下，除非特别说明，就将低位的2位的块地址仅称为块地址。再有，存储器阵列主体部2的存储板分割数和各存储板4内的块分割数仅仅是一个例子，不必限定于本实施例。
在本实施例中，以最高位(11111)的块地址作为特定块地址，将与该特定块地址对应的存储块设定为冗余块6。另外，将与存储器阵列主体部2分离而设置的引导块部3(相当于特定存储块)分配给同一特定块地址。如后面将要述及的，当该特定块地址“11111”从外部输入时，并不是选择冗余块6，而是选择引导块部3来构成该特定块地址。也就是说，在物理上包含冗余块的存储板在逻辑上形成包含引导块的结构。后面将述及详细的电路结构。
在引导块部3中，总存储单元数与存储器阵列主体部2中的1个存储块5相同，但引导块部3又被分割成多个小存储块7，被构成为能以各小存储块为单位而一起擦除。引导块部3由于需要将各小存储块7相互分离的结构，与存储器阵列主体部2中的1个存储块5相比，在面积方面增大了。因此，在存储器阵列主体部2内，如果要容纳引导块部3，则得到了在存储器阵列主体部2中产生多余的空间的结果，但在本实施例中，恰当地避免了这种不良情况。
在图1中，存储器阵列主体部2在左右各配置4个存储板4，在其中央则布设了为存储器工作(数据的读出、写入、擦除等)所需的信号线(例如，地址信号、数据信号、各种控制信号)。在图1中，在各存储板4的中央侧，对每一存储板都配置了存储板4的选择电路和为存储器工作所需的控制电路(各种译码电路、读出电路、写入·擦除电路等)。具体地说，如图2所示那样构成。在图2中，在左右横截多个存储块，配置全局位线，在各存储块内，在列方向(图2中的左右方向)设置局部位线，各存储块内的同一列的闪速存储单元的漏电极与共同的局部位线连接，局部位线形成为经规定的位线选择晶体管与全局位线连接的分层次的位线结构。利用这种结构，来自控制电路17的各种存储器工作可通过各位线对所选择的存储单元执行。另外，虽然未图示，但在行方向(图2中的上下方向)设置字线，各存储块内的同一行的闪速存储单元的栅电极与共同的字线连接，被构成为可借助于所选择的字线在行方向选择存储单元。引导块部3基本上也形成为与各存储板4类似的结构，设置与各存储板4同样的存储器工作所需的控制电路18。
接着，当存储器阵列主体部2内的存储块5(块地址“00000”～“11110”)中的1个是需要进行冗余补救的缺陷块时，对置换为冗余块地址“11111”的冗余块6的本发明方法的置换处理进行说明。
首先，说明与块置换处理相关联的电路结构。如图3所示，从外部输入的外部块地址输入到地址变换电路10和引导块检测电路11(相当于特定块地址检测电路)中。在引导块检测电路11中，当外部块地址为最高位地址“11111”的特定块地址时，输出规定的信号电平(例如高电平)的引导块选择信号Sbb。
地址变换电路10对于从存储了缺陷块地址的各地址位的状态(1或0)的缺陷块地址存储电路12输出的5位的缺陷块地址与冗余块地址(11111)的不一致部分通过对所输入的外部块地址的该地址位进行反转处理，变换为内部块地址输出。
用地址变换电路10变换后的内部块地址的高位3位的板地址输入到板译码电路13中，并从该电路输出8个板选择信号PSEL0～7。板选择信号PSEL0～7之一依据板地址的值输出规定的选择电平(例如高电平)，其它7个板选择信号输出非选择电平(例如低电平)。内部块地址的低位2位的块地址输入到块译码电路14中，并从该电路输出4个块选择信号BSEL0～3。
如图2所示，用引导块检测电路11生成的引导块选择信号Sbb、用板译码电路13生成的板选择信号PSEL0～7、用块译码电路14生成的块选择信号BSEL0～3输入到各存储板的板选择电路15和引导块选择电路16中。再有，板选择信号PSEL0～7中只有对应的1个输入到板选择电路15中。当引导块选择信号Sbb为高电平时，不拘板选择信号PSEL0～7的状态，全部的板选择电路15成为非选择状态，引导块选择信号Sbb被激活，成为选择状态。
接着，利用本发明方法，说明在某1个存储板内包含缺陷块，选择该缺陷块以外的全部存储块5和引导块部3用的电路结构。
如图3所示，块译码电路14除了块地址外，在规定的测试模式中，在选择多个存储块5时，输入转变为规定的信号电平(例如高电平)的第1多个块选择信号Smb1。当第1多个块选择信号Smb1转变为上述规定的信号电平(高电平)时，不拘块地址的状态，块译码电路14使块选择信号BSEL0～3的全部信号电平成为非选择状态(低电平)。
另外，当输入第2多个块选择信号Smb2，并且第2多个块选择信号Smb2转变为规定的信号电平(例如高电平)时，即使在特定块地址输入时，引导块检测电路11也使引导块选择信号Sbb成为特定块地址非检测状态(例如低电平)并输出。由此，在特定块地址输入时，可解除使存储器阵列主体部2成为非选择状态的控制。
如图2所示，除了引导块选择信号Sbb、板选择信号PSEL0～7、块选择信号BSEL0～3外，输入到引导块检测电路11中的第2多个块选择信号Smb2被输入到各存储板的板选择电路15和引导块选择电路16中。
在板选择电路15中，如图4所示，当第2多个块选择信号Smb2为上述规定的信号电平(高电平)时，设置使所输入的块选择信号BSEL0～3的全部在内部反转的块选择信号反转电路20。再有，在图4所示的实施例中，块选择信号反转电路20由“异”电路21(“异-或”电路)构成。此外，如图4所示，板选择电路15在通常的存储器工作中，当所输入的板选择信号PSEL0～7为非选择状态(低电平)时，被构成为使所输入的块选择信号BSEL0～3的全部在内部成为非选择状态(低电平)，不选择非选择的存储板内的存储块，而当第2多个块选择信号Smb2为上述规定的信号电平(高电平)时，利用块选择信号反转电路20，使所输入的块选择信号BSEL0～3的全部在内部成为选择状态(高电平)。存储板内的各存储块用块选择信号反转电路20的输出信号BSEL’0～3决定选择·非选择。
另外，当输入引导块选择信号Sbb和第2多个块选择信号Smb2，并且第2多个块选择信号Smb2为高电平时，引导块部3的引导块选择电路16被构成为：引导块部3内的全部小存储块成为选择状态。
接着，用块译码电路14和板选择电路15等的上述电路结构来说明同时选择多个存储块的顺序。
例如，在应力施加试验及全部块一起擦除模式等中，当有必要同时选择多个存储块时，与本发明器件连接的测试器判定在某个存储板内是否存在缺陷块。该判定例如可以调查已经执行了的工作测试的内容，另外，在进行后述的块冗余补救时，调研并判断块补救的有无。
当存在缺陷块时，第1多个块选择信号Smb1成为低电平，使块译码电路14成为可进行通常的译码处理的状态，将第2多个块选择信号Smb2设定为高电平。而且，从外部输入分别与缺陷块对应的的地址作为板地址和块地址。此处，假定后述的块冗余补救用的处理为未处理，地址变换电路10不将所输入的板地址和块地址进行变换处理而原样输出。
从而，从外部输入的缺陷块的板地址和块地址被原样输入到板译码电路13和块译码电路14中。各译码电路13、14与通常的存储器工作时同样地，对所输入的地址进行译码处理，输出板选择信号PSEL0～7和块选择信号BSEL0～3。此处，与缺陷块对应的板选择信号PSEL0～7之一和块选择信号BSEL0～3之一分别为高电平，其余则为低电平，被输入到各板选择电路15中。
由于含缺陷块的存储板的板选择信号PSELi(i为含缺陷块的板编号)为高电平，引导块选择信号Sbb为低电平，所以块选择信号BSEL0～3原样输入到块选择信号反转电路20中。此处，由于第2多个块选择信号Smb2为高电平，所以块选择信号反转电路20将所输入的块选择信号BSEL0～3反转，输出反转块选择信号BSEL’0～3。从而，与缺陷块对应的反转块选择信号BSEL’j(j为缺陷块编号)成为低电平，其它的反转块选择信号BSEL’成为高电平，选择缺陷块以外的全部存储块。
另一方面，由于不含缺陷块的存储板的板选择信号PSELk(k为不含缺陷块的板编号，k≠i)为低电平，引导块选择信号Sbb为低电平，所以块选择信号BSEL0～3全部为低电平，被输入到块选择信号反转电路20中。此处，由于第2多个块选择信号Smb2为高电平，所以块选择信号反转电路20将所输入的块选择信号BSEL0～3反转，输出反转块选择信号BSEL’0～3。从而，全部反转块选择信号BSEL’0～3成为高电平，选择全部存储块。
另外，由于输入到引导块选择电路16中的第2多个块选择信号Smb2为高电平，所以引导块部3内的全部小存储块成为选择状态。
按以上的要领选择含引导块部3的缺陷块以外的全部存储块。而且，可对所选择的全部存储块施加规定的电应力或电压，对所选择的全部存储块同时执行所希望的测试。
接着，当在某个存储板内是否存在缺陷块的判定中判定为不存在缺陷块时，使第1多个块选择信号Smb1成为高电平，使块译码电路14的全部块选择信号BSEL0～3的信号电平成为非选择状态(低电平)。此时，输入到地址变换电路10中的板地址和块地址可以是任意的地址。从外部输入的板地址和块地址被原样输入到板译码电路13和块译码电路14中。板译码电路13与通常的存储器工作时同样地，对所输入的地址进行译码处理，输出板选择信号PSEL0～7。另一方面，块译码电路14输出全部非选择状态的(低电平)块选择信号BSEL0～3。从而，由于全部非选择状态(低电平)的块选择信号BSEL0～3输入到全部的存储板的各板选择电路15中，所以不拘板选择信号PSEL0～7和引导块选择信号Sbb的信号电平，全部低电平的块选择信号BSEL0～3输入到块选择信号反转电路20中。此处，由于第2多个块选择信号Smb2为高电平，所以块选择信号反转电路20将所输入的块选择信号BSEL0～3反转，输出反转块选择信号BSEL’0～3。从而，在全部的存储板中，反转块选择信号BSEL’成为高电平，选择全部存储块。另外，由于输入到引导块选择电路16中的第2多个块选择信号Smb2为高电平，所以引导块部3内的全部小存储块成为选择状态。
按以上的要领选择含引导块部3的全部存储块。而且，可对所选择的全部存储块施加规定的电应力或电压，对所选择的全部存储块同时执行所希望的测试。
接着，说明地址变换电路10的电路结构以及地址变换处理的算法和地址变换处理后的存储块选择方法。
如图5所示，地址变换电路10在逻辑上用5个2输入“异-或非”电路(“同”电路)19构成。外部块地址的与各地址位对应的缺陷块地址的各地址位分别以各1位输入到各“同”电路19中。“同”处理在2个输入值(0或1)一致时输出1，在不一致时输出0。在本实施例中，由于冗余块地址为“11111”，所以缺陷块地址的地址位为0的场所相当于与冗余块地址不一致的场所。从而，利用上述“同”处理，在外部块地址的各地址位中，对缺陷块地址的地址位为0的场所进行反转处理，变换为内部块地址。也就是说，如果外部块地址的地址位为1则输出0，如果为0则输出1。反之，就不对缺陷块地址的地址位为1的场所进行反转处理，外部块地址的该地址位作为内部块地址的该地址位被原样输出。
例如，当以缺陷块地址为“01001”的情形作为例子进行说明时，从缺陷块地址的最低位算起对第2、第3和第5位进行反转处理，内部块地址成为“11111”。从而，当该缺陷块地址“01001”作为外部块地址输入到地址变换电路10中时，输出内部块地址“11111”。而且，内部块地址“11111”输入到板译码电路13和块译码电路14中，选择存储板7的块3的冗余块。
接着，验证关于全部块地址的上述“同”处理的地址变换处理。现分开考虑块地址的高位3位的板地址和低位2位的块地址。
如图6的变换表所示，对8个的全部存储板，以各2个存储板为一对，在各对中进行相互变换。同样地，对各存储板4内的4个的全部块，也以各2个块为一对，在各对中进行相互变换。以哪个存储板成对，还是以哪个存储块成对，均由缺陷块地址决定。在本实施例中，当依靠地址变换电路10，将外部块地址A变换为内部块地址B时，由于外部块地址B被变换为内部块地址A，外部块地址与内部块地址有对称的关系。
此处，存储板的变换由于是各存储板归拢在一起成为整体进行变换，并且存储块的变换在存储板内进行，所以同一存储板内的存储块在变换后也移至同一存储板内。这种情形示意性地示于图7。在图7中，将物理块地址作为在物理上与存储器阵列内的各存储块的实际配置场所对应的块地址处理。另外，图7的逻辑块地址图示出了物理上的存储板和存储块的位置与变换后的逻辑块地址的对应关系，通过地址变换处理，物理上的存储板和存储块的配置在逻辑上表现出何种变化呢？在左右的各块地址图中，相同的上下位置的存储板和存储块在物理上表现为相同的实体。图7中的箭头示出了即使输入表示缺陷块的物理块地址“01001”，也由于通过地址变换处理变换为内部块地址“11111”，所以选择位于原来的物理块地址“11111”上的冗余块的情形。
在物理块地址图中含缺陷块(参照图8中的打“×”的阴影部分)的存储板P2在逻辑块地址图中作为存储板P7处理，反之，在逻辑上含物理块地址图的引导块的存储板P7在逻辑块地址图中作为存储板P2处理。从而，当作为外部块地址(板地址)输入“010”时，选择内部块地址空间内的(也就是说，在实际的存储器阵列中的)存储板P7，反之，当作为外部块地址(板地址)输入“111”时，选择内部块地址空间内的存储板P2。
存储板内的各存储块也通过地址变换处理进行同样的变换。此处，当从外部输入缺陷块地址“01001”时，通过上述地址变换处理，选择内部块地址空间内的块地址“11111”的冗余块，缺陷块被置换为冗余块，作为结果，缺陷块由冗余块进行补救。反之，当从外部输入选择引导块部3的特定块地址“11111”时，通过上述地址变换处理，选择内部块地址空间内的块地址“01001”的缺陷块(参照图8中的打“×”的阴影部分)，在此处，由于没有恰当地选择引导块部3，所以如上所述，当通过引导块检测电路11输入特定块地址“11111”时，则强制性地进行选择引导块部3的处理。
在不存在缺陷块时，通过将缺陷块设定为与冗余块地址相同的“11111”，由于在上述“同”处理中全部不进行反转处理，所以外部块地址作为内部块地址被原样输出。
在本实施例中，由于冗余块地址为“11111”，所以成为上述“同”处理，而在冗余块地址为“00000”时，由于缺陷块地址的地址位的1个场所相当于与冗余块地址不一致的场所，所以不是“同”处理，而是“异”处理为宜。但是，由于“异”处理也可以是将“同”处理的输出反转，所以在具体的电路结构中，可适当地使用“同”电路或“异”电路。
此处，将缺陷块地址的各地址位输出到地址变换电路10中的缺陷块地址存储电路12例如通过将1对闪速存储单元分配给各地址位，将一方设定为高阈值电压，将另一方设定为低阈值电压，借助于哪个闪速存储单元被写入高阈值电压，可存储各地址位的状态(0或1)。再有，通过对各地址位使用2个闪速存储单元，以低消耗电流且可靠地读出各地址位的状态成为可能。
或者，也可将1个闪速存储单元分配给各地址位，使擦除状态与冗余块地址相对应，构成为仅对不一致的场所写入。利用这种结构，可以使用相同的地址变换电路10，而不限于冗余块地址为“11111”的情形。另外，在地址变换电路10以“异”处理为基础时，也可以仅对闪速存储单元中缺陷块地址与冗余块地址一致的场所写入。按照这种结构，当不存在缺陷块时，无需使默认的缺陷块地址存储到缺陷块地址存储电路12中。
再有，不管是上述哪种结构，最好均从外部对缺陷块地址存储电路12的闪速存储单元写入，或者，最好构成为可写入·可擦除。此时，例如从外部接受特定的指令，转移至缺陷块地址存储电路12的改写模式，执行上述各闪速存储单元的擦除、写入。
接着，简单地说明引导块检测电路11。在本实施例中，由于特定块地址为“11111”，所以如图9所示，在逻辑上用5输入的“与”(“AND”)电路简单地构成。将外部块地址的各地址位输入到各输入端。再有，在特定块地址为“00000”时，按照同样的思路，引导块检测电路11在逻辑上可用5输入的“或-非”(“NOR”)电路简单地构成。
接着，说明在执行块冗余补救处理、将缺陷块地址存储到缺陷块地址存储电路12中，地址变换电路10被设定为可进行置换缺陷块与冗余块的变换后，同时选择多个存储块的顺序。此时，在某个存储板内是否存在缺陷块的判定中，当然判定为存在缺陷块。
此时，在从外部输入分别与缺陷块对应的板地址和块地址时，由于用地址变换电路10变换为冗余块地址，所以从外部输入冗余块地址即特定块地址。从而，地址变换电路10输出分别与缺陷块对应的板地址和块地址。另外，在与该地址输入的同时，第1多个块选择信号Smb1成为低电平，使块译码电路14成为可进行通常的译码处理的状态，将第2多个块选择信号Smb2设定为高电平。
此处，在通常的存储器工作模式中，当从外部输入特定块地址时，引导块检测电路11检测该输入，使引导块选择信号Sbb成为高电平后输出，但由于第2多个块选择信号Smb2为高电平，所以引导块选择信号Sbb被固定为低电平。从而，基于用板译码电路13如常地被进行了译码处理的板选择信号PSEL0～7而选择存储器阵列主体部2的各存储板。从而，地址变换电路10由于输出分别与缺陷块对应的板地址和块地址，所以进行了与未进行上述地址变换处理的情形相同的处理。由于以后的处理顺序与上述说明重复，此处就从略了。
接着，说明本发明器件的另一实施例。
(1)在上述实施例中，其结构是：对各存储板4共同地设置块译码电路14，将其译码信号即块选择信号BSEL0～3输入到各板选择电路15中，但也可代之以将块译码电路14设置在各板选择电路15内。此时，用地址变换电路10变换后的内部块地址(低位2位)不经译码处理而直接输入到各板选择电路15中。
在对每个存储板局部地设置块译码电路14时，可独立地进行块译码电路14的控制。也就是说，对不含缺陷块的存储板，可进行与上述实施例中的不含缺陷块的情形同样的处理。例如，试考虑如下的结构：如图10所示，通过将输入到块译码电路14中的第1多个块选择信号Smb1设为第2多个块选择信号Smb2的“非”逻辑与板选择信号PSEL0～7的“非”逻辑的“或”(即“或-非”(“NOR”))，在第2多个块选择信号Smb2为高电平，存储板为非选择(板选择信号PSEL0～7为低电平)时，将第1多个块选择信号Smb1定为高电平。按照图10所示的电路结构，在通常的存储器工作时，由于第2多个块选择信号Smb2为低电平，所以第1多个块选择信号Smb1成为低电平，而与存储板的选择·非选择无关，块译码电路14执行通常的译码处理。另外，即使第2多个块选择信号Smb2为高电平时，只要是存储板的选择状态(板选择信号PSEL0～7为高电平)，第1多个块选择信号Smb1就成为低电平，块译码电路14执行通常的译码处理。
从而，对于不含缺陷块的非选择存储板，块选择信号BSEL0～3全部成为非选择状态，块选择信号反转电路20使所输入的块选择信号BSEL0～3的全部在内部成为选择状态(高电平)。从而，执行与上述实施例中的不含缺陷块的情形同样的处理。另外，对于含缺陷块的选择存储板，由于执行通常的译玛处理，所以执行与上述实施例中的含缺陷块的选择存储板同样的处理。
此处，作为又一实施例，局部的块译码电路14在第1多个块选择信号Smb1为高电平时，可使全部的块选择信号BSEL0～3成为选择状态，并且变更块选择信号反转电路20，使得在第2多个块选择信号Smb2为高电平时，进行非反转处理。
(2)在上述实施例中，虽然假定了本发明器件为引导块型闪速存储器的情形，但本发明的多个存储块选择处理，也就是说本发明方法即使应用于特定存储块不是引导块的均等块型的闪速存储器，也能有效地发挥其功能。
(3)在上述实施例中，虽然假定了特定块地址为“11111”的情形，但特定块地址不限定于块地址的最高位地址，最低位地址也可，并且其中间的地址也可。
(4)在上述实施例中，虽然例示了缺陷块地址存储电路12存储缺陷块地址的形态，但由于特定块地址为“11111”或“00000”的情形实质上与存储冗余块地址的各地址位的不一致部分或一致部分的情形等效，所以一般来说，可存储与缺陷块地址和冗余块地址的不一致部分或一致部分的地址位。
(5)在上述实施例中，虽然说明了用配备了1个冗余块7的存储器阵列主体部2和引导块部3所构成的存储器阵列1为1个的情形，但本发明器件也可包括多个该存储器阵列1。
(6)在上述实施例中，虽然假定了闪速存储单元作为存储单元，但存储单元不限定于此。另外，存储单元在其存储状态的不同以存储晶体管的阈值电压的不同而出现以外，即使是MRAM、OUM、RRAM之类的可变电阻元件型的存储单元，同样的本发明的块置换处理也能适用。此外，本发明的多个存储块选择处理的思路也能应用于其它的半导体存储器件。
虽然本发明用优选实施例进行了说明，但要知道，可以由专业技术人员在不背离本发明的宗旨和范围的情况下进行种种变形和变更。因此，本发明应该由所附权利要求来量度。

Claims (9)

1.一种半导体存储器件，其特征在于，包括：
将多个存储单元排列成阵列状，并将所形成的多个存储块排列而成的存储板的1个或多个；
对从上述存储板内选择上述存储块用的块地址信号进行译码，输出独立地选择上述存储块的块选择信号，同时在规定的测试模式中，使上述块选择信号全部成为选择状态或非选择状态并可输出的块译码电路；以及
使上述块选择信号的信号电平反转或非反转的块选择信号反转电路。
2.如权利要求1所述的半导体存储器件，其特征在于：
包括在上述规定的测试模式中，在上述存储板内存在缺陷块时，对上述块译码电路输入上述缺陷块的块地址，使之进行通常的译码处理，对上述块选择信号反转电路进行使之作上述反转处理的控制，在上述存储板内不存在缺陷块时，进行选择该存储板内的全部上述存储块的控制的板控制电路。
3.如权利要求2所述的半导体存储器件，其特征在于：
在上述存储板内不存在缺陷块时，上述板控制电路对上述块译码电路输出上述块选择信号，使之全部成为选择状态，对上述块选择信号反转电路使之作上述非反转处理，或者，对上述块译码电路输出上述块选择信号，使之全部成为非选择状态，对上述块选择信号反转电路进行使之作上述反转处理的控制。
4.如权利要求2所述的半导体存储器件，其特征在于：
包括：
将多个上述存储板排列而成的存储器阵列；以及
对从上述存储器阵列内选择上述存储板用的板地址信号进行译码，输出独立地选择上述存储板的板选择信号的板译码电路，
上述板控制电路在上述规定的测试模式中对利用上述板选择信号成为非选择的上述存储板，进行选择该存储板内的全部上述存储块的控制。
5.如权利要求1所述的半导体存储器件，其特征在于：
包括：
采用与上述存储块中的1个相同的存储单元数构成的相同结构的冗余块；以及
当上述存储板内的1个上述存储块是缺陷块时，为了将上述缺陷块置换为上述冗余块，进行至少将上述缺陷块地址置换为上述冗余块的冗余块地址那样的内部地址置换操作的地址变换电路，
上述块译码电路接受用上述地址变换电路变换后的块地址作为输入。
6.一种半导体存储器件的测试方法，其特征在于：
其中，上述半导体存储器件包括：将多个存储单元排列成阵列状，并将所形成的多个存储块排列而成的1个或多个存储板，
该半导体存储器件的测试方法具有下述工序：
判定上述存储板内是否有缺陷存储块的判定工序；
在上述判定工序中，当判定为存在上述缺陷存储块时，输入上述缺陷存储块的缺陷块地址作为从上述存储板内选择上述存储块的块地址，对于包含上述缺陷存储块的上述存储板，使上述缺陷块地址的全部译码信号反转并供给，选择上述缺陷存储块以外的全部上述存储块的第1块选择工序；以及
对于上述存储板内的被选择的全部上述存储块，同时施加规定的应力或电压的施加工序。
7.如权利要求6所述的半导体存储器件的测试方法，其特征在于：
具有在上述判定工序中，当判定为不存在上述缺陷存储块时，对于上述存储板，使上述块地址的全部译码信号成为选择状态并供给，选择全部上述存储块的第2块选择工序。
8.一种半导体存储器件的测试方法，其特征在于：
其中，上述半导体存储器件包括：将多个存储单元排列成阵列状，并将所形成的多个存储块排列而成的多个存储板，
该半导体存储器件的测试方法具有下述工序：
判定上述多个存储板内是否有缺陷存储块的判定工序；
在上述判定工序中，当判定为存在上述缺陷存储块时，输入包含上述缺陷存储块的上述存储板的缺陷板地址作为选择上述存储板的板地址，使包含上述缺陷存储块的上述存储板成为选择状态，使其它的上述存储板成为非选择状态的第1板选择工序；
在上述判定工序中，当判定为存在上述缺陷存储块时，输入上述缺陷存储块的缺陷块地址作为从上述存储板内选择上述存储块的块地址，对于用上述第1板选择工序所选择的上述存储板，使上述缺陷块地址的全部译码信号反转并供给，选择上述缺陷存储块以外的全部上述存储块，同时对于没有用上述第1板选择工序选择的上述存储板，选择该存储板内的全部上述存储块的第3块选择工序；以及
对于上述多个存储板内的被选择的全部上述存储块，同时施加规定的应力或电压的施加工序。
9.如权利要求8所述的半导体存储器件的测试方法，其特征在于：
具有下述工序：
在上述判定工序中，当判定为不存在上述缺陷存储块时，输入任意的板地址作为选择上述存储板的板地址，使上述多个存储板中的1个成为选择状态，使其它的上述存储板成为非选择状态的第2板选择工序；以及
在上述判定工序中，当判定为不存在上述缺陷存储块时，对于用上述第2板选择工序所选择的上述存储板，使上述块地址的全部译码信号成为选择状态并供给，选择全部上述存储块，同时对于没有用上述第2板选择工序选择的上述存储板，选择该存储板内的全部上述存储块的第4块选择工序。
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