CN1629978A

CN1629978A - 存储电路、半导体装置、电子设备以及驱动方法

Info

Publication number: CN1629978A
Application number: CN200410095611.5A
Authority: CN
Inventors: 小出泰纪
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-12-19
Filing date: 2004-12-02
Publication date: 2005-06-22
Also published as: KR100663212B1; JP2005203082A; US20050135142A1; KR20050062444A

Abstract

本发明提供一种主要在程序电路等的存储电路中使用，可以简单、可靠地读取存储数据的存储电路。包括：含有第一端及第二端的触发器；用于向第一端提供第一电容的第一铁电电容器；用于向第二端提供第一电容之外的第二电容的第二铁电电容器；向将第一电容及第二电容供给第一端及第二端的触发器开始提供驱动所述触发器的马区动电压的电源。向第一铁电电容器及第二铁电电容器写入互补的数据。

Description

存储电路、半导体装置、电子设备以及驱动方法

技术领域

本发明涉及一种存储电路、半导体装置、电子设备以及驱动方法。本发明尤其涉及能够简单读取存储数据的存储电路、包括该存储电路的半导体装置及电子设备，以及驱动方法。

背景技术

作为现有技术的存储单元，已在日本专利特开昭64-66899号公报(专利文献1)中公开。由所述专利文献1公开的存储单元包括具有两个内部节点的静态单元、和具有两个铁电电容器的非易失性部分。还有，通过在铁电电容器上施加该铁电电容器接受极化翻转的电压，一侧内部节点电压比另一侧的内部节点电压稍有提高。通过这种方法，将数据从非易失性部分传送到静态单元。

(专利文献1)日本专利特开昭64-66899号公报。

但是，在专利文献1公开的现有技术的存储单元中，当将数据从非易失性部分向静态单元传送时，需要进行位线的预充电，而且，为铁电电容器施加电压。所以，出现的问题是动作变得复杂。还有，对于所述专利文献1公开的现有技术的存储单元，虽然一部分内部节点电压比另一部分内部节点电压增高，但是，其差别很微小。所以，如果组成静态单元的晶体管的阈值电压出现制造偏差，那么，也会发生静态单元误动作的问题。

发明内容

所以，本发明的目的在于提供可以解决上述现有技术的缺陷的存储电路、半导体装置、电子设备以及驱动方法。该目的可通过对权利要求范围中的独立权利要求的技术特征进行组合而实现。而且，从属权利要求规定了对本发明更有利的具体实施例。

为达到所述目的，根据本发明第一方面，提供一种存储电路，其特征在于包括：具有第一端及第二端的触发器；将第一电容提供给所述第一端的第一铁电电容器；将不同于第一电容的第二电容提供给所述第二端的第二铁电电容器；对于将所述第一电容及所述第二电容提供给所述第一端及所述第二端的所述触发器，开始提供驱动所述触发器的驱动电压的电压源。

在所涉及的结构中，将驱动电压提供给触发器时，第一端及第二端的电位根据第一电容及第二电容上升。即，第一端及第二端的电位与基于第一铁电电容器及第二铁电电容器的常电介体特性的电容对应上升。因此，通过第一电容及第二电容设定触发器保存的存储数据。由此，根据这样的结构，本发明可以提供一种可以通过设定第一电容值及第二电容值而容易地保存存储数据，并且，可以用非常简单的结构读取该存储数据的存储电路。

根据本发明的第二方面，提供一种存储电路，其特征在于，包括：具有第一端及第二端的触发器；向所述第一端提供第一电容的第一铁电电容器；向所述第二端提供不同于所述第一电容的第二电容的第二铁电电容器；控制是否电连接所述第一端和所述第二端的短路部。其中，在这种情况下，最好所述存储电路还包括控制是否电连接所述触发器和所述第一铁电电容器及所述第二铁电电容器的结合部，所述短路部根据所述接合部将所述触发器和所述第一铁电电容器及所述第二铁电电容器电连接的时序，电分离所述第一端和所述第二端。

根据这种构成，可以使第一端的电位和第二端的电位为大致相同的电位。即，根据所涉及的结构，因为是以第一端及第二端的电位为相同电位的状态，所以能够根据第一电容和第二电容，控制第一端及第二端的电位。因此，根据所涉及的构成，可以提供一种采用极其简单的结构就能够稳定地读取该当存储数据的存储电路。

还有，在所述构成中，短路部在第一电容及第二电容充电前电分离第一端及第二端。因此，根据所涉及的构成，基于第一电容及第二电容的容量差，可以更有效地控制第一端及第二端的电位。所以，根据所涉及的构成，可以提供一种更可靠读取存储数据的存储电路。

根据本发明所涉及的第三方面，提供一种存储电路，其特征在于，包括：含有输入端及输出端的第一时钟控制式反相器；将所述输出端输出的信号翻转并提供给所述输入端的第二时钟控制式反相器；向所述输入端提供第一电容的第一铁电电容器；向所述输出端提供不同于所述第一电容的第二电容的第二铁电电容器；控制是否使所述第一时钟控制式反相器及所述第二时钟控制式反相器工作的控制部。此时，最好所述存储电路还包括向所述第一时钟控制式反相器及所述第二时钟控制式反相器提供驱动电压的电源，所述控制部在所述驱动电压的电位超过所述第一时钟控制式反相器及所述第二时钟控制式反相器的阈值电压后，使所述第一时钟控制式反相器及所述第二时钟控制式反相器工作。

在所涉及的构成中，根据第一电容及第二电容使第一端及第二端的电位上升和/或下降的时序，可以通过控制信号进行控制。因此，在所涉及的构成中，提供一种存储电路，例如，提供给所述第一时钟控制式反相器及所述第二时钟控制式反相器的电源电压稳定后等的所述存储电路的动作稳定后，可以控制第一端及第二端的电位，所以，用极为简单的构成就能够可靠地读取所述存储数据。

优选所述存储电路还包括使所述第一铁电电容器及所述第二铁电电容器两端大致为相同电位的放电部。根据所述构成，可以使施加到所述第一铁电电容器及所述第二铁电电容器的电压大致为0V。因此，可以抑制第一铁电电容器及第二铁电电容器的劣化。

根据本发明的第四方面，提供一种存储电路，其特征在于，包括：含有第一端及第二端的触发器；将第一电容提供给所述第一端的第一铁电电容器；将不同于所述第一电容的第二电容提供给所述第二端的第二铁电电容器；使所述第一铁电电容器的两端短路的第一开关；以及使所述第二铁电电容器的两端短路的第二开关。

最好所述第一铁电电容器及所述第二铁电电容器被写入互补数据。根据上述构成，可以与所述第一铁电电容器及所述第二铁电电容器写入的数据的组合相对应，组合第一电容及第二电容。因此，可以非常容易地向第一端及第二端提供所需的容量差。

根据本发明的第五方面，提供一种包括上述存储电路的半导体装置，这里所谓的半导体装置是指由包括本发明的存储电路的半导体构成的普通装置。虽然对其构成无特别限定，但是，例如涵盖所有必要配置含有上述存储电路的存储装置的所有装置，所述存储装置包括：铁电存储器装置、DRAM、闪存存储器等的存储装置等。

根据本发明的第六方面，提供一种电子设备，其特征在于包括上述半导体装置。这里，所谓的电子设备是指具有包含本发明所涉及的半导体装置、能实现规定功能的普通设备。虽然对其构成无特别限定，但是，例如，包括必要配备诸如装有所述半导体装置的计算机通用装置、便携电话、PHS、PDA、电子记事本、IC卡等存储装置的所有装置。

根据本发明的第七方面，提供一种驱动方法，该驱动方法用于驱动包含具有第一端及第二端的触发器的存储电路，其特征在于，包括：向所述第一端提供第一电容的步骤；向所述第二端提供不同于第一电容的第二电容的步骤；以及对所述触发器，开始提供驱动电压的步骤。

优选，所述存储电路包括：具有所述第一电容的第一铁电电容器及具有所述第二电容的第二铁电电容器；赋予所述第一电容的步骤包括电连接所述第一端和所述第一铁电电容器的步骤；赋予所述第二电容的步骤包括电连接所述第二端和所述第二铁电电容器的步骤。

附图说明

图1是作为根据本发明一实施例的半导体装置而例举的铁电存储装置500的构成图；

图2为程序电路100的第一实施例示意图；

图3为第一实施例的程序电路100的动作的时序图；

图4为第一铁电电容器122及第二铁电电容器124的迟滞特性示意图；

图5为程序电路100的第二实施例示意图；

图6为第二实施例程序电路100的动作的时序图；

图7为表示程序电路100的第三实施例的构成图；

图8为表示程序电路100的第四实施例的构成图；

图9为表示第四实施例程序电路100的动作的时序图；

图10是作为根据本发明一实施例的电子设备而例举的个人计算机1000的构成立体图。

具体实施方式

以下参照附图，对本发明的优选实施例进行详细说明。以下阐述的实施方式，并非不正当限定权利要求范围所记载的本发明的内容，本实施方式中描述的构成也未必全部都作为本发明的解决手段加以采用。

图1表示一例根据本发明一个实施例的半导体装置的铁电存储装置500构成图。铁电存储装置500包括存储单元阵列510、列译码器520、行译码器530、控制部560、冗余单元阵列550、以及冗余电路600。

存储单元阵列510包括排列成阵列形状的多个铁电电容器。各铁电电容器通过字线WL1～WLm(m为大于等于2的整数)以及位线BL1～BLn(n为大于等于2的整数)中的任一位线BL及字线WL控制。具体地讲，通过控制位线BL及字线WL的电位，读取写入所述铁电电容器的数据，以及将数据写入所述铁电电容器。

控制部560集中控制铁电存储装置500的动作。具体地讲，控制部560应从铁电电容器读取数据，及向铁电电容器写入数据，将各自的行地址信号以及列地址信号提供给行译码器530以及列译码器520。还有，控制部560向冗余电路600提供控制程序电路100的控制信号。控制部560还生成驱动铁电电容器500的驱动电压，并提供给包括程序电路100的各部。

行译码器530控制字线WL1～WLm的电位。具体地讲，行译码器530从控制部560接收行地址信号，根据该行地址信号，选择指定的字线WLj(j为从1开始的m整数)。还有，列译码器520控制位线BL1～BLn的电位。具体地讲，列译码器520从控制部560接收列地址信号，根据该列地址信号，选择指定的位线BLk(k为从1开始的n整数)。用这种方法，选择与由行译码器530所选择的字线WLk、由列译码器520所选择的位线BLk对应的铁电电容器。

冗余电路600包括多个程序电路100。冗余电路600根据从程序电路100输出的输出信号以及行地址信号，生成禁止对由该当输出信号及列地址信号特定的规定位线BLk进行访问的禁止信号，并提供给列译码器520。还有，冗余电路600，在选择了被禁止存取的位线BLk时，冗余电路600进行控制，使其在冗余单元阵列550中选择冗余位线BL来代替该位线BLk，即，冗余电路600将被禁止访问的位线BLk置换为冗余位线。

图2表示程序电路100的第一实施例图。程序电路100包括触发器110、存储部120、放电部130、结合部140、写入部150、输出部160。程序电路100是一种电路，用于读取存储在非易失性存储装置的存储部120的存储数据，并且，通过将读取的所述存储数据写入触发器110，将所述存储数据作为输出信号OUT提供给外部。

触发器110包括：第一反相器112及第二反相器114、以及将所述触发器110与外部进行电连接的第一端116及第二端118。第一反相器112及第二反相器114分别包括输入端及输入端，第一反相器112的输出端电连接于第二反相器114的输入端，第二反相器114的输出端电连接于第一反相器112的输入端。还有，第一反相器112的输入端及第二反相器114的输出端电连接于第一端116，第一反相器112的输出端及第二反相器114的输入端电连接于第一端118。

存储部120包括第一铁电电容器122及第二铁电电容器124，第一铁电电容器122及第二铁电电容器124分别包括一端及另一端。第一铁电电容器122的一端为可以电连接于第一端116的结构，而第二铁电电容器124的一端，为可以电连接于第二端118的结构。还有，第一铁电电容器122的另一端及第二铁电电容器124的另一端电连接于阳极线126。

还有，由于在第一铁电电容器122及第二铁电电容器124存储互补的数据，所以，第一铁电电容器122和第二铁电电容器124基于一般介质特性的电容互不相同。因此，如果将触发器110与存储部120进行电连接时，第一铁电电容器122向第一端116提供指定电容，第二铁电电容器124向第二端118提供不同于所述指定电容的电容。

放电部130根据控制信号RE的电位控制第一铁电电容器122及第二铁电电容器124一端的电位，由此，使所述一端的电位和另一端的电位大致相同。具体地讲，放电部130通过使第一铁电电容器122一端及第二铁电电容器124一端的电位具有与阳极线126的电位大致相同的电位，从而使施加在第一铁电电容器122及第二铁电电容器124的电压大致为零。

在本实施例中，放电部130包括n型MOS晶体管132及134、第三反相器136。n型MOS晶体管132及134的一端接地，另一端分别与第一铁电电容器122及第二铁电电容器124进行电连接。即，n型MOS晶体管132及134根据栅极电位分别控制是否将第一铁电电容器122及第二铁电电容器124的一端的电位设定为接地电位。还有，第三反相器136将提供给输入端的控制信号RE的逻辑值反转后，提供给n型MOS晶体管132及134的栅极。

结合部140根据控制信号RE的电位，进行是否将触发器110和存储部进行电连接的控制。即，结合部140控制是否将第一铁电电容器122与第一端116进行电连接或是否将第二铁电电容器124与第二端118进行电连接。

在本实施例中，结合部140包括n型MOS晶体管142及144。对于n型MOS晶体管142，将其源极或者漏极的一方电连接于第一铁电电容器122，另一方电连接于第一端116。而且，n型MOS晶体管142根据栅极电位控制是否将第一铁电电容器122与第一端116进行电连接。还有，对于n型MOS晶体管144，将其源极或者漏极的一方电连接于第二铁电电容器124，另一方电连接于第二端118。而且，根据n型MOS晶体管144的栅极电位，控制是否将第二铁电电容器124与第二端118进行电连接。

写入部150根据控制信号IE及IN的电位，向触发器110写入存储数据。写入部150包括第四反相器152、传输选通器(gate)154。第四反相器152接受控制信号IE，将控制信号IE的翻转信号作为输入信号提供给构成传输选通器154的p型MOS晶体管的栅极。对于传输选通器154，将控制信号IN提供给其一端，将另一端电连接于第一端116。还有，向构成选通器154的n型MOS晶体管的栅极提供控制信号IE。即，写入部150根据控制信号IE的电位控制是否将控制信号IE提供给第一端116，由此，控制第一端116的电位。通过这种方法，可以向触发器110写入指定的存储数据。

输出部160根据控制信号OE的电位，输出表示触发器110所写入的存储数据的输出信号OUT。在本实施例中，输出部160包括第五反相器162、选通器164、NAND电路166。

第五反相器162接受控制信号OE，将翻转所述控制信号OE的信号作为输入提供给构成传输选通器164的p型MOS晶体管的栅极。传输选通器164其一端电连接于第二端118，另一端电连接于NAND电路166的一个输入端。另外，向构成传输选通器164的n型MOS晶体管的栅极提供控制信号OE。NAND电路166将控制信号OE和传输选通器164另一端电位的‘与非’作为输出信号OUT输出。

图3为表示第一实施例的程序电路100动作的时序图。在本实施例中，各控制信号是代表H逻辑或L逻辑的数字信号。各控制信号表示H逻辑时的所述控制信号的电位与铁电存储装置500的驱动电压VCC大致相同。另外，各控制信号表示L逻辑时的所述控制信号的电位为接地电位，即0V。

图4是第一铁电电容器122及第二铁电电容器124的滞后特性示意图。在该图中，纵轴表示第一铁电电容器122及第二铁电电容器124的极化量，横轴表示第一铁电电容器122及第二铁电电容器124的电压。在该图中，如果另一端的电位比第一铁电电容器122及第二铁电电容器124的一端的电位高时，第一铁电电容器122及第二铁电电容器124的电压用“加号”表示。

还有，在本实施例中，向第一铁电电容器122写入数字“0”，向第二铁电电容器124写入数字“1”。即，第一铁电电容器122具有基于一般介质特性的电容C0，对于第二铁电电容器124，作为基于一般介质特性的电容，具有比电容C0大的电容C1。还有，在初始状态，由于第一铁电电容器122以及第二铁电电容器124的电压为0V，所以，它们的滞后特性分别在C点及A点。下面，参照附图2～图4，对本实施例的程序电路100的工作原理进行说明。

首先，在初始状态，控制信号RE表示H逻辑。因此，n型MOS晶体管142及144导通，第一端116和第一铁电电容器122、以及第二端118和第二铁电电容器124被电连接。即，通过第一铁电电容器122向第一端116提供电容C0，其次，通过第二铁电电容器124向第一端118提供电容C1。

一旦开始对触发器110提供电源电压，则提供给第一反相器112及第二反相器114的电源电压便渐渐上升。而且，由于此时的第一反相器112及第二反相器114的输入电位为0V，所以，与电源电压的上升相对应，第一反相器112及第二反相器114的输出电位也将上升。即，第一端116及第二端118的电位上升。这里，所谓的电源电压是指使触发器110工作的电源的电压，例如，为驱动电压Vcc。

此时，通过第一铁电电容器122向第一端116提供电容C0，通过第二铁电电容器124向第二端118提供比电容C0大的电容C1。即，为使第一端116及第二端118的电位上升，需要分别对电容C0及电容C1进行充电。在本实施例中，由于向第二端118提供比第一端大的电容，所以，第一端116的电位比第二端118的电位上升得快。因此，第一端116的电位比第二端118的电位也早到达第一反相器112及第二反相器114的阈值电压Vt。这里，所谓反相器的阈值电压Vt是指所述反相器的输出的逻辑值变化的电压。

一旦第一端116的电位到达阈值电压Vt，第一反相器112的输出则变为L逻辑。因此，一旦第一端116的电位到达阈值电压Vt，第二端118的电位便下降到0V。而且，若第二端118的电位下降到0V，则第二反相器114的输出将要变为H逻辑。因此，如果第一端116的电位到达阈值电压Vt，第一端116的电位则变为与电源电压大致相同。由此，触发器110保存将第一端116的电位作为H逻辑、将第二端118的逻辑值作为L逻辑的存储数据。通过以上工作，读取被存储部120存储的存储数据，在触发器110中保持该存储数据。

其次，控制部560通过使控制信号OE变为H逻辑，导通传输选通器164。由此NAND电路(与非电路)166输出表示触发器110保存的存储数据的输出信号OUT。即，输出部160，由于第二端118的逻辑值为L逻辑，所以，输出H逻辑作为表示所述存储数据的逻辑值。另外，在本实施例中，由于使控制信号OE变化为H逻辑前的输出信号OUT的逻辑值也为H逻辑，所以，输出信号OUT的逻辑值仍维持H逻辑。通过上述动作，将触发器110所保存的存储数据作为输出信号从输出部160输出。

在输出部160输出表示所述存储数据的输出信号OUT期间，最好存储部120与触发器110进行电分离。在本实施例中，控制部560使控制信号RE变为L逻辑，通过将n型MOS晶体管142及144设置为非导通，从而电分离存储部120和触发器110。而且，如果控制信号RE变为L逻辑，n型MOS晶体管132及134导通。即，由于第一铁电电容器122及第二铁电电容器124的一端被接地，所以，其电位为0V。还有，由于控制信号PL也为L逻辑，所以，由于第一铁电电容器122及第二铁电电容器124的另一端电位为0V，因此，第一铁电电容器122及第二铁电电容器124的电压为0V。

然后，进行重写入动作，以使存储部120存储与保存在触发器110中的存储数据相同的存储数据。重写入动作最好在输出部160输出信号OUT的输出开始之后，到向触发器110提供电源电压结束为止的期间内进行。

首先，控制部560使控制信号RE变为H逻辑，由此，将存储部120和触发器110进行电连接。即，第一铁电电容器122的一端和第一端116、第二铁电电容器124的一端和第二端118被电连接。这里，触发器110，通过使第一端116的逻辑值为H逻辑、使第二端118的逻辑值为L逻辑保持存储数据，所以，第一铁电电容器122的一端的电位为Vcc，第二铁电电容器124的一端的电位则为0V。

此时，控制信号PL的逻辑值为L逻辑。即，第一铁电电容器122的电位为0V，所以，第一铁电电容器122的电压为-Vcc。因此，参照图4，由于第一铁电电容器122的迟滞特性从点C移动到点D，所以，第一铁电电容器122中被重新写入数据“0”。

接着，控制部560使控制信号PL为H逻辑，即，使第一铁电电容器122及第二铁电电容器124的另一端电位变为Vcc。此时，第二铁电电容器124的一端的电位为0V，所以，第二铁电电容器124的电压为-Vcc。因此，参照图4，由于第二铁电电容器124的迟滞特性从点A移动到点B，所以，第二铁电电容器124被重新写入数据“1”。另一方面，由于第一铁电电容器122的电压略为0V，所以，其迟滞特性移动到点C。因此，重新写入第一铁电电容器122的数据“0”被保持为原状态。通过上述动作，存储部120重新存储与已保存在触发器110中的存储数据相同的存储数据。

接着，围绕有关使存储部120存储所希望的存储数据的写入工作原理进行说明。在以下的实施例中，对写入动作进行说明，也就是，使存储部120存储与存储在存储部120的存储数据不同的存储数据的动作，即，向第一铁电电容器122写入的数据“1”、向第二铁电电容器124写入的数据“0”的动作。

首先，在将存储部120与触发器110进行电连接的状态下，控制部560使控制信号IE变为H逻辑，由此导通传输选通器154。另外，通过控制部560将控制信号IN的电位设定为0V，从而使第一端116的电位为0V。由此，第一反相器112的输出成为H逻辑，因此，第二端118的电位为Vcc，同时，第二反相器114的输出为L逻辑。

此时，控制信号PL的逻辑值为L逻辑，即，第二铁电电容器124的另一端的电位为0V，所以，第二铁电电容器124的电压变为Vcc。因此，参照图4，由于第二铁电电容器124的迟滞特性移动到点D，所以，第二铁电电容器124中被重新写入数据“0”。

其次，控制部560使控制信号PL为H逻辑，即，使第一铁电电容器122及第二铁电电容器124的另一端的电位变为Vcc。此时，第一铁电电容器122一端的电位为0V，所以，第一铁电电容器122的电压变为-Vcc。因此，参照图4，由于第一铁电电容器122的迟滞特性移动到点B，所以，第一铁电电容器122中被重新写入数据“1”。另一方面，因为第二铁电电容器124的电压大致为0V，所以，其迟滞特性移动到点A。因此，写入第二铁电电容器124的数据“0”保持原状态。通过以上动作，将与保存在触发器110的存储数据不同的存储数据重新保存在存储部120中。

图5表示程序电路100的第二实施例图。下面，以与第一实施例不同的内容为中心对第二实施例的程序电路100进行说明。还有，对于使用与第一实施例同样符号的部分，具有与第一实施例同样的功能。

第二实施例的程序电路100在第一实施例的构成基础上，还包括短路部170。短路部170使第一端116和第二端118短路。即，短路部170使第一端116的电位和第二端118的电位具有大致相同的电位。

在本实施例中，短路部170由n型MOS晶体管构成。具体地讲，所述n型MOS晶体管的源极或漏极一侧电连接于第一端116，另一侧电连接于第二端118。而且，所述n型MOS晶体管根据提供给栅极的控制信号EQ的电位，控制是否使第一端116和第二端118短路。

图6为表示第二实施例的程序电路100的动作的时序图。参照图5及图6，对本实施例的程序电路100的动作进行说明。另外，关于本实施例的程序电路100，主要是其读取动作与第一实施例不同，所以，以读取动作为主，对本实施例的程序电路100的动作进行描述。

首先，在初始状态，控制信号RE表示L逻辑。因此，将触发器110从存储部120进行电分离。还有，控制部560在对触发器110提供电源电压之前或之后，将控制信号EQ变为H逻辑，从而，使第一端116及第二端118短路。在第一端116及第二端118短路的状态下，如果对触发器110提供电源电压，则第一反相器112及第二反相器114双方的输出电位都在0V和Vcc之间。在本实施例中，第一反相器112及第二反相器114具有大致相同的结构，所以，第一反相器112及第二反相器114的输出电位变为Vcc的大约一半的电位。

接着，控制部560使控制信号RE变为H逻辑。由此，第一铁电电容器122及第二铁电电容器124的一端分别电连接于第一端116及第二端118，所以，通过第一铁电电容器122向第一端116补充电容C0、通过第二铁电电容器124向第二端118补充比电容C0大的电容C1。

此外，控制部560使控制信号EQ变为L逻辑。优选控制部560在触发器110的动作稳定后，使EQ变为L逻辑。还有，控制部560最好对应触发器110与存储部120的电连接时序，令控制信号EQ的逻辑值发生变化。而且，更好的是控制部560在与所述时序大致同时使控制信号EQ变为H逻辑。如果控制信号EQ变为L逻辑，则构成短路部170的n型MOS晶体管呈非导通状态，所以，第一端116及第二端118被电分离。

由此，如果控制信号RE变为H逻辑，第二端118的电位也比第一端116的电位大幅下降，所以，第二反相器114的输出为H逻辑，同时，第一反相器112的输出为L逻辑。由此，触发器110保持使第一端116电位为H逻辑、使第二端118的逻辑值为L逻辑的存储数据。通过上述动作，读取存储在存储部120的存储数据，将所述存储数据保存在触发器110。

图7表示程序电路100的第三实施例构成图。以下，围绕与第一实施例和第二实施例的不同点，对第三实施例的程序电路100进行说明。而且，第一实施例和/或第二实施例的符号相同的构成部分具有与该实施例同样的功能。还有，控制部560与实施例二一样控制本实施例的程序电路100。

根据第三实施例的程序电路100，其放电部130的构成不同于第二实施例。在本实施例中，放电部130使第一铁电电容器122及第二铁电电容器124的一端及另一端具有大致相同的电位。还有，放电部130最好是在将存储部120从触发器110被电分离的情况下，使第一铁电电容器122及第二铁电电容器124的一端及另一端具有大致相同的电位。

具体地讲，作为构成放电部130的开关的一个例子的n型MOS晶体管132，其源极及/或漏极的一方电连接到第一铁电电容器122的一端，另一方被电连接到另一端。还有，作为开关的一个例子的n型MOS晶体管134，其源极及漏极的一方电连接到第二铁电电容器124的一端，另一方被电连接到另一端。即，构成n型MOS晶体管132及134，基于控制信号RE的电位，分别使第一铁电电容器122及第二铁电电容器124的一端及另一端短路。

图8表示程序电路100的第四实施例构成图。以下，以与第一实施例至第三实施例不同点为中心，对第四实施例的程序电路100进行说明。而且，对于使用与第一实施例、第二实施例和、或第三实施例相同的符号的构成，具有与所述实施例同样的功能。

第四实施例的程序电路100，其触发器110的构成不同于其他实施例。在本实施例中，构成触发器110的第一反相器112及第二反相器114为时钟控制式反相器。还有，控制部560向触发器110提供作为控制第一反相器112及第二反相器114动作的信号的控制信号FFE。还有，程序电路100还具有第六反相器111，所述第六反相器111作为输入接收控制信号FFE，并将该控制信号翻转得到的翻转信号提供给第一反相器112及第二反相器114。

在本实施例中，第一反相器112及第二反相器114，在控制信号FFE的逻辑值为H逻辑时，将作为输入而接收的信号翻转后输出；当控制信号FFE的逻辑值为L逻辑时，其输出呈高阻抗。即，根据本实施例的构成可实现以下功能，即第一反相器112及第二反相器114在控制信号FFE的逻辑值为H逻辑时工作。

图9表示第四实施例中的程序电路100动作时序图。参照图8及图9，对本实施例的程序电路100动作进行说明。而且，对于本实施例的程序电路100，与第一实施例至第三实施例不同的主要在于读取动作，所以，以读取动为中心对本实施例的程序电路100的动作进行说明。

首先，控制部560使表示L逻辑的控制信号RE变为H逻辑。由此，第一铁电电容器122及第二铁电电容器124的一端分别电连接于第一端116及第二端118，所以，通过第一铁电电容器122向第一端116提供电容C0、通过第二铁电电容器124向第一端118提供比电容C0大的电容C1。

另外，控制部560使控制信号FFE从L逻辑变为H逻辑。优选控制部560在控制信号RE变为H逻辑后，将控制信号FFE从L逻辑变为H逻辑。此时，控制部560也可以与使控制信号RE的逻辑值变化的时序同步，使控制信号FFE从L逻辑变为H逻辑。

还有，优选，控制部560在提供给触发器110的电源电压上升到Vcc后使控制信号FFE变为H逻辑。由于控制信号FFE变为H逻辑，控制信号FFE变为H逻辑之前的第一端116及第二端118的电位为0V，所以，第一反相器112及第二反相器114双方都输出H逻辑。

这里，由于将比第一端116还大的电容C1提供到第二端118，所以，第一端116、即、第一反相器112的输入的电位比第二端118、也就是第二反相器11 4的输入电位上升得快。即，第一反相器112的输入的电位要比第二反相器114的输入早到达阈值电压Vt。因此，如果控制信号FFE变为H逻辑，第二反相器114的输出成为H逻辑的同时，第一反相器112的输出则为L逻辑。由此，触发器110保持使第一端116的电位为H逻辑、还有使第二端118的逻辑值为L逻辑的存储数据。通过上述动作，读取存储部120存储的存储数据，将所述存储数据保持在触发器110中。

图10为作为与本发明一实施形式有关的电子设备的一个例子的个人计算机1000的构成立体图。在图10中，个人计算机1000由显示面板1002、具有键盘1004的主体部1006构成。作为所述个人计算机1000的主体部1006的存储介质，尤其是作为非易失性存储器，利用了包括本发明的存储电路的半导体装置。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，本发明可以根据用途进行适当的组合、更改或变化。凡在本发明的构思和原则之内，所作的任何修改、等同替换、改进等，均包含在本发明的权利要求范围之内。

符号说明

100 程序电路 110 触发器

112 第一反相器 114 第二反相器

116 第一端 118 Z·第二端

120 存储部 122 第一铁电电容器

124 第二铁电电容器 126 阳极线、130放电部

140 结合部 150 写入部

160 输出部 170 短路部

500 铁电存储装置 510 存储单元阵列

520 列译码器 530 行译码器

550 冗余单元阵列 560 控制部

Claims

1.一种存储电路，其特征在于，包括：

触发器，具有第一端及第二端；

第一铁电电容器，用于向所述第一端提供第一电容；

第二铁电电容器，用于向所述第二端提供不同于所述第一电容的第二电容；以及

电压源，向所述触发器开始提供用于驱动所述触发器的驱动电压，所述触发器的所述第一端及所述第二端被提供了所述第一电容及所述第二电容。

2.一种存储电路，其特征在于，包括：

触发器，具有第一端及第二端；

第一铁电电容器，用于向所述第一端提供第一电容；

短路部，用于控制是否将所述第一端及所述第二端电连接。

3.根据权利要求2所述的存储电路，其特征在于，还包括：

结合部，用于控制是否将所述触发器和所述第一铁电电容器及所述第二铁电电容器电连接；

所述短路部，响应于所述结合部将所述触发器与所述第一铁电电容器及所述第二铁电电容器电连接的定时时间，电分离所述第一端及所述第二端。

4.一种存储电路，其特征在于包括：

第一时钟控制式反相器，具有输入端及输出端；

第二时钟控制式反相器，用于翻转从所述输出端输出的信号，并将其提供给所述输入端；

第一铁电电容器，用于向所述输入端提供第一电容；

第二铁电电容器，用于向所述输出端提供不同于所述第一电容的第二电容；以及

控制部，用于控制是否使所述第一时钟控制式反相器及所述第二时钟控制式反相器工作。

5.根据权利要求4所述的存储电路，其特征在于，还包括电压源，用于向所述第一时钟控制式反相器及所述第二时钟控制式反相器提供驱动电压；

所述控制部在所述驱动电压的电位超过所述第一时钟控制式反相器及所述第二时钟控制式反相器的阈值电压后，令所述第一时钟控制式反相器及所述第二时钟控制式反相器工作。

6.根据权利要求1至5中任一所述的存储电路，其特征在于，还包括使所述第一铁电电容器及所述第二铁电电容器的两端的电位大致相同的放电部。

7.一种存储电路，包括：

触发器，具有第一端及第二端；

第一铁电电容器，用于向所述第一端提供第一电容；

第二铁电电容器，用于向所述第二端提供不同于所述第一电容的第二电容；

第一开关，用于使所述第一铁电电容器的两端短路；以及

第二开关，用于使所述第二铁电电容器的两端短路。

8.根据权利要求1至7中任一项所述的存储电路，其特征在于，向所述第一铁电电容器及所述第二铁电电容器写入互补数据。

9.一种半导体装置，其特征在于，包括根据权利要求1至8中任一项所述的存储电路。

10.一种电子设备，其特征在于，包括根据权利要求9所述的半导体装置。

11.一种用于驱动具有触发器的存储电路的驱动方法，所述触发器包括第一端及第二端，其特征在于，包括以下步骤：

向所述第一端提供第一电容的步骤；

向所述第二端提供不同于所述第一电容的第二电容的步骤；以及

对于所述存储器开始提供驱动电压的步骤。

12.根据权利要求11所述的驱动方法，其特征在于：

所述存储电路包括具有所述第一电容的第一铁电电容器及具有所述第二电容的第二铁电电容器；其中，

提供所述第一电容的步骤包括将所述第一端和所述第一铁电电容器电连接；以及

提供所述第二电容的步骤包括将所述第二端和所述第二铁电电容器电连接。