[go: up one dir, main page]

CN1574362A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN1574362A
CN1574362A CNA2004100424414A CN200410042441A CN1574362A CN 1574362 A CN1574362 A CN 1574362A CN A2004100424414 A CNA2004100424414 A CN A2004100424414A CN 200410042441 A CN200410042441 A CN 200410042441A CN 1574362 A CN1574362 A CN 1574362A
Authority
CN
China
Prior art keywords
floating gate
gate electrode
insulating film
film
insulator film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100424414A
Other languages
English (en)
Other versions
CN1277315C (zh
Inventor
小泽良夫
斋田繁彦
竹内祐司
斋藤雅伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN1574362A publication Critical patent/CN1574362A/zh
Application granted granted Critical
Publication of CN1277315C publication Critical patent/CN1277315C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
    • H10B41/48—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a tunnel dielectric layer also being used as part of the peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28185—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the gate insulator and before the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0144—Manufacturing their gate insulating layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明实现可减少隧道绝缘膜中的电荷陷阱发生量或漏电流发生量的非易失性存储单元。非易失性存储单元具备有：包括越靠近元件隔离绝缘膜3膜厚越变厚部分的隧道绝缘膜4，设于隧道绝缘膜4之上的浮栅电极5、6，设于浮栅电极5、6上方的控制栅电极7，以及设于控制栅电极7与浮栅电极5、6之间的电极间绝缘膜8。

Description

半导体器件及其制造方法
发明领域
本发明涉及一种具备非易失性存储单元的半导体器件及其制造方法。
背景技术
图15中，典型地表示现有非易失性存储单元的沟道宽度方向(和沟道电流流动方向垂直的方向)的剖面构造(例如，参照专利文献1)。在图15上，81表示硅衬底，82表示元件隔离绝缘膜，83表示隧道绝缘膜，84表示浮栅电极，85表示电极间绝缘膜，86表示控制栅电极。
除与元件隔离绝缘膜82的边界附近以外，隧道绝缘膜83有大体平坦的表面，而且有大体均匀的厚度。即，隧道绝缘膜83除与元件隔离绝缘膜82的边界附近外，有大体相同形状。
隧道绝缘膜83与元件隔离绝缘膜82的边界附近膜厚，比隧道绝缘膜83的其它部分膜厚要厚。其理由，是因为通过以元件隔离绝缘膜82埋入元件隔离沟内以前进行的热氧化工艺，使露出元件隔离沟侧壁的硅衬底81和浮栅电极84表面氧化的缘故。
通过上述热氧化工艺，自与元件隔离绝缘膜82的边界起到内侧，在大约5nm以内区域的隧道绝缘膜83加厚大约5nm。如果增加大约5nm的膜厚，写入/擦除动作时隧道电流流动区，除隧道绝缘膜83内与元件隔离绝缘膜82的边界附近以外，就是大体全区。
隧道绝缘膜83越靠近与元件隔离绝缘膜82的边界，越多受到制造工序中的金属污染、卤素污染、离子轰击或充电损伤等所谓的工艺过程损伤。因为上述工艺过程损伤，隧道绝缘膜83越靠近与元件隔离绝缘膜82的边界，薄膜质量越降低。
隧道绝缘膜83内隧道电流流动时，随着上述薄膜质量降低，与元件隔离绝缘膜82边界附近的隧道绝缘膜83中的电荷陷阱发生量或漏电流发生量就显著增加。上述电荷陷阱发生量或漏电流发生量的增加，由于存储单元阈值变动而导致误动作或降低电荷保持能力。
并且，写入/擦除动作时隧道电流流动的硅衬底81区域和单元晶体管动作时沟道电流流动的硅衬底81区域是大体上相同(除和元件隔离绝缘膜82的边界附近外，大体上为隧道绝缘膜83全区)。
如隧道电流通过隧道绝缘膜83的话，隧道绝缘膜83中就会发生电荷陷阱或界面能级。一旦发生电荷陷阱或界面能级，隧道绝缘膜83的膜质就会退化。这样的隧道绝缘膜83的膜质退化将导致沟道电流量减少。
【专利文献1】
特开2002-134634号公报(段落0002-0006，图14)
如上述那样，现有非易失性存储单元的隧道绝缘膜，在元件隔离绝缘膜的边界附近膜质低下。因此，要是隧道绝缘膜中流动隧道电流的话，与元件隔离绝缘膜边界附近的隧道绝缘膜中的电荷陷阱发生量或漏电流发生量就会显著增加。
并且，隧道电流流动的区域和沟道电流流动的区域是大体上相同的。因此，隧道电流通过隧道绝缘膜，隧道绝缘膜中发生电荷陷阱或界面能级的话，沟道电流量就减少。
发明内容
本发明就是考虑到上述情况而作出发明的，其目的在于提供一种具备可减少隧道绝缘膜中的电荷陷阱影响的非易失性存储单元的半导体器件及其制造方法。
将本申请所公开的发明之中，代表性的内容概要简单说明如下。
即，为了达成上述目的，本发明的半导体器件，是半导体衬底，设于所述半导体衬底表面上的元件隔离区，以及设于所述半导体衬底之上的非易失性存储单元，以具备有包括包含越靠近所述元件隔离区膜厚越变厚部分的隧道绝缘膜；设于所述隧道绝缘膜之上的浮栅电极；设于所述浮栅电极上方的控制栅电极；以及设于所述控制栅电极与所述浮栅电极之间的电极间绝缘膜的非易失性存储单元为特征。
并且，本发明的另一半导体器件，是具备有半导体衬底，以及设于所述半导体衬底之上的非易失性存储单元的半导体器件，所述非易失性存储单元包括：在所述非易失性存储单元的沟道宽度方向，膜厚周期性而且连续地变化着的隧道绝缘膜；设于所述隧道绝缘膜之上的浮栅电极；设于所述浮栅电极上方的控制栅电极；以及设于所述控制栅电极与所述浮栅电极之间的电极间绝缘膜为特征。
并且，本发明的又一半导体器件，是具备有半导体衬底，以及设于所述半导体衬底之上的非易失性存储单元的半导体器件，所述非易失性存储单元包括：膜厚大体一定的隧道绝缘膜；设于所述隧道绝缘膜之上的浮栅电极；设于所述浮栅电极上方的控制栅电极；以及设于所述控制栅电极与所述浮栅电极之间的电极间绝缘膜，所述隧道绝缘膜与所述浮栅电极的界面高度和所述隧道绝缘膜与所述半导体衬底的界面高度，在所述非易失性存储单元的沟道宽度方向，周期性而且连续地变化着为特征。
本发明的半导体器件制造方法，是半导体衬底；设于所述半导体衬底表面上，包括元件隔离沟的元件隔离区；设于所述半导体衬底之上的非易失性存储单元的，具备包括隧道绝缘膜，设于所述隧道绝缘膜之上的浮栅电极，设于所述浮栅电极上方的控制栅电极，以及设于所述控制栅电极与所述浮栅电极之间的电极间绝缘膜的非易失性存储单元而构成的半导体器件的制造方法，以具有：在所述半导体衬底之上顺序形成成为所述隧道绝缘膜的绝缘膜、成为所述浮栅电极的半导体膜的工序；蚀刻所述半导体膜、所述绝缘膜和所述半导体衬底，形成所述元件隔离沟的工序；以及在水蒸气气氛中，使所述浮栅电极、所述隧道绝缘膜和所述半导体衬底退火的工序为特征。
附图说明
图1表示本发明第1实施例的存储单元平面图。
图2是沿图1平面图线段A-A’的剖面图和沿线段B-B’的剖面图。
图3表示第1实施例的存储单元制造工序剖面图。
图4表示接着图3的同存储单元制造工序剖面图。
图5表示氧化反应的反应系数对温度依赖关系和水的扩散系数对温度依赖关系的特性图。
图6表示第3实施例的存储单元剖面图。
图7表示第4实施例的存储单元剖面图。
图8表示第4实施例的存储单元制造工序剖面图。
图9表示接着图8的同存储单元制造工序剖面图。
图10表示第5实施例的存储单元剖面图。
图11表示现有的存储单元构造剖面图。
图12表示第5实施例的存储单元硅衬底制造工序剖面图。
图13表示第5实施例的变形例剖面图。
图14表示第6实施例的存储单元剖面图。
图15是典型地表示现有的存储单元构造图。
图16是实施例和比较例的存储单元剖面TEM像(显微镜照相)。
具体实施方式
下面，边参照附图边说明本发明的实施例。
(第1实施例)
图1表示本发明第1实施例的非易失性存储单元(下面，简单地称为存储单元)的平面图，图2(a)和(b)是分别表示沿图1的线段A-A’剖开的剖面图(沟道长度方向的剖面图)和表示沿线段B-B’剖开的剖面图(沟道宽度方向的剖面图)。
在本实施例的硅衬底1表面上设有元件隔离沟2，并用元件隔离绝缘膜3埋入元件隔离沟2。元件隔离绝缘膜3的上面比硅衬底1的表面要高，而且，比浮栅电极6的上面还低。
元件隔离沟2和元件隔离绝缘膜3构成元件隔离区。借助于该元件隔离区，规定包括存储单元的沟道区的硅衬底1的半导体区(元件形成区)。
上述半导体区的表面之上，设有隧道绝缘膜4。隧道绝缘膜4包括越靠近元件隔离绝缘膜3，膜厚越变厚的部分。具体点说，隧道绝缘膜4具有上述沟道区的中央附近最薄，越靠近与元件隔离绝缘膜3的边界越变厚的膜厚分布。即，和元件隔离绝缘膜3边界附近的隧道绝缘膜4的形状成了鸟嘴形状。
本实施例的场合下，如图2(b)所示，在存储单元沟道宽度方向的剖面，存在越靠近隧道绝缘膜4的元件隔离绝缘膜3就膜厚越变厚的部分。进而，在沟道宽度方向的剖面上，隧道绝缘膜4相对于与沟道宽度方向平行的中心线L，有上下大体对称性的形状。
这样，本实施例的隧道绝缘膜4由于越近元件隔离绝缘膜3边界就膜厚越变厚，所以隧道电流集中在隧道绝缘膜4的中央附近流动。即，就隧道绝缘膜4的膜质低下部分来说，没有隧道电流流动。
在隧道绝缘膜4之上，设有浮栅电极5、6。浮栅电极5、6上方，设有控制栅电极7。浮栅电极5、6与控制栅电极7之间，设有电极间绝缘膜8。
控制栅电极7之上设有氮化硅膜9。氮化硅膜9是在存储单元的制造过程中用作RIE(Reactive Ion Etching：反应离子蚀刻的)掩模的。
由隧道绝缘膜4、浮栅电极5、6、控制栅电极7、电极间绝缘膜8和氮化硅膜9构成栅构造部的侧面和上面，以氧化硅膜10覆盖。这种氧化硅膜10称作电极侧壁氧化膜。
氧化硅膜10之上，设有作为层间绝缘膜的BPSG(Borophosphosillicateglass：硼磷硅氧化物玻璃)膜11。而且，硅衬底1表面上，要夹着栅构造部4～9设置一对源/漏区12。
就本实施例的存储单元构造来说，写入/擦除动作时，隧道电流流动集中在膜质相对地良好的隧道绝缘膜4的沟道中央附近，靠近膜质显著降低的元件隔离区边界部分没有隧道电流流动。
因此，可以大幅度降低隧道绝缘膜4中的电荷陷阱发生量或漏电流发生量，有效地抑制因存储单元阈值变动而引起的误动作或电荷保持能力的降低。
进而，按照本实施例，也获得如下效果。
写入/擦除动作时，加到控制栅电极上的电压(工作电压)Vcg与加到隧道绝缘膜上的电压Vtd的关系，利用存储单元隧道绝缘膜电容Ctd和电极间绝缘膜电容Cie，表达如下。
Vtd＝(Cid/(Ctd+Cid))×Vcg
由上式，作为降低工作电压Vcg的方法，可以考虑，三维增加电极间绝缘膜8的表面积，增大电极间绝缘膜电容Cid。然而，用该方法，难以推进工作电压Vcg的降低。这会妨碍存储单元微细化。用上述方法，难以使工作电压Vcg降低的理由如下。
为了增大电极间绝缘膜8的表面积，需要制作复杂电极间绝缘膜8的表面形状。为此，需要制作复杂电极间绝缘膜8下浮栅电极5、6的表面形状。
可是，作为浮栅电极5、6的多晶硅膜微细加工技术方面有界限，因而浮栅电极5、6的表面形状复杂化也有界限。所以，采用增大电极间绝缘膜8表面积的办法，难以推进工作电压Vcg的降低。
进而，如增大电极间绝缘膜电容Cid，浮栅电极间的寄生电容也增大。若浮栅电极间的寄生电容增大，就容易发生误动作。这也是难以使工作电压Vcg降低的一个原因。
对此，本实施例的存储单元构造是，隧道绝缘膜4的膜厚具有越靠近元件隔离绝缘膜3边界越变厚的构造，因而隧道绝缘膜电容Ctd下降。因此，很容易降低工作电压Vcg，能够实现存储单元的微细化。
图3(a)和(b)、图4(c)和(d)是表示本实施例的存储单元制造工序剖面图。
首先，如图3(a)所示，在所要求的杂质掺入后的硅衬底1表面上，用热氧化法形成厚度10nm的隧道绝缘膜4，而后，用减压CVD(ChemicalVapor Deposition：化学气相淀积)法，顺序淀积将成为下层浮栅电极的厚度30nm多晶硅膜5、成为CMP(Chemical Mechanical Polish：化学机械抛光)阻挡层的厚度50nm氮化硅膜13、及成为RIE掩模的厚度200nm的氧化硅膜14。
另外，本实施例中，虽然把热氧化硅膜用作隧道绝缘膜，但是不限于此，例如，也可以用热氮氧化硅膜等。
其次，如图3(a)所示，利用覆盖元件形成区的抗蚀剂膜(图未示出)为掩模，用RIE工艺蚀刻氧化硅膜14，将上述抗蚀剂图形复制到氧化硅膜14上。
接着，如图3(a)所示，利用上述抗蚀剂掩模和氧化硅膜14为掩模，用RIE工艺顺序蚀刻氮化硅膜13、多晶硅膜5、及隧道绝缘膜4，进而，也蚀刻硅衬底1的露出区域，形成深度200nm的元件隔离沟2。
在上述RIE工艺过程中使上述抗蚀剂膜消失，而后，使用氧化硅膜14作为RIE掩模。
其次，如图3(b)所示，在露出的硅表面上用热氧化法形成厚度5nm的氧化硅膜(图未示出)，而后，用等离子CVD法，全面淀积成为元件隔离绝缘膜3的厚度400nm氧化硅膜(CVD氧化膜)，以便完全埋入元件隔离沟2内。
其次，如图3(b)所示，利用氮化硅膜13为阻挡层，通过CMP工艺，除去上述CVD氧化膜的不要部分，得到规定形状的元件隔离绝缘膜3，而且，除去氧化硅膜(RIE掩模)14。上述CMP工艺，一直进行到氮化硅膜13露出为止，而且进行到使表面平坦化为止。
其次，如图4(c)所示，通过使用磷酸溶液的蚀刻法，除去氮化硅膜13，而后，用减压CVD法，全面淀积将变成上层浮栅电极6的厚度50nm多晶硅膜，接着，通过使用抗蚀剂掩模(图未示出)的RIE工艺，蚀刻上述多晶硅膜，形成位线方向分割上述多晶硅膜的狭缝部15，得到确定位线方向形状的浮栅电极6。
通过上述RIE工艺，实际上，形成多个浮栅电极6，但图中仅仅示出一个浮栅电极6。
而后，通过在1kPa减压氨气氛中的900℃、30分钟退火(热氮化)，使浮栅电极6的表面氮化。上述退火的目的就是，用下面图4(c)工序进行的退火，防止浮栅电极(多晶硅膜)6的上面氧化。
其次，进行在水蒸气气氛中的750℃、10分钟退火(水蒸气退火)。
这时，水蒸气(H2O)从狭缝部15扩散到元件隔离绝缘膜(氧化硅膜)3中并到达隧道绝缘膜4里。到达隧道绝缘膜4里的水蒸气，同硅衬底1的上面和浮栅电极(多晶硅膜)5的下面发生氧化反应。
其结果，如图4(c)所示，得到隧道绝缘膜4具有沟道区中央附近最薄，越靠近元件隔离绝缘膜3边界越厚的膜厚分布。
并且，通过上述水蒸气退火，减少因元件隔离形成工序和栅电极形成工序中进行的RIE工艺造成的工艺损伤。其理由，是因为用通过上述水蒸气退火提供的氧，再结合由于上述RIE工艺而断开的隧道绝缘膜4中Si-O键。
本实施例中，虽在形成了狭缝部15以后进行水蒸气退火，但不限于此，例如，即使在元件隔离沟2形成后(图3(a))或元件隔离绝缘膜3形成后(图3(b))进行水蒸气退火也无妨。
为了充分修复受到工艺损伤的器件，形成狭缝部15以后进行水蒸气退火是理想的。这是因为，水蒸气退火也能有效地减少栅电极形成工序中的工艺损伤(因RIE工艺引起的工艺损伤)的缘故。
如将水蒸气向元件隔离绝缘膜(氧化硅膜)3中扩散，和水蒸气与浮栅电极(多晶硅膜)5的氧化反应比较，水蒸气退火温度越低，上述扩散比起上述氧化反应就越容易发生。
如图5所示，这是因为隧道绝缘膜的鸟嘴长L1(关系到上述扩散的扩散系数D对温度依赖关系)，以某个温度Tc为界限，比硅衬底或浮栅电极的开口部分的后退量L2(关系到上述氧化反应的扩散系数k对温度依赖关系)还大的缘故。
所以，水蒸气退火温度越低，从隧道绝缘膜4与元件隔离绝缘膜3的界面到隧道绝缘膜4的中央部分，就越容易提供足够量的水。即，水蒸气退火温度越低，越容易得到有本实施例膜厚分布的隧道绝缘膜4。
根据本发明人的研究，为了形成充分达到本实施例效果的隧道绝缘膜4，沟道宽度在0.2μm以下的场合，已经明确了水蒸气退火温度为750℃以下是理想的。
图4(c)的工序后，继续众所周知的存储单元制造工艺。
首先，用减压CVD法，全面形成将成为电极间绝缘膜8的，由氧化硅膜/氮化硅膜/氧化硅膜组成厚度15nm的3层构造绝缘膜。其次，用减压CVD法，在上述3层构造绝缘膜之上形成成为控制栅电极7的，由多晶硅膜/钨硅化物膜组成厚度100nm的2层构造导电膜。其次，用减压CVD法，在上述2层构造导电膜之上形成成为RIE掩模的厚度100nm氮化硅膜。
其次，在上述氮化硅膜之上形成抗蚀剂掩模，利用该抗蚀剂掩模为掩模，通过RIE工艺蚀刻上述氮化硅膜，得到具有与栅构造部对应图形的氮化硅膜9。
其次，利用上述抗蚀剂掩模和氮化硅膜9为掩模，通过RIE工艺，顺序蚀刻上述3层构造的绝缘膜、2层构造的导电膜、浮栅电极6、5、及隧道绝缘膜4，如图4(d)所示，形成字线方向的狭缝部16。从而，确定浮栅电极5、6和控制栅电极7的形状。
其次，采用热氧化法和CVD法形成氧化硅膜(电极侧壁氧化膜)10，利用离子注入和退火法形成源/漏区12，而且，用减压CVD法形成作为层间绝缘膜的BPSG膜11，得到图2(a)和(b)中所示的存储单元。而后，继续布线层等工序，完成存储单元。
图16表示本实施例和比较例的存储单元剖面TEM像。图16(a)表示比较例的剖面TEM像，图16(b)表示本实施例的剖面TEM像。比较例与本实施例不同一点就是不进行本实施例的水蒸气退火。本实施例的隧道绝缘膜4的膜厚在沟道中央部分约为8nm，越靠近元件隔离绝缘膜3边界越变厚，在与元件隔离绝缘膜3的边界部约为15nm。
对于本实施例和比较例的存储单元，进行了150℃、2小时的电荷保持试验。其结果，本实施例的存储单元阈值变动量是0.18V，比较例的存储单元阈值变动量是0.50V，可以确认本实施例的效果。
并且，研究了本实施例和比较例的存储单元隧道绝缘膜电容。其结果，本实施例的存储单元隧道绝缘膜电容和比较例的电容相比较，降低了约20％。
进而，研究了本实施例和比较例的存储单元耦合比。耦合比以Cie/(Ctd+Cie)来定义。本实施例的存储单元耦合和比较例的耦合比相比较，提高了约5％。
(第2实施例)
接着，边参照第1实施例说明中所用的附图边说明本发明的第2实施例。
首先，如图3(a)所示，在所要求的杂质掺入后的硅衬底1表面上，用热氧化法形成厚度10nm的隧道绝缘膜4，而后，用减压CVD(ChemicalVapor Deposition：化学气相淀积)法，顺序淀积成为下层浮栅电极的厚度30nm浮栅电极(多晶硅膜)5、成为CMP(Chemical Mechanical Polish：化学机械抛光)阻挡层的厚度50nm氮化硅膜13、及成为RIE掩模的厚度200nm氧化硅膜14。
其次，如图3(a)所示，利用覆盖元件形成区的抗蚀剂(图未示出)为掩模，用RIE工艺蚀刻氧化硅膜14，将上述抗蚀剂的图形复制到氧化硅膜14上。
接着，如图3(a)所示，利用上述抗蚀剂掩模和氧化硅膜14为掩模，用RIE工艺，顺序蚀刻氮化硅膜13、多晶硅膜5、及隧道绝缘膜4，进而，也蚀刻硅衬底1的露出区域，形成深度200nm的元件隔离沟2。
在上述RIE工艺过程中使上述抗蚀剂膜消失，而后，使用氧化硅膜14作为RIE掩模。
其次，如图3(b)所示，在露出的硅表面上用热氧化法形成厚度5nm的氧化硅膜(图未示出)，而后，用等离子CVD法，全面淀积将成为元件隔离绝缘膜3的厚度400nm氧化硅膜(CVD氧化膜)，以便完全埋入元件隔离沟2内。
其次，如图3(b)所示，利用氮化硅膜13为阻挡层，通过CMP工艺，除去上述CVD氧化膜的不要部分，得到规定形状的元件隔离绝缘膜3，而且，除去氧化硅膜(RIE掩模)14。上述CMP工艺，一直进行到氮化硅膜露出为止，而且进行到使表面平坦化为止。
其次，在2.6kPa减压下，含有重水(D2O)的水蒸气气氛中进行650℃下、30分钟的退火。
这时，重水在元件隔离绝缘膜(氧化硅膜)3中扩散，到达隧道绝缘膜4中，发生和硅衬底1的上面和浮栅电极(多晶硅膜)5的下面氧化反应。
其结果，容易得到具有沟道区的中央附近最薄，越靠近与元件隔离绝缘膜3的边界越厚的膜厚分布。
其次，如图4(c)所示，通过使用磷酸溶液的蚀刻法，除去氮化硅膜13，而后，用减压CVD法全面淀积将成为上层浮栅电极6的厚度50nm多晶硅膜，接着，通过使用抗蚀剂掩模(图未示出)的RIE工艺，蚀刻上述多晶硅膜，形成位线方向分割上述多晶硅膜的狭缝部15，得到确定位线方向形状的浮栅电极6。
通过上述RIE工艺，实际上，形成多个浮栅电极6，但图中仅仅示出一个浮栅电极6。
图4(c)工序后，与第1实施例同样，继续众所周知的存储单元制造工艺。
对于本实施例和比较例的存储单元，进行了150℃、2小时的电荷保持试验。比较例与本实施例不同点就是使用不含重水(D2O)的水蒸气(H2O)。
电荷保持试验的结果，本实施例的存储单元阈值变动量是0.16V，比较例的存储单元阈值变动量是0.27V。由以上结果明确了，本实施例的存储单元同比较例的存储单元相比，阈值变动量小，可以确认本实施例的效果。即，根据试验，明确了重水退火效果高于水蒸气退火。此外，获得与第1实施例同样的效果。
本实施例中，虽然对元件隔离绝缘膜3的表面进行了平坦化以后，进行水蒸气退火，但不限于此，例如，在狭缝部15形成后或元件隔离沟2形成后进行也无妨。
(第3实施例)
图6是表示本发明第3实施例的存储单元剖面图。这相当于图2(b)的沟道宽度方向剖面图。图6中，对于与图2(b)对应的部分，带有与图2(b)同一标号，并省略详细说明。并且，在下面的图中，与先前的图同一标号表示同一部分或相当部分，并省略详细说明。
本实施例与第1实施例不同点在于，隧道绝缘膜4与元件隔离绝缘膜3的边界部分4p1、4p2，嵌入浮栅电极5与元件隔离绝缘膜3之间和元件隔离绝缘膜3与硅衬底1之间，作为其结果，将进一步加厚与元件隔离绝缘膜3边界附近的隧道绝缘膜4的膜厚。
如图6所示，在沟道宽度方向的剖面，隧道绝缘膜4的第1边界部分4p1相接存在于浮栅电极5的下部侧面与元件隔离绝缘膜3之间。
隧道绝缘膜4的第1边界部分4p1越向下方(越靠近硅衬底1侧)，沟道宽度方向尺寸越增大，而且，与隧道绝缘膜4的第1边界部分4p1接连着的部分浮栅电极5越向下方，沟道宽度方向尺寸越缩小。
另一方面，隧道绝缘膜4的第2边界部分4p2相接存在于由元件隔离区2、3规定的硅衬底1的半导体区(元件形成区)上部侧面与元件隔离绝缘膜3之间。
隧道绝缘膜4的第2边界部分4p2越向上方(越靠近浮栅电极5侧)，沟道宽度方向尺寸越增大，而且，与隧道绝缘膜4的第2边界部分4p2接连着的元件形成区域越向上方，沟道宽度方向尺寸越缩小。
本实施例的存储单元构造中，在元件形成区的上端部和浮栅电极5的下端部，写入/擦除动作时产生的电场强度降低。即，能够降低隧道绝缘膜4的膜质量最低下的与元件隔离绝缘膜3边界部分的电场(电场集中)。因此，不会造成在与元件隔离绝缘膜3的边界部分发生电荷陷阱，所以能有效地抑制由于存储单元阈值变动而引起的误动作。
为了实现本实施例的存储单元构造，在第1实施例的低温水蒸气退火工序(第1加热处理)之前或以后，例如，进行900℃以上的高温水蒸气退火(第2加热处理)也行。就高温水蒸气退火来说，可举出例如，由氢气和氧气的混合气氛中的灯加热产生的热处理。
高温水蒸气退火的场合，将水蒸气向元件隔离绝缘膜(氧化硅膜)3扩散和水蒸气与浮栅电极(多晶硅膜)5的氧化反应比较，比起上述扩散来更容易发生上述氧化反应(参照图5)。因此，能有效地氧化与元件隔离绝缘膜3边界附近的元件形成区上端部和浮栅电极下端部，容易得到本实施例的隧道绝缘膜4。
根据本发明人等的研究，明确了为形成本实施例的隧道绝缘膜4，高温水蒸气退火温度为900℃以上是理想的。
(第4实施例)
图7(a)和(b)是表示本发明第4实施例的存储单元剖面图。这些图相当于图2(a)和(b)的沟道长度方向和沟道宽度方向的剖面图。
本实施例与第1～第3实施例不同点在于，浮栅电极5、6的上面和侧面之中，只有上面用电极间绝缘膜8覆盖起来。
这种存储单元构造中，因为浮栅电极5、6的侧面之上没有电极间绝缘膜8，所以与图15的现有存储单元相比较，减少了单元间浮栅电极6的电容离散。
并且，本实施例中，采用省去靠近元件隔离绝缘膜3上层的浮栅电极的构造，以便实现浮栅电极5、6的上面和侧面之中，只有上面用电极间绝缘膜8覆盖的构造。结果，浮栅电极5、6的厚度，比起图15的存储单元来减薄了，因而相邻浮栅电极间的寄生电容减少。因此，可抑制存储单元误动作。
此外，得到与第1实施例同样的效果。
图8(a)和(b)、图9(c)和(d)是表示本实施例的存储单元制造工序剖面图。
首先，进行到第1实施例的图3(a)和(b)的工序为止。图8表示该阶段的剖面图。
其次，如图8(b)所示，与第1实施例同样，进行水蒸气气氛中的750℃、10分钟退火(水蒸气退火)，得到具有沟道区的中央附近最薄，越靠近与元件隔离绝缘膜3边界越厚的膜厚分布的隧道绝缘膜4。上述退火的详细情况，如第1实施例中说过的一样。
其次，如图9(d)所示，通过使用磷酸溶液的蚀刻法，除去氮化硅膜13，而后，在除去氮化硅膜13生成的沟内，形成浮栅电极6并使表面平坦化。
浮栅电极6，用多晶硅膜的减压CVD工艺和多晶硅膜的CMP工艺来形成。
浮栅电极6由于埋入除去氮化硅膜13后生成的沟内，所以没有露出浮栅电极6的侧面，而仅仅露出浮栅电极6的上面。
其次，如图9(d)所示，通过与第1实施例同样的工艺，形成电极间绝缘膜8、控制栅电极7、以及氮化硅膜9。
浮栅电极6的侧面是露出来的，该侧面并未以电极间绝缘膜8覆盖，而仅仅浮栅电极6的上面以电极间绝缘膜8覆盖。
包括浮栅电极6和元件隔离绝缘膜3的区域表面是平坦的，因而该区域上电极间绝缘膜8的表面也平坦。即，浮栅电极6上的电极间绝缘膜8高度和元件隔离绝缘膜3上的电极间绝缘膜高度大体上是同样的。
其次，采用热氧化法和CVD法形成氧化硅膜(电极侧壁氧化膜)10，采用离子注入和退火法形成源/漏区12，而且，用减压CVD法形成作为层间绝缘膜的BPSG膜11，得到图7(a)和(b)中所示的存储单元。而后，继续布线层等工序，完成存储单元。
另外，电极间绝缘膜8不是严密地仅仅覆盖浮栅电极6的上面也行。只要由电极间绝缘膜8覆盖浮栅电极6的侧面面积S1比起由电极间绝缘膜8覆盖浮栅电极6的上面面积S2来足够小(例如，100×(S1/S2)≤5％以下的话)，就得到本实施例的效果。
进而，浮栅电极6上的电极间绝缘膜8高度和元件隔离绝缘膜3上的电极间绝缘膜8的高度也无须大体相同。
即使元件隔离绝缘膜3的上面比浮栅电极6的上面处于上方，元件隔离绝缘膜3上电极间绝缘膜8的高度比起浮栅电极6上电极间绝缘膜8的高度来更高，也能得到本实施例的效果。
为了确保正常的写入/擦除动作，电极间绝缘膜8为比氧化硅膜介电系数还要高的绝缘膜是理想的。从降低制造成本和避免隧道绝缘膜特性退化的角度出发，氮化硅膜(以硅和氮为主要成分的绝缘膜)是理想的。
作为电极间绝缘膜8的上述氮化硅膜为用自由基氮化工艺形成的膜是理想的。这是因为，用现有的减压CVD工艺形成的氮化硅膜电荷陷阱密度高，这样的氮化硅膜将成为误动作原因的缘故。
用自由基氮化工艺形成有要求膜厚的氮化硅膜困难时，通过顺序进行自由基氮化、淀积硅氮化物、自由基氮化，也能获得有要求膜厚的氮化硅膜(第1氮化硅膜/第2氮化硅膜/第3氮化硅膜)。
这里，第1和第3氮化硅膜是用自由基氮化法形成的氮化硅膜(自由基氮化硅膜)，第2氮化硅膜是通过淀积硅氮化膜形成的氮化硅膜(淀积氮化硅膜)。
自由基氮化硅膜比起淀积氮化硅膜来，电荷陷阱密度低，而且漏电流小。即，自由基氮化硅膜比淀积氮化硅膜的质量要好。
所以，第2氮化硅膜的上面和下面，接连电荷陷阱密度低的第1和第3氮化硅膜。换句话说，第2氮化硅膜的上下两个界面由膜质良好的第1和第3氮化硅膜构成。
因此，即使采用通过上述工艺(自由基氮化、淀积硅氮化物、自由基氮化)形成的氮化硅膜作为电极间绝缘膜8，也能抑制因电荷陷阱引起的误动作。
(第5实施例)
图10是表示本发明第5实施例的存储单元剖面图。这是相当于图2(b)的沟道宽度方向剖面图。
本实施例与第1～第4实施例不同点在于，隧道绝缘膜4的膜厚，在沟道宽度方向是周期性且连续地变化的。图10中，通过硅衬底1与隧道绝缘膜4的边界面波浪式起伏，隧道绝缘膜4的膜厚在周期性且连续地变化着。
即，本实施例的存储单元构造，在单元晶体管工作时沟道电流流动的区域(沟道电流区)20和写入/擦除动作时沟道电流流动的区域(隧道电流区)21不同，而且，具备沟道电流区20大于隧道电流区21的构造。
因此，随着隧道电流流过，即使隧道绝缘膜4中造成电荷陷阱发生或界面能级发生等的膜质退化，也能减轻对沟道电流的影响，大幅度抑制存储单元特性变动。
并且，根据本发明人等的研究，为了充分得到上述效果，已经明确了把隧道绝缘膜4的最大膜厚与最小膜厚之差设定为10％以上是理想的。
对于此，现有的存储单元构造，如图11所示，沟道电流区20与隧道电流区21大约是相同的。因此，随着隧道电流流过，在隧道绝缘膜4中造成电荷陷阱发生或界面能级发生等的膜质退化的话，就必定发生沟道电流量减少的这种问题。这成为引起存储单元特性变动的原因。
本实施例的存储单元，例如，通过在具有高度周期性且连续地变化的表面的硅衬底1之上，通过形成隧道绝缘膜4来实现。
图12(a)和(b)是表示具有如上述一样表面的硅衬底1的制造工序剖面图。
首先，如图12(a)所示，准备主表面为(100)面的硅衬底1。在图12(a)和(b)上，以虚线典型地表示形成劈开面得到的面30。
其次，使用碱性溶液，蚀刻硅衬底1的表面。
这时，有选择性地蚀刻某特定晶面，如图12(b)所示，得到表面形状为锯齿状的硅衬底1。然后，采用通过高温氧化，处理硅衬底1表面的办法，得到图10所示的硅衬底1。
图13中，表示本实施例的变形例的存储单元剖面图。图13(a)的存储单元，是隧道绝缘膜4与浮栅电极5的边界面波浪式起伏的，隧道绝缘膜4的膜厚在周期性而且连续地变化着。
并且，如图13(b)所示，通过隧道绝缘膜4与浮栅电极5的边界面和硅衬底1与隧道绝缘膜4的边界面两者都波浪式起伏，隧道绝缘膜4的膜厚在周期性而且连续地变化也无妨。
即使这些变形例的存储单元，也能得到和本实施例存储单元同样的效果。并且，关于隧道绝缘膜4的膜厚差，和本实施例同样，也规定为10％以上是理想的。
(第6实施例)
图14是表示本发明第6实施例的存储单元剖面图。这相当于图2(b)的沟道宽度方向剖面图。
本实施例与第5实施例不同点就是，隧道绝缘膜4的膜厚大体固定，而且，隧道绝缘膜4与浮栅电极5的界面高度和隧道绝缘膜4与硅衬底1的界面高度，在沟道宽度方向是周期性且连续地变化着的。
也就是，本实施例的存储单元构造具备有：沟道电流区20、写入动作时隧道电流流动的区域(写入隧道电流区)21w、和擦除动作时隧道电流流动的区域(擦除隧道电流区)21e不同，而且，沟道电流区20比写入隧道电流区21w更大的构造。沟道电流区20和擦除隧道电流区21e不同。
因此，随着隧道电流流过，即使隧道绝缘膜4中造成电荷陷阱发生或界面能级发生等膜质退化，对沟道电流也几乎没有影响，并可大幅度抑制存储单元特性变动。
并且，根据本发明人等的研究，为了充分得到上述效果，明确了把隧道绝缘膜4的最大膜厚与最小膜厚之差规定为10％以上是理想的。
另外，本发明照样不是限定于上述实施例，在实施阶段，不脱离其要旨范围内改变构成要素可加以具体化。并且，通过上述实施例中所公开的多个构成要素适当组合，也能形成种种发明。例如，也可以从实施例里所示全部构成要素中删除几个构成要素。进而，也可以适当组合不同实施例内的构成要素。此外，在不脱离本发明要旨的范围内，可实施各种变形。
如上面详细说过的那样，按照本发明，就能够实现具备可减少隧道绝缘膜中电荷陷阱影响的非易失性存储单元的半导体器件及其制造方法。

Claims (16)

1.一种半导体器件，
具备有半导体衬底，和
设于所述半导体衬底之上的非易失性存储单元，
其特征是所述非易失性存储单元包括：
在所述非易失性存储单元的沟道宽度方向，膜厚周期性而且连续地变化的隧道绝缘膜；
设于所述隧道绝缘膜之上的浮栅电极；
设于所述浮栅电极上方的控制栅电极；以及
设于所述控制栅电极与所述浮栅电极之间的电极间绝缘膜。
2.按照权利要求1所述的半导体器件，其特征是所述隧道绝缘膜与所述半导体衬底的界面高度，在所述沟道宽度方向，是周期性而且连续地变化的。
3.按照权利要求2所述的半导体器件，其特征是所述隧道绝缘膜的上面基本是平坦的。
4.一种半导体器件，
具备有半导体衬底，和
设于所述半导体衬底之上的非易失性存储单元，
其特征是所述非易失性存储单元包括：
膜厚基本一定的隧道绝缘膜；
设于所述隧道绝缘膜之上的浮栅电极；
设于所述浮栅电极上方的控制栅电极；以及
设于所述控制栅电极与所述浮栅电极之间的电极间绝缘膜，
所述隧道绝缘膜与所述浮栅电极的界面高度和所述隧道绝缘膜与所述半导体衬底的界面高度，在所述非易失性存储单元的沟道宽度方向，是周期性而且连续地变化的。
5.一种半导体器件制造方法，
该方法是具有
半导体衬底；
设于所述半导体衬底表面上，包括元件隔离沟的元件隔离区；
设于所述半导体衬底之上的非易失性存储单元，是包括隧道绝缘膜，设于所述隧道绝缘膜之上的浮栅电极，设于所述浮栅电极上方的控制栅电极，和设于所述控制栅电极与所述浮栅电极之间的电极间绝缘膜的非易失性存储单元的半导体器件的制造方法，其特征是包括：
在所述半导体衬底之上顺序形成成为所述隧道绝缘膜的绝缘膜、成为所述浮栅电极的半导体膜的工序；
蚀刻所述半导体膜、所述绝缘膜和所述半导体衬底，形成所述元件隔离沟的工序；以及
在水蒸气气氛中，使所述浮栅电极、所述隧道绝缘膜和所述半导体衬底退火的工序。
6.按照权利要求5所述的半导体器件制造方法，其特征是在所述水蒸气气氛中，在使所述浮栅电极、所述隧道绝缘膜和所述半导体衬底退火的工序之后，所述隧道绝缘膜包括越靠近所述元件隔离区，膜厚越变厚的部分。
7.按照权利要求6所述的半导体器件制造方法，其特征是所述隧道绝缘膜越靠近所述元件隔离区而膜厚越变厚的部分，存在于所述非易失性存储单元的沟道宽度方向的剖面上。
8.按照权利要求6或7所述的半导体器件制造方法，其特征是所述元件隔离区的上面比所述半导体衬底的所述表面还高，而且，比所述浮栅电极的上面要低，
在所述水蒸气气氛中，在使所述浮栅电极、在所述隧道绝缘膜和所述半导体衬底退火的工序之后，所述隧道绝缘膜包括，在所述非易失性存储单元的沟道宽度方向剖面上，嵌入所述浮栅电极的下部侧面与所述元件隔离区之间的第1部分，和嵌入由所述元件隔离区限定的所述半导体衬底的半导体区上部侧面与所述元件隔离区之间的第2部分。
9.按照权利要求5至7任一项所述的半导体器件制造方法，其特征是所述水蒸气气氛包括重水水蒸气。
10.按照权利要求8所述的半导体器件制造方法，其特征是
所述隧道绝缘膜的所述第1部分越向下方，所述沟道宽度方向的尺寸越增大，
与所述隧道绝缘膜的所述第1部分相连部分的所述浮栅电极越向下方，所述沟道宽度方向的尺寸越缩小，
所述隧道绝缘膜的所述第2部分越向上方，所述沟道宽度方向的尺寸越增大，
与所述隧道绝缘膜的所述第2部分相连部分的所述半导体区越向上方，所述沟道宽度方向的尺寸越缩小。
11.按照权利要求5到7任一项所述的半导体器件制造方法，其特征是对所述浮栅电极、所述隧道绝缘膜和所述半导体衬底进行退火的工序包括第1加热处理，所述第1加热处理以所述隧道绝缘膜中的水扩散速度比起所述水与所述浮栅电极的氧化反应速度和所述水与所述半导体衬底的氧化反应速度要快的条件进行。
12.按照权利要求11所述的半导体器件制造方法，其特征是所述隧道绝缘膜由硅氧化物或硅氮氧化物构成，所述浮栅电极由多晶硅构成，所述半导体衬底由硅构成，所述第1加热处理在750℃或750℃以下的温度进行。
13.按照权利要求12所述的半导体器件制造方法，其特征是对所述浮栅电极、所述隧道绝缘膜和所述半导体衬底进行退火的工序包括第2加热处理，所述第2加热处理以所述隧道绝缘膜中的水扩散速度比起所述水与所述浮栅电极的氧化反应速度和所述水与所述半导体衬底的氧化反应速度要慢的条件进行。
14.按照权利要求13所述的半导体器件制造方法，其特征是所述隧道绝缘膜由硅氧化物或硅氮氧化物构成，所述浮栅电极由多晶硅构成，所述半导体衬底由硅构成，所述第2加热处理在900℃或900℃以上的温度进行。
15.按照权利要求5到7任一项所述的半导体器件制造方法，其特征是所述电极间绝缘膜，实质上仅覆盖所述浮栅电极的上面和侧面之中的所述上面，形成所述电极间绝缘膜的工序包括第1自由基氮化工艺。
16.按照权利要求15所述的半导体器件制造方法，其特征是形成所述电极间绝缘膜的工序还包括所述第1自由基氮化工艺后进行的硅氮化物淀积工艺和所述硅氮化物淀积工艺后进行的第2自由基氮化工艺。
CNB2004100424414A 2003-05-27 2004-05-21 半导体器件 Expired - Fee Related CN1277315C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003149335A JP3845073B2 (ja) 2003-05-27 2003-05-27 半導体装置
JP149335/2003 2003-05-27

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100674512A Division CN100470738C (zh) 2003-05-27 2004-05-21 一种半导体器件的制造方法

Publications (2)

Publication Number Publication Date
CN1574362A true CN1574362A (zh) 2005-02-02
CN1277315C CN1277315C (zh) 2006-09-27

Family

ID=33516085

Family Applications (2)

Application Number Title Priority Date Filing Date
CNB2006100674512A Expired - Fee Related CN100470738C (zh) 2003-05-27 2004-05-21 一种半导体器件的制造方法
CNB2004100424414A Expired - Fee Related CN1277315C (zh) 2003-05-27 2004-05-21 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CNB2006100674512A Expired - Fee Related CN100470738C (zh) 2003-05-27 2004-05-21 一种半导体器件的制造方法

Country Status (5)

Country Link
US (3) US7081386B2 (zh)
JP (1) JP3845073B2 (zh)
KR (1) KR100614163B1 (zh)
CN (2) CN100470738C (zh)
TW (1) TWI249185B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101399204B (zh) * 2007-09-30 2010-08-11 中芯国际集成电路制造(上海)有限公司 栅极结构、快闪存储器及其制作方法
CN102234232A (zh) * 2010-04-29 2011-11-09 遵义医学院附属医院 江西烯酮酯及其应用

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7125768B2 (en) * 1999-08-25 2006-10-24 Micron Technology, Inc. Method for reducing single bit data loss in a memory circuit
US7373133B2 (en) * 2002-09-18 2008-05-13 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Recharging method and apparatus
US7440780B2 (en) * 2002-09-18 2008-10-21 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Recharging method and apparatus
US7403803B2 (en) * 2003-05-20 2008-07-22 University Of Pittsburgh - Of The Commonwealth System Of Higher Education Recharging method and associated apparatus
JP2006186073A (ja) * 2004-12-27 2006-07-13 Toshiba Corp 半導体装置およびその製造方法
CN100391001C (zh) * 2005-03-22 2008-05-28 旺宏电子股份有限公司 非易失性存储器及其制造方法
JP5283833B2 (ja) * 2005-09-29 2013-09-04 株式会社東芝 半導体装置の製造方法
JP4907999B2 (ja) * 2006-01-20 2012-04-04 株式会社東芝 半導体装置の製造方法
JP4762036B2 (ja) 2006-04-14 2011-08-31 株式会社東芝 半導体装置
KR100723437B1 (ko) * 2006-05-30 2007-05-30 삼성전자주식회사 반도체 플래시 메모리 소자 및 그 제조 방법
KR100757324B1 (ko) * 2006-10-10 2007-09-11 삼성전자주식회사 불휘발성 메모리 장치의 제조 방법
KR100843550B1 (ko) * 2006-11-06 2008-07-04 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조방법
JP2009267254A (ja) * 2008-04-28 2009-11-12 Toshiba Corp チャージトラップ型不揮発性半導体記憶装置およびその製造方法
CN105449003A (zh) * 2014-08-28 2016-03-30 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
CN106601748A (zh) * 2015-10-14 2017-04-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US10269822B2 (en) * 2015-12-29 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Method to fabricate uniform tunneling dielectric of embedded flash memory cell
DE102019118692A1 (de) * 2019-07-10 2021-01-14 Infineon Technologies Ag Halbleiterbauelemente und Verfahren zum Bilden von Halbleiterbauelementen

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0575135A (ja) 1991-08-16 1993-03-26 Rohm Co Ltd 半導体記憶装置
JPH06204494A (ja) 1993-01-07 1994-07-22 Fujitsu Ltd 絶縁膜の形成方法および半導体素子の製造方法
JPH0786438A (ja) 1993-09-09 1995-03-31 Mitsubishi Electric Corp 半導体記憶装置
JPH08130258A (ja) 1994-10-31 1996-05-21 Sony Corp 半導体不揮発性メモリ素子
JP3710880B2 (ja) 1996-06-28 2005-10-26 株式会社東芝 不揮発性半導体記憶装置
US6342715B1 (en) * 1997-06-27 2002-01-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US5885871A (en) 1997-07-31 1999-03-23 Stmicrolelectronics, Inc. Method of making EEPROM cell structure
JP3150093B2 (ja) 1997-11-21 2001-03-26 日本電気株式会社 不揮発性メモリ及びその製造方法
JPH11204788A (ja) 1998-01-19 1999-07-30 Toshiba Corp 半導体装置およびその製造方法
JP3217333B2 (ja) 1998-10-01 2001-10-09 松下電器産業株式会社 Ｍｏｓ型ヘテロ構造、該構造を備えた半導体装置及びその製造方法
JP2000124430A (ja) 1998-10-20 2000-04-28 Toshiba Corp 不揮発性半導体記憶装置
JP4342621B2 (ja) * 1998-12-09 2009-10-14 株式会社東芝 不揮発性半導体記憶装置
TW484228B (en) * 1999-08-31 2002-04-21 Toshiba Corp Non-volatile semiconductor memory device and the manufacturing method thereof
JP4586219B2 (ja) * 1999-09-17 2010-11-24 ソニー株式会社 不揮発性半導体記憶装置の消去方法
JP2001148430A (ja) 1999-11-19 2001-05-29 Nec Corp 不揮発性半導体記憶装置
US6294430B1 (en) * 2000-01-31 2001-09-25 Advanced Micro Devices, Inc. Nitridization of the pre-ddi screen oxide
JP2002134634A (ja) 2000-10-25 2002-05-10 Nec Corp 半導体装置及びその製造方法
JP2002237575A (ja) * 2001-02-08 2002-08-23 Sharp Corp 半導体装置及びその製造方法
KR100425666B1 (ko) * 2001-07-28 2004-04-03 삼성전자주식회사 반도체 장치에서 게이트 전극 형성방법 및 이를 이용한불휘발성 메모리 장치에서 셀 게이트 전극 형성 방법
US6448126B1 (en) * 2001-08-07 2002-09-10 Macronix International Co. Ltd. Method of forming an embedded memory
US6887758B2 (en) * 2002-10-09 2005-05-03 Freescale Semiconductor, Inc. Non-volatile memory device and method for forming
KR100481871B1 (ko) * 2002-12-20 2005-04-11 삼성전자주식회사 플로팅 게이트를 갖는 비휘발성 기억 셀 및 그 형성방법
US6767791B1 (en) * 2003-02-10 2004-07-27 Advanced Micro Devices, Inc. Structure and method for suppressing oxide encroachment in a floating gate memory cell
JP3964828B2 (ja) * 2003-05-26 2007-08-22 株式会社東芝 半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101399204B (zh) * 2007-09-30 2010-08-11 中芯国际集成电路制造(上海)有限公司 栅极结构、快闪存储器及其制作方法
CN102234232A (zh) * 2010-04-29 2011-11-09 遵义医学院附属医院 江西烯酮酯及其应用
CN102234232B (zh) * 2010-04-29 2013-04-24 遵义医学院附属医院 江西烯酮酯及其应用

Also Published As

Publication number Publication date
CN1855394A (zh) 2006-11-01
US7612401B2 (en) 2009-11-03
CN100470738C (zh) 2009-03-18
US20080119021A1 (en) 2008-05-22
KR20040102343A (ko) 2004-12-04
US20060131641A1 (en) 2006-06-22
JP3845073B2 (ja) 2006-11-15
US7081386B2 (en) 2006-07-25
TWI249185B (en) 2006-02-11
CN1277315C (zh) 2006-09-27
JP2004356203A (ja) 2004-12-16
US7541233B2 (en) 2009-06-02
KR100614163B1 (ko) 2006-08-25
TW200426904A (en) 2004-12-01
US20040256660A1 (en) 2004-12-23

Similar Documents

Publication Publication Date Title
CN1574362A (zh) 半导体器件及其制造方法
CN1237616C (zh) 具有浮置栅的半导体存储器及其制造方法
CN1324687C (zh) 半导体装置的制造方法
CN1210780C (zh) 槽型元件分离结构
CN1205664C (zh) 半导体装置及其制造方法
CN100350626C (zh) 具有槽型结构的半导体器件
CN101051652A (zh) 半导体器件及其制造方法
CN1514485A (zh) 非挥发性内存及其制造方法
CN1893114A (zh) 具有铁电膜作为栅极绝缘膜的半导体器件及其制造方法
CN1155072C (zh) 具有沟槽隔离结构的半导体器件及其制造方法
CN1286179C (zh) 非易失半导体存储装置及其制造方法
CN1485891A (zh) 半导体存储器件及其制造方法
CN1905213A (zh) 非易失性半导体存储器、半导体器件和非易失性半导体存储器的制造方法
CN1622311A (zh) 半导体器件的制造方法及半导体器件
CN1542974A (zh) 半导体器件及其制造方法
CN1505155A (zh) 半导体器件及其制造方法
CN1445835A (zh) 浅沟隔离半导体及其制造
CN1925161A (zh) 半导体产品及其制作方法
CN1713389A (zh) 非易失性半导体存储器件及其制造方法
CN1242485C (zh) 半导体器件及其制造方法
CN1421914A (zh) 半导体装置及其制造方法
CN1518125A (zh) 半导体装置
CN1674285A (zh) 非易失性半导体存储器及其制造方法
CN1518090A (zh) 半导体器件的制造方法
CN1174406A (zh) 半导体集成电路装置的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20170807

Address after: Tokyo, Japan, Japan

Patentee after: Toshiba Storage Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Toshiba Corp

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20060927

Termination date: 20210521