CN1570741A - 薄膜晶体管阵列基板及其制造方法 - Google Patents

Abstract

一种薄膜晶体管阵列基板，是由一基板、复数个扫描配线、复数个数据配线、复数个薄膜晶体管、一蚀刻阻障层以及复数个像素电极所构成。其中，扫描配线与数据配线配置于基板上，以将基板区分为复数个像素区域。每一个薄膜晶体管配置于对应的像素区域内，并通过对应的扫描配线与数据配线驱动。蚀刻阻障层配置扫描配线或共享配线上方，且蚀刻阻障层具有复数个开口。每一个像素电极配置于对应的像素区域内，以与对应的薄膜晶体管电性连接，其中每一个像素电极的部分区域通过其中一个开口而分别与对应的扫描配线耦合为一储存电容。另外，本发明亦提供一种上述薄膜晶体管阵列基板的制造方法。

Description

薄膜晶体管阵列基板及其制造方法

技术领域

本发明是有关于一种薄膜晶体管阵列基板(Thin Film Transistorarray，TFT array)及其制造方法，且特别是有关于一种能够增加各像素中储存电容(storage capacitor，Cst)的薄膜晶体管阵列基板及其制造方法。

背景技术

针对多媒体社会的急速进步，多半受惠于半导体组件或显示装置的飞跃性进步。就显示器而言，阴极射线管(Cathode Ray Tube，CRT)因具有优异的显示品质与其经济性，一直独占近年来的显示器市场。然而，对于个人在桌上操作多数终端机/显示器装置的环境，或是以环保的观点切入，若以节省能源的潮流加以预测，阴极射线管因空间利用以及能源消耗上仍存在很多问题，而对于轻、薄、短、小以及低消耗功率的需求无法有效提供解决之道。因此，具有高画质、空间利用效率佳、低消耗功率、无辐射等优越特性的薄膜晶体管液晶显示器(Thin Film Transistor Liquid Crystal Display，TFT LCD)已逐渐成为市场的主流。

薄膜晶体管液晶显示器(TFT-LCD)主要由薄膜晶体管阵列基板、彩色滤光阵列基板和液晶层所构成，其中薄膜晶体管阵列基板是由多个阵列排列的薄膜晶体管以及与每一个薄膜晶体管对应配置的像素电极(pixel electrode)所组成。而薄膜晶体管系用来作为液晶显示单元的开关组件。此外，为了控制个别的像素单元，通常会经由扫描配线(scan line)与数据配线(date line)以选取特定的像素，并通过提供适当的操作电压，以显示对应此像素的显示数据。另外，上述的像素电极的部分区域通常会覆盖于扫描配线或是共享配线(common line)上，以形成储存电容。公知技术中，常见的储存电容可区分为金属层-绝缘层-金属层(Metal-Insulator-Metal，MIM)以及金属层-绝缘层-铟锡氧化物层(Metal-Insulator-ITO，MII)两种架构，以下将针对上述两种架构的储存电容结构进行详细的说明。

图1为公知金属层-绝缘层-金属层(MIM)架构的储存电容的剖面示意图。请参照图1，在公知的像素结构中，金属层-绝缘层-金属层(MIM)架构的储存电容Cst通常通过扫描配线或共享配线100与其上方的上电极120耦合而成。值得注意的是，在金属层-绝缘层-金属层(MIM)架构的储存电容中，扫描配线或共享配线100与上电极120通过栅极绝缘层110彼此电性绝缘，因此储存电容值Cst与栅极绝缘层110的厚度有关。换言之，栅极绝缘层110的厚度越小，储存电容值Cst就越大。此外，像素电极140通过保护层130中的接触窗132与上电极120电性连接。

图2为公知金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容的剖面示意图。请参照图2，在公知的像素结构中，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容通常通过扫描配线或共享配线200与其上方的像素电极230耦合而成。与金属层-绝缘层-金属层(MIM)架构不同之处在于，金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容中的扫描配线或共享配线200与像素电极230通过栅极绝缘层210与保护层220彼此电性绝缘，因此储存电容值Cst与栅极绝缘层210及保护层220的总厚度有关。换言之，栅极绝缘层210及保护层220的总厚度越小，储存电容值Cst就越大。

在公知的薄膜晶体管阵列基板中，若要在不影响开口率的前提下增加储存电容值Cst，则必须缩减栅极绝缘层210及/或保护层220的厚度，但若缩减栅极绝缘层210及/或保护层220的厚度则有可能使得薄膜晶体管的组件信赖性(reliability)下降。

发明内容

本发明的目的就是在提供一种薄膜晶体管阵列基板，其能够有效增进各像素中的储存电容。

本发明的另一目的就是在提供一种薄膜晶体管阵列基板的制造方法，其能够在与现有工艺兼容，且可有效增进各像素中的储存电容。

为达上述或其它目的本发明提出一种薄膜晶体管阵列基板，此薄膜晶体管阵列基板是由一基板、复数个扫描配线、复数个数据配线、复数个薄膜晶体管、一蚀刻阻障层以及复数个像素电极所构成。其中，扫描配线与数据配线配置于基板上，以将基板区分为复数个像素区域。每一个薄膜晶体管配置于对应的像素区域内，并通过对应的扫描配线以及数据配线驱动。蚀刻阻障层系配置扫描配线上方，且蚀刻阻障层具有复数个开口。每一个像素电极配置于对应的像素区域内，以与对应的薄膜晶体管电性连接，其中每一个像素电极的部分区域通过其中一个开口而分别与对应的扫描配线耦合为一储存电容。

为达上述或其它目的本发明提出一种薄膜晶体管阵列基板，此薄膜晶体管阵列基板是由一基板、复数个扫描配线、复数个数据配线、复数个薄膜晶体管、复数个共享配线、一蚀刻阻障层，以及复数个像素电极所构成。其中，扫描配线与数据配线配置于基板上，以将基板区分为复数个像素区域。每一个薄膜晶体管配置于对应的像素区域内，并通过对应的扫描配线以及数据配线驱动。共享配线配置于基板上，且位于二相邻之扫描配线之间。蚀刻阻障层系配置共享配线上方，且蚀刻阻障层具有复数个开口。每一个像素电极配置于对应的像素区域内，以与对应的薄膜晶体管电性连接，其中每一个像素电极的部分区域通过其中一个开口而分别与对应的共享配线耦合为一储存电容。

本发明的薄膜晶体管阵列基板例如更包括一配置于蚀刻阻障层与扫描配线(或共享配线)之间的栅极绝缘层，且此栅极绝缘层具有复数个对应于蚀刻阻障层的开口的凹陷。

本发明的薄膜晶体管阵列基板例如更包括一配置于蚀刻阻障层与栅极绝缘层之间的半导体层。此外，本实施例的薄膜晶体管阵列基板例如更包括一配置于蚀刻阻障层与栅极绝缘层上的保护层，且此保护层系将蚀刻阻障层的开口暴露。

本发明的一较佳实施例中，蚀刻阻障层例如包括复数个条状图案，而每一个条状图案位于对应的扫描配线(或共享配线)上方。此外，蚀刻阻障层亦可包括复数个框状图案，而每一框状图案位于对应的像素电极下方。

本发明的一较佳实施例中，像素电极的材质例如为铟锡氧化物(ITO)、铟锌氧化物(IZO)，或是其它导体材料。

为达上述或其它目的本发明提出一种薄膜晶体管阵列基板的制造方法。首先，于一基板上形成一第一图案化导体层。接着于基板以及第一图案化导体层上依序形成一栅极绝缘层以及一半导体材料层。之后，于半导体材料层的部分区域上形成一位于第一图案化导体层上方之蚀刻阻障层。接着，于半导体材料层与蚀刻阻障层上选择性地形成一欧姆接触层，之后再形成一导体层，并图案化上述的导体层、欧姆接触层与半导体材料层，以同时形成一第二图案化导体层以及复数个位于蚀刻阻障层与第二图案化导体层下方之半导体层。继之，于基材上形成一保护层，并移除第二图案化导体层的部分区域上方的保护层以形成复数个接触窗，同时移除第一图案化导体层的部分区域上方的保护层、蚀刻阻障层以及半导体层以形成复数个开口。最后，于基材上形成复数个像素电极，其中每一个像素电极通过对应的接触窗与第二图案化导体层电性连接，且每一个像素电极的部分区域通过对应的开口与第一图案化导体层耦合为一储存电容。

本发明的一较佳实施例中，在半导体材料层与蚀刻阻障层上形成一导体层之前，更包括选择性地形成一欧姆接触层于半导体材料层与蚀刻阻障层上。

本发明的一较佳实施例中，第一图案化导体层的形成方法例如系先形成一第一导体层于基材上，之后再图案化此第一导体层，以形成复数个扫描配线以及复数个与扫描配线连接的栅极。在此实施例中，蚀刻阻障层形成于栅极与扫描配线上方。

本发明的一较佳实施例中，第一图案化导体层的形成方法例如先形成一第一导体层于基材上，之后再图案化此第一导体层，以形成复数个扫描配线、复数个与扫描配线连接的栅极，以及复数个位于二相邻的扫描配线之间的共享配线。在此实施例中，蚀刻阻障层形成于栅极与共享配线上方。

本发明的薄膜晶体管阵列基板的制造方法中，在图案化导体层与半导体材料层的同时，更包括以第二图案化导体层为罩幕，移除部分厚度的蚀刻阻障层。

本发明的薄膜晶体管阵列基板的制造方法中，在形成接触窗的同时，更包括移除部分厚度的栅极绝缘层，以于栅极绝缘层中形成复数个对应于开口的凹陷。

附图说明

图1为公知金属层-绝缘层-金属层(MIM)架构的储存电容的剖面示意图。

图2为公知金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容的剖面示意图。

图3为依照本发明一较佳实施例薄膜晶体管阵列基板的俯视示意图。

图4A为依照本发明一较佳实施例蚀刻阻障层的俯视示意图。

图4B为依照本发明另一较佳实施例蚀刻阻障层的俯视示意图。

图5为依照本发明另一较佳实施例薄膜晶体管阵列基板的俯视示意图。

图6A至图6H为依照本发明一较佳实施例薄膜晶体管阵列基板的制造流程剖面示意图。

100、200：扫描配线或共享配线

110、210：栅极绝缘层

120：上电极

130、220：保护层

132：接触窗

140、230：像素电极

300、300’：薄膜晶体管阵列基板

310：基板

312：像素区域

320：扫描配线

330：数据配线

340：薄膜晶体管

342：栅极

344：半导体层

344’：半导体材料层

346：源极/漏极

350：蚀刻阻障层

350a：条状图案

350b：框状图案

352：开口

360：像素电极

370：共享配线

380：栅极绝缘层

382：导体层

384：欧姆接触层

390：保护层

392：接触窗

394：开口

M1：第一图案化导体层

M2：第二图案化导体层

R：凹陷

具体实施方式

图3为依照本发明一较佳实施例薄膜晶体管阵列基板的俯视示意图。请参照图3，本实施例的薄膜晶体管阵列基板300是由一基板310、复数个扫描配线320、复数个数据配线330、复数个薄膜晶体管340、一蚀刻阻障层350以及复数个像素电极360所构成。

本实施例中，基板310例如为玻璃基板、塑料基板或是其它材质的基板。如图3所示，扫描配线320与数据配线330配置于基板310上，以将基板310区分为复数个像素区域312。更详细的说，扫描配线320例如彼此平行地配置于基板310上，数据配线330亦例如彼此平行地配置于基板310上，且扫描配线320与数据配线330的延伸方向例如彼此垂直，以将基板310区分为复数个矩形的像素区域312。

如图3所示，各个薄膜晶体管340配置于对应的像素区域312内，并通过对应的扫描配线320以及数据配线330驱动。更详细的说，薄膜晶体管340邻近于其所对应的扫描配线320及数据配线330的交错处(intersection)配置，意即，薄膜晶体管340配置于像素区域312中的一个角落上。本实施例中，薄膜晶体管340例如是由一栅极342、位于栅极342上方的半导体层344以及一源极/漏极(source/drain)346所构成。其中，栅极342例如与扫描配线320同时形成，而源极/漏极346例如与数据配线330同时形成。

同样请参照图3，蚀刻阻障层350配置扫描配线320上方，且蚀刻阻障层350具有复数个开口352。此外，每一个像素电极360配置于对应的像素区域312内，以与对应的薄膜晶体管340电性连接，其中每一个像素电极360的部分区域通过蚀刻阻障层350中的开口352而分别与对应的扫描配线320耦合为一储存电容，而此储存电容系属于一种金属层-绝缘层-铟锡氧化物层(MII)架构的储存电容，而有关于此储存电容的详细剖面结构将详述于后(图6A至图6H)。承上述，像素电极360的材质例如为铟锡氧化物、铟锌氧化物，或是其它导体材料。

图4A为依照本发明一较佳实施例蚀刻阻障层的俯视示意图，而图4B为依照本发明另一较佳实施例蚀刻阻障层的俯视示意图。首先请参照图4A，在本发明的一实施例中，蚀刻阻障层350例如包括复数个条状图案350a，且每一个条状图案350a位于对应的扫描配线320上方。接着请参照图4B，在本发明的另一实施例中，蚀刻阻障层350例如包括复数个框状图案350b，且每一框状图案350b位于对应的像素电极360下方。

图5为依照本发明另一较佳实施例薄膜晶体管阵列基板的俯视示意图。请参照图5，本实施例的薄膜晶体管阵列基板300’是由一基板310、复数个扫描配线320、复数个数据配线330、复数个薄膜晶体管340、复数个共享配线370、一蚀刻阻障层350以及复数个像素电极360所构成。由于本实施例的薄膜晶体管阵列基板300’在结构上与图3中的薄膜晶体管阵列基板300相似，故此处仅针对二者的差异处进行详细的说明。

请参照图5，共享配线370配置于基板300上，且位于二相邻之扫描配线320之间。值得注意的是，共享配线370与扫描配线320同时形成。由于薄膜晶体管阵列基板300’上的储存电容架构于共享配线370上，因此蚀刻阻障层350需配置于共享配线370上方，此处的蚀刻阻障层350同样具有复数个开口352，以使得像素电极360的部分区域能够通过蚀刻阻障层350的开口352而与对应的共享配线370耦合为一储存电容，而有关于此储存电容的详细剖面结构将详述于后(图6A至图6H)。

图6A至图6H为依照本发明一较佳实施例薄膜晶体管阵列基板的制造流程剖面示意图。请参照图6A，首先，于一基板310上形成一第一图案化导体层M1，此第一图案化导体层M1的材质例如为铝或是其它金属。

在制作具有栅极上储存电容(Cst on gate)结构的薄膜晶体管阵列基板300(绘示于图3)时，第一图案化导体层M1的形成方法例如先形成一第一导体层(未绘示)于基材310上，之后再将此第一导体层图案化，以形成复数个扫描配线320以及复数个与扫描配线320连接的栅极342。

在制作具有共享配线上储存电容(Cst on common)结构的薄膜晶体管阵列基板300’(绘示于图5)时，第一图案化导体层M1的形成方法例如先形成一第一导体层(未绘示)于基材310上，之后再将此第一导体层图案化，以形成复数个扫描配线320、复数个与扫描配线320连接的栅极342以及复数个位于二相邻的扫描配线320之间的共享配线370。

接着请参照图6B，接着于基板310以及第一图案化导体层M1上全面性形成一栅极绝缘层380以及一半导体材料层344’。其中，栅极绝缘层380的材质例如为氧化硅、氮化硅或是其它介电材质，而半导体材料层344’的材质例如为非晶硅(amorphous silicon)。

接着请参照图6C，接着于半导体材料344’的部分区域上形成一位于第一图案化导体层M1上方的蚀刻阻障层350。值得注意的是，在制作具有栅极上储存电容(Cst on gate)结构的薄膜晶体管阵列基板300(绘示于图3)时，蚀刻阻障层350形成于栅极342与扫描配线320上方。而在制作具有共享配线上储存电容(Cst on common)结构的薄膜晶体管阵列基板300’(绘示于图5)时，蚀刻阻障层350形成于栅极342与共享配线370上方。

接着请参照图6D，接着于半导体材料层344’与蚀刻阻障层350上形成一导体层382，此导体层382例如是铝/钼/铝(Al/Mo/Al)的金属叠层或是其它合适的单一或复合导体层。值得注意的是，为了增进组件的效能，在形成导体层382之前可选择性地形成一欧姆接触层(ohmic contact layer)384，以改善导体层382与半导体材料层344’之间的接触特性。承上述，欧姆接触层384的材质例如为n型掺杂的非晶硅层(n-type doped amorphous layer)。

接着请参照图6E，图案化上述的导体层382、欧姆接触层384与半导体材料层344’，以同时形成一第二图案化导体层M2以及复数个位于蚀刻阻障层350与第二图案化导体层M2下方的半导体层344。同样地，欧姆接触层384亦会被图案化，使得欧姆接触层384仅分布于第二图案化导体层M2下方。换言之，欧姆接触层384与第二图案化导体层M2会具有相同的图案。

同样请参照图6E，在图案化上述的导体层384与半导体材料层344’的同时，未被第二图案化导体层M2所覆盖的蚀刻阻障层350会被移除掉部分厚度，如图6E中的A、B所示。

接着请参照图6F与图6G，于基材310上形成一保护层390，并移除第二图案化导体层M1的部分区域上方的保护层390以形成复数个接触窗392，同时移除第一图案化导体层M1的部分区域上方的保护层390、蚀刻阻障层350以及半导体层344以形成复数个开口394。本实施例中，例如以微影/蚀刻的方式形成接触窗392与开口394，而在微影/蚀刻工艺之后，接触窗392会将部分的第二图案化导体层M1暴露出，而开口394会将栅极绝缘层380暴露出，甚至会将部分厚度的栅极绝缘层380移除，以于栅极绝缘层380中形成复数个对应于开口394的凹陷R。值得注意的是，由于蚀刻阻障层350的存在，栅极绝缘层380仅会被蚀刻出凹陷R，栅极绝缘层380并不会被蚀穿或破洞。

最后请参照图6H，最后于基材310上形成复数个像素电极360，其中每一个像素电极360通过对应的接触窗392与第二图案化导体层M2电性连接，且每一个像素电极360的部分区域通过对应的开口394与第一图案化导体层M1耦合为一储存电容。值得注意的是，栅极绝缘层380表面上所形成的凹陷R将使得栅极绝缘层380的厚度缩减，进而增加单位面积的储存电容值。

综上所述，本发明的薄膜晶体管阵列基板及其制造方法至少具有下列优点：

1.本发明之薄膜晶体管阵列基板中，储存电容以及开口率(aperture ratio)皆可获得进一步的提升。

2.本发明的薄膜晶体管阵列基板的制造方法与现有工艺兼容，在不大幅修改工艺的前提下，可有效增加单位面积的储存电容值。

Claims (24)

1.一种薄膜晶体管阵列基板，其特征是，包括：

一基板；

复数个扫描配线，配置于该基板上；

复数个数据配线，配置于该基板上，其中该些扫描配线与该些数据配线将该基板区分为复数个像素区域；

复数个薄膜晶体管，每一该些薄膜晶体管配置于该些像素区域其中之一内，其中该些薄膜晶体管通过该些扫描配线以及该些数据配线驱动；

一蚀刻阻障层，该蚀刻阻障层配置该些扫描配线上方，其中该蚀刻阻障层具有复数个该开口；以及

复数个像素电极，每一该些像素电极配置于该些像素区域其中之一内，以与对应的该些薄膜晶体管其中之一电性连接，其中每一该些像素电极的部分区域通过该些开口其中之一而分别与该些扫描配线其中之一耦合为一储存电容。

2.如权利要求1所述的薄膜晶体管阵列基板，其特征是，更包括一栅极绝缘层，配置于该蚀刻阻障层与该些扫描配线之间。

3.如权利要求2所述的薄膜晶体管阵列基板，其特征是，该栅极绝缘层具有复数个凹陷，且每一该些凹陷对应于该蚀刻阻障层的该些开口其中之一。

4.如权利要求2所述的薄膜晶体管阵列基板，其特征是，更包括一半导体层，配置于该些蚀刻阻障层与该栅极绝缘层之间。

5.如权利要求2所述的薄膜晶体管阵列基板，其特征是，更包括一保护层，配置于该蚀刻阻障层与该栅极绝缘层上，并将该蚀刻阻障层的该些开口暴露。

6.如权利要求1所述的薄膜晶体管阵列基板，其特征是，该蚀刻阻障层包括复数个条状图案，且每一该些条状图案位于对应的该些扫描配线其中之一上方。

7.如权利要求1所述的薄膜晶体管阵列基板，其特征是，该蚀刻阻障层包括复数个框状图案，且每一该些框状图案位于对应的该些像素电极其中之一下方。

8.如权利要求1所述的薄膜晶体管阵列基板，其特征是，该些像素电极的材质包括铟锡氧化物及铟锌氧化物其中之一。

9.一种薄膜晶体管阵列基板，其特征是，包括：

一基板；

复数个扫描配线，配置于该基板上；

复数个数据配线，配置于该基板上，其中该些扫描配线与该些数据配线将该基板区分为复数个像素区域；

复数个薄膜晶体管，每一该些薄膜晶体管配置于该些像素区域其中之一内，其中该些薄膜晶体管通过该些扫描配线以及该些数据配线驱动；

复数个共享配线，配置于该基板上，且每一该些共享配线位于二相邻的该些扫描配线之间；

一蚀刻阻障层，该蚀刻阻障层配置该些共享配线上方，其中该蚀刻阻障层具有复数个该开口；以及

复数个像素电极，每一该些像素电极配置于该些像素区域其中之一内，以与对应的该些薄膜晶体管其中之一电性连接，其中每一该些像素电极的部分区域通过该些开口其中之一而分别与该些共享配线其中之一耦合为一储存电容。

10.如权利要求9所述的薄膜晶体管阵列基板，其特征是，更包括一栅极绝缘层，配置于该蚀刻阻障层与该些共享配线之间。

11.如权利要求10所述的薄膜晶体管阵列基板，其特征是，该栅极绝缘层具有复数个凹陷，且每一该些凹陷对应于该蚀刻阻障层的该些开口其中之一。

12.如权利要求10所述的薄膜晶体管阵列基板，其特征是，更包括一半导体层，配置于该些蚀刻阻障层与该栅极绝缘层之间。

13.如权利要求10所述的薄膜晶体管阵列基板，其特征是，更包括一保护层，配置于该蚀刻阻障层与该栅极绝缘层上，并将该蚀刻阻障层的该些开口暴露。

14.如权利要求9所述的薄膜晶体管阵列基板，其特征是，该蚀刻阻障层包括复数个条状图案，且每一该些条状图案位于对应的该些共享配线其中之一上方。

15.如权利要求9所述的薄膜晶体管阵列基板，其特征是，该蚀刻阻障层包括复数个框状图案，且每一该些框状图案位于对应的该些像素电极其中之一下方。

16.如权利要求9所述的薄膜晶体管阵列基板，其特征是，该些像素电极的材质包括铟锡氧化物及铟锌氧化物其中之一。

17.一种薄膜晶体管阵列基板的制造方法，其特征是，包括：

于一基板上形成一第一图案化导体层；

于该基板以及该第一图案化导体层上依序形成一栅极绝缘层以及一半导体材料层；

于该半导体材料层的部分区域上形成一位于该第一图案化导体层上方的蚀刻阻障层；

于该半导体材料层与该蚀刻阻障层上形成一导体层；

图案化该导体层与该半导体材料层，以同时形成一第二图案化导体层以及复数个位于该蚀刻阻障层与该第二图案化导体层下方的半导体层；

于该基材上形成一保护层；

移除该第二图案化导体层的部分区域上方的该保护层以形成复数个接触窗，同时移除该第一图案化导体层的部分区域上方的该保护层、该蚀刻阻障层以及该些半导体层以形成复数个开口：以及

于该基材上形成复数个像素电极，每一该些像素电极通过对应的该些接触窗其中之一与该第二图案化导体层电性连接，且每一该些像素电极的部分区域通过该些开口其中之一与该第一图案化导体层耦合为一储存电容。

18.如权利要求17所述的薄膜晶体管阵列基板的制造方法，其特征是，形成该第一图案化导体层包括：

形成一第一导体层于该基材上；以及

图案化该第一导体层，以形成复数个扫描配线以及复数个与该些扫描配线连接的栅极。

19.如权利要求18所述的薄膜晶体管阵列基板的制造方法，其特征是，该蚀刻阻障层形成于该些栅极与该些扫描配线上方。

20.如权利要求17所述的薄膜晶体管阵列基板的制造方法，其特征是，形成该第一图案化导体层包括：

形成一第一导体层于该基材上；以及

图案化该第一导体层，以形成复数个扫描配线、复数个与该些扫描配线连接的栅极，以及复数个位于二相邻的该些扫描配线之间的共享配线。

21.如权利要求20所述的薄膜晶体管阵列基板的制造方法，其特征是，该蚀刻阻障层形成于该些栅极与该些共享配线上方。

22.如权利要求17所述的薄膜晶体管阵列基板的制造方法，其特征是，在图案化该导体层与该半导体材料层的同时，更包括以该第二图案化导体层为罩幕，移除部分厚度的该蚀刻阻障层。

23.如权利要求17所述的薄膜晶体管阵列基板的制造方法，其特征是，在形成该些接触窗的同时，更包括移除部分厚度的该栅极绝缘层，以于该栅极绝缘层中形成复数个对应于该些开口的凹陷。

24.如权利要求17所述的薄膜晶体管阵列基板的制造方法，其特征是，在该半导体材料层与该蚀刻阻障层上形成一导体层之前，更包括形成一欧姆接触层于该半导体材料层与该蚀刻阻障层上。

Images