CN1551233A - 半导体存储电路 - Google Patents
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Abstract
一种半导体存储电路，不会相应DRAM数据读出的高速化而增大功耗及芯片面积。每当数据读出，将位线对(BL、BLX)预充电到GND电平，用电压VDD充电伪单元(14)。之后，激活字线(WL)和伪字线(DWL)，一旦各电位上升存取晶体管(111、141)的阈值电压，则立即将主电容器(121)和伪电容器(143)电连接到位线，开始数据读出。这样产生的位线间的电位差由读出放大器(12)检测、放大，读出数据。这里，伪电容器(143)的静电电容为主电容器(112)的大致一半。因此，可以电压VDD进行伪电容器(143)的预充电。
Description
技术领域
本发明涉及一种半导体存储电路，尤其涉及动态型存储器的存储器存取技术。
背景技术
即使在半导体存储电路中，动态随机存储器(下面称为DRAM)也多被用作可读写大量数据的器件。图12表示当前正实用化的一般DRAM的电路结构。图中所示的DRAM100具备存储器单元101、读出放大器102和预充电电路103。下面，参照图13的时序图来说明DRAM100的数据读出时的动作。
首先，当存储器单元101非激活(WL＝“L”)时，激活预充电电路103(PRE＝“H”)，位线BL和BLX的对(下面表述为[位线对BL、BLX])被预充电到电压VDD/2(VDD为电源电压)。之后，当预充电电路103非激活(PRE＝“L”)时，激活字线WL(WL＝“H”)，将存储器单元101中的电容器110电连接于位线BL上。由此，在电容器110与位线BL之间进行存储电荷的再分配。即，当电容器110存储的电荷大时，即，存储器单元10存储数据“1”时，将电容器110的存储电荷提供给位线BL。另一方面，当电容器110存储的电荷小时，即，存储器单元10存储数据“0”时，电荷从位线BL移动到电容器110。这里，若考虑存储器单元101的存储数据为“1”的情况，则由于电荷的再分配，位线BL的电位上升ΔV，在位线对BL、BLX中产生电位差ΔV。另外，由读出放大器102检测、放大该电位差，从DRAM100中读出数据“1”。
近年来，随着半导体集成电路的细微加工工序的前进，DRAM日益高集成化。另外，为了降低高集成化DRAM的功耗，也实施电源电压的低电压化。但是，因为加工存在偏差，所以MOS晶体管的阈值电压难以与电源电压的低电压化成正比降低。因此，在上述VDD/2预充电方式的DRAM中，MOS晶体管的阈值电压相对电源电压的比率随着电源电压的低电压化而变高。尤其是在今后的0.10微米加工世代以后的DRAM中，有可能构成读出放大器102的MOS晶体管的阈值电压与作为位线对BL、BLX的电压振幅的电压VDD/2之差会消失。出现这种状态后，即使激活读出放大器102，在晶体管的栅极-源极之间也不会产生充分的电位差，将产生位线对BL、BLX的读出动作的大幅度延迟或读出动作不能进行的情况。
为了解决上述问题，最好增大读出放大器晶体管的栅极-源极间电压。对此有如下现有技术。
图14表示现有VDD预充电方式的DRAM的电路结构。图所示的DRAM200由NMOS构成，具备存储器单元201、读出放大器202、预充电电路203和伪单元204。下面，参照图15的时序图来说明DRAM200的数据读出时的动作。
首先，当存储器单元201非激活(WL＝“L”)时，预充电电路203被激活(P＝“H”)，将位线对BL、BLX充电到电压VDD-Vth(Vth是构成预充电电路203的NMOS晶体管的阈值电压)。另外，此时信号PRE＝“H”，伪单元204中的伪电容器220被充电到GND电平。接着，在信号P和PRE变为“L”的同时，字线WL和伪字线DWL被激活(WL＝“H”，DWL＝“H”)。从而，存储器单元201中的主电容器210和伪单元204中的伪电容器220分别被电连接到位线BL和BLX，进行电荷的再分配。这里，若考虑存储器单元201的存储数据为“0”的情况，则由于主电容器210与位线BL之间的电荷再分配，位线BL的电位下降ΔV。同样，由于伪电容器220与位线BLX之间的电荷再分配，位线BLX的电位下降ΔVref。这里，伪电容器220构成为主电容器210的约一半的静电电容，位线BLX的电压降ΔVref为位线BL的电压降ΔV的约一半。另外，位线对BL、BLX中产生的电位差由读出放大器202检测、放大，可从DRAM200中读出数据“0”(例如参照文献1)。
另一方面，图16示出现有GND预充电方式的DRAM的电路结构。图中所示的DRAM300由NMOS构成，具备存储器单元301、读出放大器302、预充电电路303和参考单元(伪单元)304。下面，参照图17的时序图来说明DRAM300的数据读出时的动作。
首先，当存储器单元301非激活(WL0＝“L”)时，预充电电路303被激活(EQP＝“H”)，将位线对BC，BT都预充电到GND电平。另外，此时信号REQP＝“H”，伪单元304被预充电到VDD/2。接着，字线WL0和参考字线(伪字线)RFWL被激活(WL0＝“H”，RFWL0＝“H”)。从而，存储器单元301中的主电容器310和伪单元304中的伪电容器320分别被电连接到位线BC和BT，进行电荷的再分配。这里，若考虑存储器单元301的存储数据为“1”的情况，则由于主电容器310与位线BC之间的电荷再分配，位线BC的电位上升ΔV。同样，由于伪电容器320与位线BT之间的电荷再分配，位线BT的电位上升ΔVref。这里，伪电容器320的存储电荷为主电容器310的最大存储电荷的约一半，位线BT的电位上升ΔVref为位线BC的电位上升ΔV的约一半。另外，位线对BC，BT中产生的电位差由读出放大器302检测、放大，可从DRAM300中读出数据“1”(例如参照文献2)。
文献1：シュレ-ダ-(Paul R.Schroeder)等1人，[16K×1比特动态RAM(A16K×1 Bit Dynamic RAM)]，“ISSCC Digest of Technical Papers”，美国，ISSCC(International Solid-State Circuits Conference)，1997年2月，p.12-13
文献2：バ-ス(Barth)等3人，[以GND读出、位线扭转和直接参考单元写入为特征的300MHz多体eDRAM宏块(A 300MHz Multi-Banked eDRAM MacroFeaturing GND Sense，Bit-Line Twisting and Direct Reference Cell Write)]，“ISSCC Digest of Technical Papers”，美国，ISSCC(InternationalSolid-State Circuits Conference)，2002年2月，p.156-157
图14的DRAM200中，位线对BL、BLX被预充电到对应于字线WL和伪字线DWL的激活逻辑电平的电源电压VDD。因此，即使字线WL被激活，若其电压未上升到比位线BL高构成存储器单元201的NMOS晶体管的阈值电压Vth的电平，则不能将主电容器210电连接到位线BL上。伪电容器220也一样。并且，因为字线WL被连接到多个存储器单元，所以其负荷大，关于激活的电压电平的转变时间慢。即，在位线对BL、BLX中产生电位差之前需要较长的时间，存在关于数据读出的存取时间慢等问题。
另一方面，图16的DRAM300中，位线对BC，BT的预充电电平是对应于字线WL0和伪字线RFWL0的非激活逻辑电平的GND电压电平。因此，由于字线WL0的激活电平超过构成存储器单元301的NMOS晶体管的阈值电压Vth，将主电容器310立即电连接到位线BC上。伪电容器320也一样。因此，相对字线WL0的电平转换，位线BC的电平以较高速度转变，缩短关于数据读出的时间，高速化存储器存取。
但是，在图中的DRAM300中，不能向存储器单元301的字线WL0与伪单元304的伪字线RFWL0分别提供单独的激活、非激活电压电平。一般就DRAM而言，字线的激活电平仅考虑对存储器单元的高电平数据的写入，设定成比读出放大器输出的高电平(即由读出放大器放大时的位线的高电平)还高的电压。另外，字线的非激活电平考虑数据保持特性，最好设定成比读出放大器输出的低电平(即读出放大器放大时的位线的低电平)还低的电压。因此，字线的电压振幅变大。这样，以与字线相同大小的振幅来驱动伪字线导致功耗增大。另外，在使用应由大的振幅驱动字线的半导体芯片内部产生的升压电源的情况下，升压电源电路的面积增加。
另外，在图中的DRAM300中，因为向伪单元304施加VDD/2电平的电压，所以必需产生VDD/2电平电压的内部电源电压产生电路。设置专用的内部电源电压产生电路导致芯片面积增大、功耗增加。
并且，在图中的DRAM300中，在伪单元304中设置施加VDD/2电平电压的专用预充电晶体管342。该预充电晶体管342必需共同连接到连接存取晶体管341的一端的伪电容器320的存储节点上。就细微的加工而言，因为即使对预充电晶体管342也仅连接伪单元304的存储节点部分，所以若形成与通常存储器单元不同的形状，则难以最佳化制造加工。
发明内容
鉴于上述问题，本发明的课题在于缩短从开始向字线的激活电平转变开始到向位线读出对应于存储器单元数据的信号为止的时间，改善数据存取时间。并且，本发明的课题在于提供一种不伴随功耗的增大、芯片面积的增大、使数据存取时间得到改善的半导体存储电路。另外，本发明的课题在于提供一种可以容易最佳化的廉价加工制造的半导体存储电路。
为了解决上述问题，本发明所述的半导体存储电路，具备(1)存储器单元，该存储器单元具有：存储对应于存储数据的电荷的第1电容器；和第1晶体管，该晶体管的栅极连接于字线，源极/漏极的一方连接于第1位线，源极/漏极的另一方连接于所述第1电容器；(2)伪单元，该伪单元具有：静电电容比所述第1电容器小的第2电容器；第2晶体管，该晶体管的栅极连接于伪字线，源极/漏极的一方连接于第2位线，源极/漏极的另一方连接于所述第2电容器；和第3晶体管，当所述伪字线非激活时，对应于预充电信号，将所述第2电容器电连接于提供第1电压的电压线上；(3)预充电电路，当所述字线和伪字线非激活时，将所述第1和第2位线预充电到第2电压；和(4)读出放大器，当所述字线和伪字线激活、所述第1和第2电容器分别电连接于所述第1和第2位线时，检测所述第1位线与所述第2位线之间产生的电位差，将所述第1和第2位线的电压放大到所述第1和第2电压或所述第2和第1电压。这里，所述字线和伪字线从非激活电压电平到激活电压电平的转变都是从所述第2电压朝向所述第1电压的方向。
根据本发明，向字线的激活状态的转变沿从作为位线的预充电电压的第2电压朝向作为位线放大后电压的第1电压的方向进行。由此，连接于存储器单元的晶体管栅极上的字线的电压相对连接于源极上的预充电状态的位线电压、即第2电压，超过阈值，第1晶体管导通的定时与向反方向转变的情况相比变快，缩短关于数据读出的存取时间。另外，伪单元的电容器比存储器单元的静电电容小，通过该静电电容的不同可生成中间的参照电位，所以不必设置将伪单元预充电到中间电位的电路。
最好所述第2电容器的静电电容实质上是所述第1电容器的静电电容的一半。由此，相对第1位线中产生的电位变化的幅度，可将第2位线的电位变化量变为其的大致一半，更确实地进行读出放大器在第1和第2位线间的电位差的检测、放大。
另外，最好所述第1和第2电容器都是堆叠型电容器，HSG(Hemi SphericalGrained)形成所述第1电容器。另外，最好所述第1电容器是堆叠型或沟道型电容器，所述第2电容器是平面型电容器。由此，第1电容器可通过超细微加工工序实现集成化，第2电容器可容易形成。
另外，最好所述伪字线的电压振幅比所述字线的电压振幅小。由此，可降低半导体存储电路中的功耗。
另一方面，为了解决上述问题，本发明所述的一种半导体存储电路，具备(1)存储器单元，该存储器单元具有：存储对应于存储数据的电荷的第1电容器；和第1晶体管，该晶体管的栅极连接于字线，源极/漏极的一方连接于第1位线，源极/漏极的另一方连接于所述第1电容器；(2)伪单元，该伪单元具有：第2电容器；第2晶体管，该晶体管的栅极连接于伪字线，源极/漏极的一方连接于第2位线，源极/漏极的另一方连接于所述第2电容器；和第3晶体管，当所述伪字线非激活时，对应于预充电信号，将所述第2电容器电连接于提供第1电压的电压线上；(3)预充电电路，当所述字线和伪字线非激活时，将所述第1和第2位线预充电到第2电压；和(4)读出放大器，当所述字线和伪字线激活、所述第1和第2电容器分别电连接于所述第1和第2位线时，检测所述第1位线与所述第2位线之间产生的电位差，将所述第1和第2位线的电压放大到所述第2和第3电压或所述第3和第2电压。这里，所述字线和伪字线从非激活电压电平到激活电压电平的转变都是从所述第2电压朝向所述第3电压的方向，并且，所述伪字线的电压振幅比所述字线的电压振幅小。
根据本发明，与上述说明一样，存储器单元的晶体管导通的定时变快，缩短关于数据读出的存取时间。并且，因为伪字线的电压振幅比字线的电压振幅小，所以降低功耗。
最好，所述第2电容器的静电电容实质上与所述第1电容器相等，所述第1电压是所述第2电压与所述第3电压的中间电压。由此，对于第1位线中产生的电压变化的幅度，可将第2位线的电位变化量变为其的大致中间，可更确实地进行读出放大器在第1和第2位线间的电位差的检测、放大。
并且，最好所述第1和第2晶体管是NMOS，所述伪字线的非激活电压比所述字线的非激活电压高。具体而言，所述字线的非激活电压比所述第2电压低，所述伪字线的非激活电压实际上等于所述第2电压。
对此，在构成存储器单元和伪单元的晶体管为NMOS的情况下，通常将字线的非激活电压降至比第2电压(例如GND)还低，抑制第1电容存储的电荷泄漏，使电荷的保持特性提高。但是，因为第2电容器中不存储对应于存储数据的电荷，所以不特别考虑电荷的泄漏。因此，不必与字线一样对伪字线进行降压。因此，通过将伪字线的非激活电压提升到比第1字线的非激活电压还高，换言之，仅降压字线的非激活电压，可抑制伪字线的振幅，降低功耗。另外，因为不必向伪字线提供降压电压，所以可就这部分简化电源电路，可降低作为半导体存储电路整体的电路面积。
另外，最好所述第1和第2晶体管是PMOS，所述伪字线的非激活电压比所述字线的非激活电压低。具体而言，所述字线的非激活电压比所述第2电压高，所述伪字线的非激活电压实际上等于所述第2电压。
对此，在构成存储器单元和伪单元的晶体管为PMOS的情况下，因为电路特性与NMOS的情况相反，所以通过将伪字线的非激活电压降至比字线的非激活电压还低，换言之，仅升压字线的非激活电压，可抑制第1电容器的电荷泄漏，同时抑制伪字线的振幅，降低功耗。另外，因为不必向伪字线提供升压电压，所以可就这部分简化电源电路，可降低作为半导体存储电路整体的电路面积。
另外，最好在本发明的半导体存储电路中，所述第2和第3晶体管夹持所述第2电容器并配置在同一直线上。更好是所述第1和第2电容器都是平面型电容器。
由此，在平面型第2电容器的两侧配置第2和第3晶体管，将连接于第2晶体管的部分和连接于第3晶体管的部分中分别与存储器单元的第1晶体管和平面型第1电容器的连接部分形成为一样的形状，可容易对存储器单元阵列部分最佳化制造工序。
附图说明
图1是根据本发明实施形态1的半导体存储电路的电路结构图。
图2是由平面型电容器单元形成图1的半导体存储电路中的存储器单元和伪单元时的电路图。
图3是分别由HSG化和非HSG化堆叠型电容器单元形成图1的半导体存储电路中的存储器单元和伪单元时的电路截面图。
图4是分别由堆叠型和平面型电容器单元形成图1的半导体存储电路中的存储器单元和伪单元时的电路截面图。
图5是分别由沟道型和平面型电容器单元形成图1的半导体存储电路中的存储器单元和伪单元时的电路截面图。
图6是图1的半导体存储电路的数据读出时的时序图。
图7是将图1的半导体存储电路中的主电容器和伪电容器的静电电容变为相同程度时的数据读出的时序图。
图8是根据本发明实施形态2的半导体存储电路的电路结构图。
图9是由平面型电容器单元形成图8的半导体存储电路时的存储器单元阵列的电路结构图。
图10是对应于图9的电路结构图的存储器单元阵列的布局图。
图11是图8的半导体存储电路的数据读出时的时序图。
图12是一般VDD/2预充电方式的DRAM的电路结构图。
图13是基于VDD/2预充电方式的数据读出的时序图。
图14是现有VDD预充电方式的DRAM的电路结构图。
图15是基于VDD预充电方式的数据读出的时序图。
图16是现有GND预充电方式的DRAM的电路结构图。
图17是基于GND预充电方式的数据读出的时序图。
具体实施方式
下面，参照附图来说明本发明的实施形态。
(实施形态1)
图1表示根据本发明实施形态1的半导体存储电路的电路结构。作为本实施形态的半导体存储电路的DRAM10由NMOS构成，具备设置在字线WL与位线BL的交叉部位的存储器单元11、检测、放大位线对BL、BLX的电位差的CMOS读出放大器12、位线对BL、BLX的预充电电路13、和设置在伪字线DWL与位线BLX的交叉部位的伪单元14。
存储器单元11是由NMOS晶体管111和主电容器112构成的单晶体管型单元。NMOS晶体管111通过位线BL非激活时字线WL激活来导通，将主电容器112电连接到位线BL上。
读出放大器12通过信号线SAP的激活而被激活，检测位线对BL、BLX中产生的电位差，在任一方变为电源电压VDD(信号线SAP的激活电压)时，将另一方变为GND电平。
预充电电路13在字线WL和伪字线DWL非激活时，通过信号线PRE的激活而激活，将位线对BL、BLX预充电到GND电平。
伪单元14由NMOS晶体管141和142及伪电容器143构成。NMOS晶体管141通过伪字线DWL激活而导通，将伪电容器143电连接于位线BLX。另外，NMOS晶体管14在伪字线DWL非激活时，通过提供预充电信号的信号线PRE激活而导通，将伪电容器143电连接于电压线VPRE。电压线VPRE提供电源电压VDD。
在上述构成的DRAM10中，伪电容器143的静电电容比主电容器112小，最好为大致一半。
图2表示由平面型电容器单元形成存储器单元11和伪单元14时的电路图。图中，(a)是存储器单元11，(b)是伪单元14。这里，伪电容器143的静电电容为主电容器112的静电电容的大致一半。
图3表示由堆叠型电容器单元形成存储器单元11和伪单元14、且HSG形成存储器单元11时的电路截面。在堆叠型电容器单元的情况下，因为将存储器单元11的大小最佳化为基于超细微加工工序的极小尺寸，所以对于伪单元14而言，难以将单元尺寸小规模化到得到更小静电电容的存储器单元11以上。因此，在进行HSG形成时，对伪单元14进行掩膜，仅HSG形成存储器单元11，由此可得到尺寸与存储器单元11相同、静电电容比存储器单元11小的伪单元14。
图4表示由堆叠型电容器单元形成存储器单元11、由平面型电容器单元形成伪单元14时的电路截面。另外，图5表示由沟道型电容器单元形成存储器单元11、由平面型电容器单元形成伪单元14时的电路截面。在形成为占据相同电路面积的情况下，平面型电容器的静电电容较小(例如10fF左右)，相反，堆叠型电容器或沟道型电容器的静电电容较大(例如20fF左右)。这样，通过由堆叠型或沟道型电容器单元形成存储器单元11、由平面型电容器单元形成伪单元14，对于存储器单元11而言，通过超细微加工工序提供集成度，另一方面，可容易形成具有比存储器单元11小的静电电容的伪单元14。
下面，参照图6的时序图来说明DRAM10的动作、尤其是从存储器单元11中读出数据时的动作。
首先，当存储器单元11非激活(WL＝“L”)时，激活预充电电路13(PRE＝“H”)，位线对BL、BLX都被预充电到GND电平。另外，此时伪单元14中，向伪电容器143的节点DS施加从电压线VPRE提供的电源电压VDD低NMOS晶体管142的阈值电压Vth的电压VDD-Vth，充电伪电容器143。
之后，非激活(PRE＝“L”)信号线PRE，激活(WL＝“H”，DWL＝“H”)字线WL和伪字线DWL。字线WL的电位由于激活而上升。另外，一旦字线WL的电位超过NMOS晶体管111的阈值电压Vth，则NMOS晶体管111导通。由此，将主电容器112电连接到位线BL上。这里，在主电容器112的存储数据为“1”的情况下，向位线BL提供主电容器112中存储的电荷，位线BL的电位上升ΔV。另一方面，在主电容器112的存储数据为“0”的情况下，主电容器112的节点S的电压为GND电平，位线BL的电位基本不变化。
另一方面，伪字线DWL的电位也由于激活而上升。另外，一旦伪字线DWL的电位超过NMOS晶体管141的阈值电压Vth，则NMOS晶体管141导通，将伪电容器143电连接到位线BLX上。向位线BLX提供伪电容器143的存储电荷，位线BLX的电位上升ΔVref。
如上所述，因为伪电容器143的静电电容为主电容器112的大致一半，所以此时存储在伪电容器143中的电荷是主电容器112中对应于存储数据“1”的电荷的大致一半，位线BLX的电位上升ΔVref变为位线BL的电位上升ΔV的大致一半(ΔVref＝ΔV/2)。因此，位线对BL、BLX中产生的电位差以位线BLX的电位为基准，位线BL的电位变为比其高或低ΔVref的电位。另外，由读出放大器12检测、放大该电位差，可从DRAM10中读出存储数据“1”或“0”。
并且，本实施形态的DRAM10的特征在于伪字线的激活时和非激活时的电压。下面对该点进行说明。
从时序图可知，字线WL的激活电压变为比电源电压VDD升高电压Vth以上的电压，相反，伪字线DWL的激活电压变为电源电压VDD。其原因如下。即，为了在存储器11更新时可以较高的电压充电主电容器112，字线WL的激活电压必需是将NMOS晶体管111的电压降Vth估计在内的电压、即比电源电压VDD压升电压Vth以上的电压。相反，由作为预庵晶体管的NMOS晶体管142来伪电容器143的电荷存储，通过伪字线DWL激活，将伪电容器143电连接于位线BLX上。因此，作为伪字线DWL，不必使用升压后的电压。
另外，从时序图可知，字线WL的非激活电压变为降压得比电源电压GND电平低后的电压，相反，伪字线DWL的非激活电压变为GND电平。其原因如下。即，为了抑制存储器单元11中的NMOS晶体管111的副阈值电流引起的主电容器112的电荷泄漏，使电荷的保存特性提高，必需提供负电位来作为字线WL的非激活电压。相反，因为伪单元14中没存储数据，所以不考虑伪电容器143的电荷泄漏。因此，伪字线DWL的非激活电压是GND电平就足够了。
另外，通过如上所述对伪字线DWL设定激活时和非激活时的电压，可抑制伪字线DWL的振幅，降低DRAM10的功耗。并且，就提供给伪字线DWL的电压而言，因为不必对电源电压VDD和GND电压升压和降压，所以可就这部分小规模化充电泵电路等电源电路(未图示)，另外，也可削减备用电流。从而可降低电路面积和降低功耗。
如上所述，根据本实施形态，由NMOS构成的DRAM通过采用GND预充电方式高速化数据读出。另外，不必形成加工复杂的伪单元14。
并且，通过将伪字线DWL激活时和非激活时的电压设为分别从电源电压VDD和GND电平非升压和非降压，可在降低功耗的同时，实现电源电路的小规模化。另外，不必同时实施该非升压和非降压两者，仅实施其中之一，从而可得到与上述一样的效果。
在本实施形态中，存储器单元晶体管由NMOS构成，对采用GND预充电方式高速进行数据读出的DRAM，采用仅升压或降压字线并非升压或非降压伪字线的技术。但是，对于使用伪单元的一般DRAM、例如存储器单元晶体管为NMOS、采用VDD预充电方式的DRAM，即使适用仅升压或降压字线并非升压或非降压伪字线的技术，也可实现低功耗、电源电压的小规模化。
通过使存储器单元11中的NMOS晶体管112和伪单元14中的NMOS晶体管143的特性相同，可使字线WL和伪字线DWL的负荷变为相同程度。从而，可容易使字线WL和伪字线DWL的相位一致，高速化读出放大器12的激活、即信号线SAP的激活定时。结果，可进一步高速化数据读出。
但是，在上述说明中，设伪电容器143的静电电容为主电容器112的大致一半，但也可以是相同程度。此时，最好电压线VPRE提供的电压比电源电压VDD小，最好是作为电源电压VDD与GND电压的中间电压的VDD/2。从而，向伪电容器143预充电主电容器112的大致一半的电压，存储主电容器112的大致一半的电荷。图7中示出主电容器112的静电电容和伪电容器143的静电电容变为相同程度的电路结构时的数据读出的时序图。即使DRAM如此构成，也可得到与本实施形态一样的效果。
(实施形态2)
图8表示根据本发明实施形态2的半导体存储电路的电路结构。作为本实施形态的半导体存储电路的DRAM20由PMOS构成，具备设置在字线WL与位线BL的交叉部位的存储器单元21、读出、放大位线对BL、BLX的电位差的CMOS读出放大器22、位线对BL、BLX的预充电电路23、和设置在伪字线与位线BLX的交叉部位的伪单元24。
存储器单元21是由PMOS晶体管211和主电容器212构成的单晶体管型单元。PMOS晶体管211通过位线BL非激活时字线WL激活来导通，将主电容器212电连接到位线BL上。
读出放大器22通过信号线SAN的激活而被激活，检测位线对BL、BLX中产生的电位差，在任一方变为电源电压VDD的同时，将另一方变为GND电平(信号线SAN的激活电压)。
预充电电路23在字线WL和伪字线DWL非激活时，通过信号线PREX的激活而激活，将位线对BL、BLX预充电到电源电压VDD。
伪单元24由PMOS晶体管241和242及伪电容器243构成。PMOS晶体管241通过伪字线DWL激活而导通，将伪电容器243电连接于位线BLX。另外，PMOS晶体管242在伪字线DWL非激活时，通过提供预充电信号的信号线PREX激活而导通，将伪电容器243电连接于电压线VPRE。电压线VPRE提供GND电压。
在上述构成的DRAM20中，伪电容器243的静电电容比主电容器212小，最好为大致一半。具体结构如实施形态1中所述。
这里，说明包含本实施形态的DRAM20的存储器单元21和伪单元24的存储器单元阵列的结构。图9表示由平面型电容器单元形成DRAM20时的存储器单元阵列的电路结构。另外，用与图8中附加的符号相同的符号表示各结构要素。图10表示对应于图9的电路结构图的存储器单元阵列的布局。另外，图10中阴影显示的部分表示晶体管的激活化区域。
如图9和图10所示，伪单元24中PMOS晶体管241和PMOS晶体管242夹持电容器243并被配置在同一直线上。另外，与存储器单元阵列平行配置伪单元阵列。由此，可有效配置伪单元24，可最佳化电路面积。另外，伪单元24中不必设置连接PMOS晶体管241和242与伪电容器243的接触孔。
下面参照图11的时序图来具体说明从存储器单元21中读出数据时的动作。
首先，当存储器单元21非激活(WL＝“H”)时，激活预充电电路23(PREX＝“L”)，位线对BL、BLX都被预充电到电源电压VDD。另外，此时伪单元24中，向伪电容器243的节点DS施加比电压线VPRE提供的GND电压高PMOS晶体管242的阈值电压Vth的电压VDD+Vth，伪电容器243为放电状态。
之后，非激活(PREX＝“H”)信号线PREX，激活(WL＝“L”，DWL＝“L”)字线WL和伪字线DWL。字线WL的电位由于激活而下降。另外，一旦字线WL的电位低于PMOS晶体管211的阈值电压Vth，则PMOS晶体管211导通。由此，将主电容器212电连接到位线BL上。这里，在主电容器212的存储数据为“0”的情况下，向主电容器212提供存储在位线BL中的电荷，位线BL的电位下降ΔV。另一方面，在主电容器212的存储数据为“1”的情况下，主电容器212的节点S的电压为电源电压VDD，位线BL的电位基本不变化。
另一方面，伪字线DWL的电位也由于激活而下降。另外，一旦伪字线DWL的电位低于PMOS晶体管241的阈值电压Vth，则PMOS晶体管241导通，将伪电容器243电连接到位线BLX上。由此，向电容器243提供位线BLX中存储的电荷，位线BLX的电位下降ΔVref。
如上所述，因为伪电容器243的静电电容为主电容器212的大致一半，所以此时存储在伪电容器243中的电荷是主电容器212中对应于存储数据“1”的电荷的大致一半，位线BLX的电位降ΔVref变为位线BL的电位降ΔV的大致一半(ΔVref＝ΔV/2)。因此，位线对BL、BLX中产生的电位差以位线BLX的电位为基准，位线BL的电位变为比其高或低ΔVref的电位。另外，由读出放大器22检测、放大该电位差，可从DRAM20中读出存储数据“1”或“0”。
并且，与根据实施形态1的DRAM10一样，使伪字线DWL的电压振幅比字线WL的电压振幅小。即，将字线WL的激活电压设为降压得比GND电平低的电压，相反，将伪字线DWL的激活电压设为GND电平。另一方面，将字线WL的非激活电压设为比电源电压VDD上升电压Vth以上的电压，相反，将伪字线DWL的非激活电压设为电源电压VDD。这样，抑制伪字线DWL的电压振幅所产生的作用和效果如实施形态1中说明的那样。另外，这样对字线WL的电压振幅抑制伪字线DWL的电压振幅的结构所产生的效果不限于本实施形成的情况，例如，也可适用于将位线预充电到GND电平的情况，此时的效果与关联实施形态1所述的一样。
如上所述，根据本实施形态，由PMOS构成的DRAM20通过采用VDD预充电方式可高速化数据读出。另外，不必形成加工复杂的伪单元24 。
另外，在由平面型电容器单元形成存储器单元21和伪单元24的情况下，可有效配置伪单元24，可最佳化电路面积。另外，对根据实施形态1的DRAM10也一样。
另外，与实施形态1一样，将主电容器212的静电电容与伪电容器243的静电电容程度相同，使电压线VPRE提供的电压比GND电平大，最好设为作为电源电压VDD与GND电平的大致中间电压的VDD/2。
另外，本发明的半导体存储电路可应用于混载运算部和存储部的混载LSI中的存储部。
如上所述，根据本发明，半导体存储电路通过用字线的非激活电压来预充电位线，可在存储器单元与位线之间较高速地进行电荷的再分配，可高速化数据读出。
另外，通过抑制伪字线的振幅，可实现装载在半导体存储电路中的电源电路的小规模化和半导体存储电路的低功耗化。
Claims (14)
1、一种半导体存储电路，其特征在于：具备
存储器单元，该存储器单元具有：存储对应于存储数据的电荷的第1电容器；和栅极连接于字线，源极/漏极的一方连接于第1位线，源极/漏极的另一方连接于所述第1电容器的第1晶体管；
伪单元，该伪单元具有：静电电容比所述第1电容器小的第2电容器；栅极连接于伪字线，源极/漏极的一方连接于第2位线，源极/漏极的另一方连接于所述第2电容器的第2晶体管；和当所述伪字线非激活时，对应于预充电信号，将所述第2电容器电连接于提供第1电压的电压线上的第3晶体管；
预充电电路，当所述字线和伪字线非激活时，将所述第1和第2位线预充电到第2电压；和
读出放大器，当所述字线和伪字线激活、所述第1和第2电容器分别电连接于所述第1和第2位线时，检测所述第1位线与所述第2位线之间产生的电位差，将所述第1和第2位线的电压放大到所述第1和第2电压或所述第2和第1电压，
所述字线和伪字线从非激活电压电平到激活电压电平的转变都是从所述第2电压朝向所述第1电压的方向。
2、根据权利要求1所述的半导体存储电路，其特征在于：
所述第2电容器的静电电容实质上是所述第1电容器的静电电容的一半。
3、根据权利要求2所述的半导体存储电路，其特征在于：
所述第1和第2电容器都是堆叠型电容器，
并且，HSG形成所述第1电容器。
4、根据权利要求2所述的半导体存储电路，其特征在于：
所述第1电容器是堆叠型电容器，
所述第2电容器是平面型电容器。
5、根据权利要求2所述的半导体存储电路，其特征在于：
所述第1电容器是沟道型电容器，
所述第2电容器是平面型电容器。
6、根据权利要求1所述的半导体存储电路，其特征在于：
所述伪字线的电压振幅比所述字线的电压振幅小。
7、一种半导体存储电路，其特征在于：具备
存储器单元，该存储器单元具有：存储对应于存储数据的电荷的第1电容器；和栅极连接于字线，源极/漏极的一方连接于第1位线，源极/漏极的另一方连接于所述第1电容器的第1晶体管；
伪单元，该伪单元具有：第2电容器；栅极连接于伪字线，源极/漏极的一方连接于第2位线，源极/漏极的另一方连接于所述第2电容器的第2晶体管；和当所述伪字线非激活时，对应于预充电信号，将所述第2电容器电连接于提供第1电压的电压线上的第3晶体管；
预充电电路，当所述字线和伪字线非激活时，将所述第1和第2位线预充电到第2电压；和
读出放大器，当所述字线和伪字线激活、所述第1和第2电容器分别电连接于所述第1和第2位线时，检测所述第1位线与所述第2位线之间产生的电位差，将所述第1和第2位线的电压放大到所述第2和第3电压或所述第3和第2电压，
所述字线和伪字线从非激活电压电平到激活电压电平的转变都是从所述第2电压朝向所述第3电压的方向，
所述伪字线的电压振幅比所述字线的电压振幅小。
8、根据权利要求7所述的半导体存储电路，其特征在于：
所述第2电容器的静电电容实质上与所述第1电容器相等，
所述第1电压是所述第2电压与所述第3电压的中间电压。
9、根据权利要求7所述的半导体存储电路，其特征在于：
所述第1和第2晶体管是NMOS，
所述伪字线的非激活电压比所述字线的非激活电压高。
10、根据权利要求9所述的半导体存储电路，其特征在于：
所述字线的非激活电压比所述第2电压低，
所述伪字线的非激活电压实际上等于所述第2电压。
11、根据权利要求7所述的半导体存储电路，其特征在于：
所述第1和第2晶体管是PMOS，
所述伪字线的非激活电压比所述字线的非激活电压低。
12、根据权利要求11所述的半导体存储电路，其特征在于：
所述字线的非激活电压比所述第2电压高，
所述伪字线的非激活电压实际上等于所述第2电压。
13、根据权利要求1或7所述的半导体存储电路，其特征在于：
所述第2和第3晶体管夹持所述第2电容器并配置在同一直线上。
14、根据权利要求13所述的半导体存储电路，其特征在于：
所述第1和第2电容器都是平面型电容器。
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Granted publication date: 20071212 Termination date: 20110303 |