CN111989743B

CN111989743B - 存储器装置和读取存储器单元的方法

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Publication number: CN111989743B
Application number: CN201980026404.9A
Authority: CN
Inventors: H·T·武; A·S·埃尔曼苏里
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 2018-04-19
Filing date: 2019-04-01
Publication date: 2021-11-23
Anticipated expiration: 2039-04-01
Also published as: US10932582B2; KR102384721B1; JP7137633B2; US20180308538A1; KR20200131346A; WO2019204020A1; US10667621B2; EP3782154A4; CN111989743A; EP3782154A1; US20200329881A1; JP2021520593A; US11134788B2; US20210227986A1

Abstract

本申请案涉及多阶段存储器感测。本发明描述用于使用多阶段存储器感测读取存储器单元的方法及装置。所述存储器单元可在读取操作期间在数字线之后耦合到所述数字线。晶体管可经激活以使放大器电容器在所述读取操作期间与所述数字线耦合。所述晶体管可在所述读取操作的一部分内经取消激活以在所述存储器单元耦合到所述数字线时隔离所述放大器电容器与所述数字线。所述晶体管可经取消激活以将所述放大器电容器重新耦合到所述数字线以帮助确定所述存储器单元的值。

Description

存储器装置和读取存储器单元的方法

交叉参考

本专利申请案主张由沃(Vo)等人在2019年4月1日申请的标题为“多阶段存储器感测(MULTI-STAGE MEMORY SENSING)”的第PCT/US2019/025233号PCT申请案的优先权，所述PCT申请案主张由沃(Vo)等人在2018年4月19日申请的标题为“多阶段存储器感测(MULTI-STAGE MEMORY SENSING)”的第15/957,742号美国专利申请案的优先权，所述申请案中的每一者被转让给其受让人且其中每一者以其全文引用方式明确并入本文中。

技术领域

技术领域涉及多阶段存储器感测。

背景技术

下文大体上涉及操作存储器阵列，且更明确来说，涉及使用多阶段存储器感测读取存储器单元的技术。

存储器装置广泛用于在各种电子装置中存储信息，所述电子装置例如计算机、无线通信装置、相机、数字显示器及类似物。信息通过编程存储器装置的不同状态来存储。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”标示。在其它系统中，可存储两种以上状态。为了存取经存储信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为了存取信息，电子装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)可甚至在不存在外部电源的情况下存储其经存储逻辑状态达延长时段。易失性存储器装置(例如，DRAM)可能随时间的推移丢失其经存储状态，除非其由外部电源周期性刷新。FeRAM可使用类似装置架构作为易失性存储器但可具有非易失性性质，这是由于使用了铁电电容器作为存储装置。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有经改进性能。

一般来说，可通过增加存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保留、降低功率消耗或降低制造成本等等改进存储器装置。在一些情况中，FeRAM存储器单元的读取操作可能易受由于耦合到存储器单元的数字线的一或多个晶体管以亚阈值机制进行操作而引起的噪声影响。

发明内容

描述一种方法。所述方法可包含：在存储器单元的读取操作期间断言与所述存储器单元相关联的字线信号；至少部分基于所述字线信号的所述断言耦合所述存储器单元与相关联于所述存储器单元的数字线；激活晶体管以在所述读取操作期间耦合放大器电容器与所述数字线；在所述读取操作的一部分内取消激活所述晶体管以在所述存储器单元与所述数字线耦合时隔离所述放大器电容器与所述数字线；在所述读取操作的所述部分之后重新激活所述晶体管以重新耦合所述放大器电容器与所述数字线；及在重新激活所述晶体管之后确定存储于所述存储器单元上的值。

描述另一方法。所述方法可包含：通过激活第一晶体管耦合放大器电容器与第二晶体管，其中所述第二晶体管在存储器单元的读取操作期间耦合所述第一晶体管与相关联于所述存储器单元的数字线；耦合所述存储器单元与所述数字线；通过在所述读取操作的一部分内取消激活所述第一晶体管在所述存储器单元与所述数字线耦合时隔离所述放大器电容器与所述第二晶体管；通过在所述读取操作的所述部分之后重新激活所述第一晶体管重新耦合所述放大器电容器与所述第二晶体管；及在重新激活所述第一晶体管之后确定存储于所述存储器单元上的值。

描述一种设备。所述设备可包含：铁电存储器单元，其与数字线耦合；放大器电容器；第一晶体管，其与所述数字线耦合；及第二晶体管，其与所述第一晶体管及所述放大器电容器耦合，其中所述第一晶体管及所述第二晶体管经配置以在读取操作期间在所述放大器电容器与所述数字线之间建立电连接。

描述一种装置。所述装置可包含：存储器单元；数字线，其与所述存储器单元耦合；放大器电容器，其与所述数字线耦合；及控制器，其经配置以：在所述存储器单元的读取操作期间断言与所述存储器单元相关联的字线信号；至少部分基于所述字线信号的所述断言耦合所述存储器单元与所述数字线；激活晶体管以在所述读取操作期间耦合所述放大器电容器与所述数字线；在所述读取操作的一部分内取消激活所述晶体管以在所述存储器单元与所述数字线耦合时隔离所述放大器电容器与所述数字线；在所述读取操作的所述部分之后重新激活所述晶体管以重新耦合所述放大器电容器与所述数字线；及在重新激活所述晶体管之后确定存储于所述存储器单元上的值。

附图说明

图1说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的存储器阵列的实例。

图2说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的电路的实例。

图3说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的迟滞曲线的实例。

图4说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的电路的实例。

图5说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的时序图的实例。

图6说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的电路的实例。

图7说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的时序图的实例。

图8说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的装置的框图。

图9及10说明根据本发明的实施例的用于使用多阶段存储器感测读取存储器单元的方法。

具体实施方式

铁电存储器单元包含存储器单元的值的存储器单元电容器。读取存储器单元的值可涉及将数字线耦合到存储器单元及在存储器单元电容器与数字线之间传送电荷，接着，使用感测组件基于数字线的所得电压确定存储器单元的值。

如本文中将更详细描述，一些铁电存储器装置的感测组件包含放大器电容器。电荷可在读取操作期间经由数字线在放大器电容器与存储器单元之间传送。在放大器电容器与存储器单元之间传送的电荷量可取决于存储于存储器单元中的初始值。放大器电容器可在读取操作之前经充电到初始已知电压，且读取操作期间放大器电容器电压中的电荷(由于经传送电荷)可用于检测存储器单元的值。感测组件可比较跨放大器电容器的电压(其可用作数字线上的电压的代理)与参考电压来确定存储器单元的值。接着，存储器装置可锁存所述值，由此完成读取操作。

一些存储器装置使用例如MOS晶体管的晶体管作为切换组件以在起始读取操作时耦合放大器电容器与存储器单元的数字线。此切换晶体管可在整个读取操作期间在电荷在放大器电容器与存储器单元电容器之间传送时且在来自铁电存储器单元的电压信号在数字线上产生时保持被激活。然而，在一些情况中，此方法可能具有缺点。举例来说，晶体管可在其被激活时正以深亚阈值机制操作。以此机制进行操作可使晶体管更易受噪声影响，这又可将噪声引入到放大器电容器处的信号中使得放大器电容器处的电荷量可能并不是从存储器单元传送的电荷量的真实表示。放大器电容器处的噪声又可降低读取操作的准确度。另外，当晶体管以深亚阈值机制操作时，信号在数字线上产生所需的时间可由于工艺变化而不同。因此，可能难以确定值何时准备好被锁存，或可能花费较长时间来使信号准备好被锁存。

上文描述的存储器感测方法的替代方法是多阶段感测方法，其中晶体管在读取操作的一部分内从作用转变成非作用且返回到作用，如本文中更详细描述。

多阶段感测方法可存在若干优点。在一些情况中，转变晶体管可减少晶体管以深亚阈值机制操作的时间量，借此减少可在读取操作期间被引入到放大器电容器中的噪声量且改进读取操作的准确度。另外，转变晶体管可减少放大器电容器处的电压稳定到可被锁存的稳态值所需的时间量，借此提高读取操作的速度。此外，存储器装置有可能在其中晶体管被取消激活的读取操作的部分期间执行额外操作。

下文在图1到3的上下文中进一步描述上文介绍的本发明的特征。接着，参考图4到7描述特定实例及益处。本发明的这些及其它特征通过与用于使用多阶段存储器感测读取存储器单元的技术相关的设备图、系统图及流程图进一步说明且参考所述设备图、系统图及流程图进行描述。

图1说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的存储器阵列100的实例。图1是存储器阵列100的各种组件及特征的示意性表示。因而，应了解，展示存储器阵列100的组件及特征以说明功能的相互关系，而非其在存储器阵列100内的实际物理位置。存储器阵列100也可称为电子存储器设备或装置。存储器阵列100包含可编程以存储不同状态的存储器单元105。在一些情况中，每一存储器单元105可为可包含用铁电材料作为绝缘材料的电容器的铁电存储器单元。在一些情况中，电容器可称为铁电容器。每一存储器单元105可编程以存储标示为逻辑0及逻辑1的两种状态。每一存储器单元105可被堆叠在彼此顶部上，从而得到两层存储器单元145。因此，图1中的实例可为描绘两层存储器阵列的实例。

在一些情况中，存储器单元105经配置以存储两种以上逻辑状态。存储器单元105可存储表示电容器中的可编程状态的电荷；举例来说，带电及不带电电容器可分别表示两种逻辑状态。DRAM架构可通常使用此设计，且采用的电容器可包含具有顺电性或线性极化性质的电介质材料作为绝缘体。相比之下，铁电存储器单元可包含用铁电材料作为绝缘材料的电容器。铁电电容器的不同电荷电平可表示不同逻辑状态。铁电材料具有非线性极化性质；下文论述铁电存储器单元105的一些细节及优点。

可通过激活或选择字线110及数字线115对存储器单元105执行例如读取及写入的操作，其可称为存取操作。字线110也可称为行线、感测线及存取线。数字线115也可称为位线、列线及存取线。在不失理解或操作的情况下，对字线及数字线或其类似物的引用是可互换的。字线110与数字线115可彼此垂直(或几乎垂直)以创建阵列。取决于存储器单元类型(例如，FeRAM、RRAM)，可存在其它存取线(未展示)，例如(举例来说)板极线。应了解，可基于存储器单元类型及/或存储器装置中使用的具体存取线更改存储器装置的确切操作。

断言(例如，激活或选择)字线110或数字线115可包含将电压施加于相应线。字线110及数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物或类似物)。

存储器阵列100可为二维(2D)存储器阵列或三维(3D)存储器阵列。3D存储器阵列可包含形成在彼此顶部上的2D存储器阵列。与2D阵列相比，此可增加可被放置或创建在单个裸片或衬底上的存储器单元的数目，这又可降低生产成本或提高存储阵列的性能或以上两者。存储器阵列100可包含任何数目个层。每一层可经对准或定位使得存储器单元105可跨每一层与彼此大致对准。每一行存储器单元105可连接到单个字线110，且每一列存储器单元105可连接到单个数字线115。通过激活一条字线110及一条数字线115(例如，将电压施加于字线110或数字线115)，可在其相交点处存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110与数字线115的相交点可称为存储器单元的地址。

在一些架构中，单元(例如，电容器)的逻辑存储装置可通过选择器装置与数字线电隔离。字线110可连接到所述选择器装置且可控制所述选择器装置。举例来说，所述选择器装置可为晶体管(例如，薄膜晶体管(TFT))，且字线110可连接到晶体管的栅极。激活字线110在存储器单元105的电容器与其对应数字线115之间产生电连接或闭合电路。接着，可存取数字线以读取或写入存储器单元105。另外，如下文在图2中描述，铁电存储器单元的存取操作可能需要到铁电存储器单元的节点的额外连接，即，经由板极线到单元板节点的连接。

存取存储器单元105可通过行解码器120及列解码器130控制。举例来说，行解码器120可从存储器控制器140接收行地址且基于接收到的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。举例来说，存储器阵列100可包含标记为WL_1到WL_M的多条字线110及标记为DL_1到DL_N的多条数字线115，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115，例如，WL_2及DL_3，可存取其相交点处的存储器单元105。另外，铁电存储器单元的存取操作可能需要激活与板极线解码器(未展示)相关联的存储器单元105的对应板极线。

在存取之后，就可由感测组件125读取或感测存储器单元105以确定存储器单元105的经存储状态。举例来说，在存取存储器单元105之后，存储器单元105的铁电电容器可放电到其对应数字线115上。使铁电电容器放电可起因于偏置铁电电容器或将电压施加于铁电电容器。放电可引起数字线115的电压的变化，感测组件125可比较所述电压与参考电压(未展示)以便确定存储器单元105的经存储状态。举例来说，如果数字线115具有比参考电压更高的电压，那么感测组件125可确定存储器单元105中的经存储状态是逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器以便检测及放大信号差异，这可称为锁存。接着，检测到的存储器单元105的逻辑状态可通过列解码器130输出作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。

在一些实施例中，感测组件125可包含经配置以被预充电到已知电压电平的电容器。此电容器可称为放大器电容器。放大器电容器可与所选择数字线115耦合以允许电荷在放大器电容器与存储器单元105之间传送。在存储器单元105与放大器电容器之间传送的电荷量可对应于存储器单元105的逻辑状态(例如，逻辑状态1或0)。因此，放大器电容器可用于在读取操作期间检测来自存储器单元105的信号，这是因为在某个量的电荷已经在放大器电容器与存储器单元105之间传送之后在放大器电容器上剩余的电压指示存储器单元105的逻辑状态。

在一些情况中，在读取操作期间，放大器电容器可初始地耦合到所选择数字线115以将数字线115的电压提高到初始感测电压，接着，在读取操作的一部分内在存储器单元的铁电电容器放电到数字线115上且数字线115上的信号产生时从数字线115解耦(与数字线115隔离)，接着，重新耦合到数字线115以与存储器单元105传送额外电荷且检测存储器单元105的值。

存储器单元105可通过类似地激活相关字线110及数字线115被设置或写入-例如，逻辑值可被存储于存储器单元105中。列解码器130或行解码器120可接受将写入到存储器单元105的数据，例如输入/输出135。铁电存储器单元105可通过跨铁电电容器施加电压来写入。在下文更详细论述此过程。

在一些存储器架构中，存取存储器单元105可劣化或损坏经存储逻辑状态，且重写或刷新操作可经执行以将原始逻辑状态返回到存储器单元105。在DRAM中，例如，电容器可在感测操作期间部分或完全放电，从而破坏经存储逻辑状态。所以可在感测操作之后重写逻辑状态。另外，激活单个字线110可导致一行中的所有存储器单元都放电；因此，可能需要重写一行中的若干或所有存储器单元105。

在一些存储器架构中，包含DRAM，存储器单元可随时间的推移丢失其经存储状态，除非其由外部电源周期性刷新。举例来说，带电电容器可随着时间的推移通过泄漏电流变成经放电的，从而导致丢失经存储信息。这些所谓的易失性存储器装置的刷新速率可相对较高，例如，对于DRAM阵列来说，每秒十几个刷新操作，这可导致显著功率消耗。在存储器阵列越来越大的情况下，尤其是对于依赖于有限电源(例如电池)的移动装置来说，增加的功率消耗可抑制存储器阵列的部署或操作(例如，电力供应器、热发生、材料极限)。如下文论述，铁电存储器单元105可具有可引起相对于其它存储器架构的改进性能的有益性质。

存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电)。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共同定位。存储器控制器140可产生行及列地址信号以便激活所要字线110及数字线115。存储器控制器140还可产生且控制在存储器阵列100的操作期间使用的各种电压或电流。

在一些实施例中，存储器控制器140可控制读取操作的各个阶段。在一些情况中，存储器控制器140可控制与对经配置以检测存储器单元105的逻辑状态的放大器电容器预充电相关联的各种时序，例如使放大器电容器与电压供应节点耦合以对放大器电容器预充电、将经预充电放大器电容器耦合到所选择数字线或使经预充电放大器电容器与所选择数字线解耦或类似物。在一些情况中，存储器控制器140可控制与激活或取消激活经配置以使放大器电容器与数字线耦合或不耦合的晶体管相关联的各种时序。

一般来说，本文中论述的经施加电压或电流的振幅、形状或持续时间可调整或改变且可针对在操作存储器阵列100中论述的各种操作不同。此外，可同时存取存储器阵列100内的一个、多个或所有存储器单元105；例如，可在其中所有存储器单元105或一群组存储器单元105都被设置或复位到单个逻辑状态的存取(或写入或编程)操作期间同时存取存储器阵列100的多个或所有单元。应了解，可基于存储器单元类型及/或存储器装置中使用的具体存取线更改存储器装置的确切操作。在其中可能存在其它存取线(例如，板极线)(未展示)的一些实例中，可能需要激活与字线及数字线连接的对应板极线以存取存储器阵列的某一存储器单元105。应了解，可基于存储器单元类型及/或存储器装置中使用的具体存取线改变存储器装置的确切操作。

图2说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的铁电存储器单元及电路组件的示范性图200。电路200包含存储器单元105-a、字线110-a、数字线115-a及感测组件125-a，其可分别为参考图1所描述的存储器单元105、字线110、数字线115及感测组件125的实例。存储器单元105-a可包含逻辑存储组件，例如电容器205，电容器205具有第一板极(单元板230)及第二板极(单元底部215)。单元板205及单元底部215可通过定位在其之间的铁电材料电容性地耦合。可翻转单元板230及单元底部215的定向而不改变存储器单元105-a的操作。电路200还包含选择器装置220及参考线225。单元板230可经由板极线210存取，且单元底部215可经由数字线115-a存取。如上文描述，各种状态可通过使电容器205充电或放电来存储。

可通过操作电路200中表示的各种元件读取或感测电容器205的经存储状态。电容器205可与数字线115-a电子通信。举例来说，可在选择器装置220被取消激活时隔离电容器205与数字线115-a，且可在选择器装置220被激活时将电容器205连接到数字线115-a。激活选择器装置220可称为选择存储器单元105-a。在一些情况中，选择器装置220是晶体管(例如，薄膜晶体管(TFT))且其操作通过将电压施加于晶体管栅极来控制，其中电压量值大于晶体管的阈值电压量值。字线110-a可激活选择器装置220；例如，施加于字线110-a的电压被施加于晶体管栅极，从而连接电容器205与数字线115-a。

在其它实例中，选择器装置220及电容器205的位置可经交换使得选择器装置220连接于板极线210与单元板230之间且使得电容器205在数字线115-a与选择器装置220的另一端子之间。在此实施例中，选择器装置220可仍通过电容器205与数字线115-a电子通信。此配置可与读取及写入操作的替代时序及偏置相关联。

由于铁电电容器205的板之间的铁电材料且如下文更详细论述，在连接到数字线115-a之后，铁电电容器205可不放电。在一种方案中，为了感测由铁电电容器205存储的逻辑状态，字线110-a可经偏置以选择存储器单元105-a，且电压可经施加于板极线210。在一些情况中，数字线115-a在偏置板极线210及字线110-a之前虚拟地接地，且接着与虚拟接地隔离，此可称为“浮动”。

偏置板极线210可导致跨铁电电容器205的电压差(例如，板极线210电压减去数字线115-a电压)。电压差可产生铁电电容器205上的经存储电荷的变化，其中经存储电荷的变化的量值可取决于铁电电容器205的初始状态-例如，初始状态存储了逻辑1还是存储了逻辑0。这可基于铁电电容器205上存储的电荷引起数字线115-a电压的变化。通过改变到单元板230的电压来操作存储器单元105-a可称为“移动单元板”。

数字线115-a电压的变化可取决于其本征电容。即，随着电荷流过数字线115-a，一些有限电荷可被存储于数字线115-a中且所得电压可取决于本征电容。所述本征电容可取决于物理特性，包含数字线115-a的尺寸。数字线115-a可连接许多存储器单元105，所以数字线115-a可具有产生不可忽视的电容(例如，微微法拉(pF)的数量级)的长度。接着，可由感测组件125-a比较所得数字线115-a的电压与参考电压(例如，参考线225的电压)以便确定存储器单元105-a中的经存储逻辑状态。可使用其它感测过程。

感测组件125-a可包含各种晶体管或放大器以检测及放大信号的差异，这可称为锁存。感测组件125-a可包含感测放大器，其接收及比较数字线115-a的电压与可被设置到参考电压的参考线225的电压。感测放大器输出可基于比较被驱动到更高(例如，正)或更低(例如，负或接地)供应电压。例如，如果数字线115-a具有比参考线225更高的电压，那么感测放大器输出可被驱动到正供应电压。

在一些情况中，感测放大器可另外将数字线115-a驱动到供应电压。接着，感测组件125-a可锁存感测放大器的输出及/或数字线115-a的电压，其可用于确定存储器单元105-a中的经存储状态，例如，逻辑1。替代地，如果数字线115-a具有比参考线225更低的电压，那么感测放大器输出可被驱动到负电压或接地电压。感测组件125-a可类似地锁存感测放大器输出以确定存储器单元105-a中的经存储状态，例如，逻辑0。接着，参考图1，存储器单元105-a的经锁存逻辑状态可(例如)通过列解码器130输出作为输出135。

如先前论述，在一些情况中，感测放大器可在感测组件125-a中的放大器电容器的节点处接收电压且将其与参考线225进行比较，而非比较数字线115-a的电压与参考线225。在一些情况中，锁存器电路系统(例如，在感测放大器中)在激活锁存器电路系统以锁存值之前与放大器电容器隔离。

在一些实施例中，在读取操作期间，放大器电容器可与数字线115-a耦合以将数字线115-a的电压设置到初始感测电压(例如，在存储器单元105与数字线115-a耦合之前)。当存储器单元105-a随后被耦合到数字线115-a时，存储器单元105-a的电容器205可开始放电到数字线115-a上，借此开始在数字线115-a上产生信号。

接着，放大器电容器可在读取操作的一部分内在来自存储器单元105-a的信号继续在数字线115-a上产生时与数字线115-a隔离，接着，与数字线115-a重新耦合以使电荷能够在放大器电容器与存储器单元之间传送及检测存储器单元105-a的值。放大器电容器可通过激活及取消激活将放大器电容器耦合到数字线115-a的晶体管而与数字线115-a耦合及解耦。

为了将值写入到存储器单元105-a，可跨电容器205施加电压。可使用各种方法。在一个实例中，选择器组件220可通过字线110-a激活以便将电容器205电连接到数字线115-a。可通过控制单元板230(通过板极线210)及单元底部215(通过数字线115-a)的电压跨电容器205施加电压。为了写入逻辑0，可使单元板230为高，即，可将正电压施加于板极线210，且可使单元底部215为低，例如，虚拟接地或将负电压施加于数字线115-a。执行相反过程以写入逻辑1，其中使单元板230为低且使单元底部215为高。

图3用迟滞曲线300-a及300-b说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的铁电存储器单元的非线性电性质的实例。迟滞曲线300-a及300-b分别说明实例铁电存储器单元的写入及读取过程。迟滞曲线300描绘依据电压差V而变化的存储于铁电电容器(例如，图2的电容器205)上的电荷Q。

铁电材料的特征为自发电极化，例如，其在不存在电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO₃)、钛酸铅(PbTiO₃)、锆钛酸铅(PZT)及钽酸锶铋(SBT)。本文描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化在铁电材料的表面处产生净电荷且通过电容器端子来吸引相反电荷。因此，将电荷存储于铁电材料与电容器端子的界面处。因为可在不存在外加电场的情况下相对较长时间甚至无限期维持电极化，所以与(例如)DRAM阵列中所采用的电容器相比，可大幅减少电荷泄漏。此可减少执行上文针对一些DRAM架构所描述的刷新操作的需要。

可从电容器的单个端子的视角理解迟滞曲线300-a及300-b。举例来说，如果铁电材料具有负极化，那么正电荷在端子处积累。同样地，如果铁电材料具有正极化，那么负电荷在端子处积累。另外，应理解，迟滞曲线300中的电压表示跨电容器的电压差且具方向性。举例来说，可通过将正电压施加于讨论中的端子(例如，单元板230)且使第二端子(例如，单元底部215)维持接地(或约0伏特(0V))来实现正电压。

可通过将讨论中的端子维持在接地且将正电压施加于第二端子来施加负电压，例如，可施加正电压来使考虑中的端子负极化。类似地，可将两个正电压、两个负电压或正电压及负电压的任何组合施加于适当电容器端子以产生迟滞曲线300-a及300-b中所展示的电压差。

如迟滞曲线300-a中所描绘，铁电材料可使用零电压差来维持正或负极化，从而导致两种可能充电状态：电荷状态305及电荷状态310。根据图3的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，相应电荷状态的逻辑值可经颠倒以适应用于操作存储器单元的其它方案。

可通过控制铁电材料的电极化且因此控制电容器端子上的电荷(通过施加电压)来将逻辑0或1写入到存储器单元。举例来说，跨电容器施加净正电压315导致电荷积累，直到达到电荷状态305-a。一旦移除电压315，电荷状态305-a就依路径320变化，直到其在零电压处达到电荷状态305。类似地，通过施加导致电荷状态310-a的净负电压325来写入电荷状态310。在移除负电压325之后，电荷状态310-a就依路径330变化，直到其在零电压处达到电荷状态310。电荷状态305-a及310-a也可称为剩余极化(Pr)值，例如，移除外部偏压(例如，电压)之后留下的极化(或电荷)。矫顽电压是电荷(或极化)是零时所处的电压。

为读取或感测铁电电容器的存储状态，可跨电容器施加电压。作为响应，经存储电荷Q改变且变化程度取决于初始电荷状态-即，最终经存储电荷(Q)取决于最初是存储电荷状态305-b还是310-b。举例来说，迟滞曲线300-b说明两个可能经存储电荷状态305-b及310-b。电压335可跨电容器施加，如参考图2论述。在其它情况中，可将固定电压施加于单元板，且尽管被描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可依路径340变化。同样地，如果最初存储了电荷状态310-b，那么其依路径345变化。电荷状态305-c及电荷状态310-c的最终位置取决于包含特定感测方案及电路系统的若干因素。

在一些情况中，最终电荷可取决于连接到存储器单元的数字线的本征电容。举例来说，如果将电容器电连接到数字线且施加电压335，那么数字线的电压可归因于其本征电容而升高。因此，感测组件处所测量的电压可不等于电压335，而是可取决于数字线的电压。因此，迟滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析来确定，例如，可关于数字线电容来界定电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可不同且可取决于电容器的初始状态。

可通过比较数字线电压与参考电压来确定电容器的初始状态。数字线电压可为电压335与跨电容器的最终电压(电压350或电压355)之间的差-例如，(电压335-电压350)或(电压335-电压355)。参考电压可经产生使得其量值在两个可能数字线电压的两个可能电压之间以便确定经存储逻辑状态-例如，数字线电压是高于还是低于参考电压。举例来说，参考电压可为两个量(电压335-电压350)及(电压335-电压355)的平均值。在由感测组件进行比较之后，可确定所感测的数字线电压高于或低于参考电压，且可确定铁电存储器单元的经存储逻辑值(例如，逻辑0或1)。

在一些实例中，可以放大存储于存储器单元上的电荷以提高读取操作的准确性的方式在读取操作期间使用放大器电容器(未展示)。在一些实例中，放大器电容器可耦合到数字线以将初始感测电压提供到数字线，接着，在存储器单元电容器放电到数字线上时与数字线隔离，接着，重新耦合到数字线以帮助检测存储器单元的值。

如上文所讨论，读取不使用铁电电容器的存储器单元会劣化或损坏经存储逻辑状态。然而，铁电存储器单元可在读取操作之后维持初始逻辑状态。举例来说，如果存储电荷状态305-b，那么电荷状态可在读取操作期间依路径340变化到电荷状态305-c，且在移除电压335之后，电荷状态可通过在相反方向上依路径340变化来返回到初始电荷状态305-b。

图4说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的电路400的实例。电路400说明经简化电路配置以突出一起工作以使能够进行提供快速且可靠读取操作的多阶段存储器感测的若干电路组件。

电路400包含数字线(DL)405、存储器单元410及感测组件415。DL 405可为参考图1及2描述的数字线115的实例。存储器单元410可为参考图1及2描述的存储器单元105的实例。感测组件415可为参考图1及2描述的感测组件125的实例或某一部分。

存储器单元410可包含选择器装置435及电容器440。在一些情况中，电容器440可为铁电电容器的实例，例如参考图2描述的电容器205。选择器装置435可为参考图2描述的选择器装置220的实例。存储器单元410可与字线(WL)445相关联。WL 445可为参考图1及2描述的字线110的实例且可用于选择存储器单元410，如下文描述。

电容器440可存储逻辑状态(例如，逻辑状态1或0)。在存取操作(例如，读取操作或写入操作)期间，WL 445可被断言(例如，选择)，且选择器装置435可耦合电容器440与DL405。

感测组件415可包含晶体管T1 430及T2 460。感测组件415可进一步包含放大器电容器(AMPCAP)425及感测放大器(SA)420。在一些实施例中，T1可为共源共栅(未展示)的部分。

在一些实施例中，T2可经配置以将AMPCAP 425连接到供应电压V_HSA以将AMPCAP425预充电到已知电压V_HSA(例如，用于感测放大器的高电压)。举例来说，AMPCAP 425可在读取操作之前或期间被预充电到V_HSA使得在读取操作完成时跨AMPCAP 425的电压可对应于指示存储于电容器440处的逻辑状态0的第一电压或指示存储于电容器440处的逻辑状态1的第二电压。以此方式，AMPCAP 425可用于确定存储器单元410的值。

在一些实施例中，T1 430可通过断言或取消断言(分别地)T1 430的栅极节点450处的控制信号而被激活或取消激活。在一些实施例中，激活T1 430可耦合AMPCAP 425与数字线DL 405。在一些实施例中，在读取操作期间，T1 430可经激活以耦合AMPCAP 425与数字线DL 405以将存储器单元410耦合到数字线405之前将DL 405的电压设置到初始感测电压，接着，在读取操作的一部分内取消激活以在存储器单元410耦合到DL 405时隔离AMPCAP425与DL 405，接着，重新激活以重新耦合AMPCAP 425与DL 405以经由DL 405在AMPCAP 425与存储器单元410之间传送额外电荷。

在一些实施例中，AMPCAP 425的节点455处的电压基于在AMPCAP 425与存储器单元410之间传送的电荷量而改变。在T1被重新激活之后，感测组件415可通过比较AMPCAP425的节点455处的电压与参考电压确定存储器单元410的值且可锁存所述值，借此完成读取操作。

参考图5进一步说明及描述电路400的详细操作。

图5说明根据本发明的实施例的支持使用多阶段存储器感测读取存储器单元的时序图500的实例。时序图500说明在使用多阶段存储器感测的读取操作期间的各种信号。读取操作可对应于t0与t4之间的时间段，包含两个阶段：阶段1及阶段2。时序图500展示与参考图4描述的电路400的组件相关联的各种电压电平以说明使用多阶段存储器感测读取存储器单元的技术如何提供快速且可靠的读取操作。

时序图500包含施加于存储器单元410的WL 445的电压(例如，V_WL 510)、施加于晶体管T1的栅极节点450以激活T1及耦合放大器电容器AMPCAP 425与DL 405的控制信号电压(例如，V_CS1 515)、AMPCAP 425的第一节点455处的电压(例如，V_AMPCAP 520)及DL 405的电压(例如，V_DL 525)。

在t0之前的初始空闲时段期间，数字线DL 505及AMPCAP 425可保持接地(或虚拟接地)。因此，V_DL 525及V_AMPCAP 520可处于V_SS。WL 445可在空闲时段期间取消断言。因此，V_WL510可处于V_SS。存储器单元410可在WL 445被取消断言时与DL 405隔离。

在时间t0，阶段1可开始，其可称为初始感测阶段。AMPCAP 425可在时间t0被预充电到V_HSA(例如，通过T2)。DL 405可在时间t0到t2通过T2及T1可使用例如电压供应器被预充电到V_IS(例如，在控制信号V_CS1被断言且T1被激活时)。因此，电压V_DL 525可开始上升到初始感测电压V_IS。

在时间t1，V_WL被断言，从而导致存储器单元410与DL 405耦合。存储器单元410开始放电到DL 405上，从而在DL 405上开始信号产生。V_DL 525可随着存储器单元410放电到DL405上而减小，且电荷经由DL 405在AMPCAP 425与存储器单元410之间传送。

在时间t2，控制信号V_CS1被取消断言，此取消激活晶体管T1及解耦AMPCAP 425与DL405。DL 405保持耦合到存储器单元410，且信号随着存储器单元410中的铁电电容器继续放电到DL 405上而继续在DL 405上产生。V_DL 525在此时段期间可继续减小，其中减小量取决于存储器单元410的初始值(例如，存储器单元410存储了1值还是存储了0值)。因此，在此时间段期间，图5标示V_DL的两个不同电平，其各自与逻辑0或逻辑1相关联。

虽然图5描绘在V_CS1被取消断言之前发生的V_WL的断言，但在一些情况中，V_WL可实质上在V_CS1被取消断言的同时被断言。即，V_WL可在T1被取消激活的同时或在T1被取消激活之前被断言。

在时间t3，阶段2可开始，其可称为信号检测阶段。控制信号V_CS1可被重新断言以重新激活T1，其可将AMPCAP 425重新耦合到DL 405。AMPCAP 425的第一节点处的电压V_AMPCAP520可随着电荷在AMPCAP 425与DL 405之间传送开始减小，而V_DL由于经传送电荷而上升。在AMPCAP 425与DL 405之间传送的电荷量取决于电容器440的初始值；例如，存储器单元410存储了1值还是存储了0值。因此，在此时间段期间，图5标示V_DL 525及V_AMPCAP 520的两个不同电平，其各自与逻辑0或逻辑1相关联。

因为DL 405(与电容器440耦合)先前使用电压供应器被预充电到(已知)初始感测电压V_IS，所以在AMPCAP 425与存储器单元410之间传送的电荷量可对应于由电容器440使V_DL 525返回到接近V_IS所需的电荷。如上文描述，使V_DL 525接近V_IS所需的电荷可取决于存储于电容器440处的逻辑状态改变。在一些实施例中，存储在电容器440的逻辑状态0可能需要在AMPCAP 425与存储器单元410之间传送更大电荷量以使V_DL 525接近V_IS而非接近存储于电容器440的逻辑状态1。

在信号检测阶段，AMPCAP 425的第一节点处的电压V_AMPCAP 520可减小。V_AMPCAP 520减小的量可取决于存储在电容器440的逻辑状态。因此，电压V_AMPCAP 520在阶段2期间的变化(相对于其初始电压V_HSA)表示电容器440的逻辑状态。在一些实施例中，存储在电容器440的逻辑状态0可导致V_AMPCAP 520在相较于存储在电容器440的逻辑状态1时的更大减小。

在时间t4，V_AMPCAP 520的电压可与参考电压V_REF进行比较且由感测组件415的SA420捕获(例如，锁存)，借此完成读取操作。在一些实施例中，在其处锁存值的特定时间t4可为基于满足了触发条件。举例来说，触发条件可包含具有预定持续时间的计时器在晶体管在t3被重新激活之后已经到期的确定。替代地或另外，触发条件可包含V_AMPCAP 520及/或V_DL525已经稳定到基本上稳态值的确定。

可存在与使用上文关于图4到5所描述的多阶段存储器感测相关联的数个优点。如先前提及，转变晶体管T1的控制信号可减少T1以深亚阈值机制操作的时间量，借此减少引入到数字线上的噪声量。此外，上文描述的方法可由于放大器电容器上的噪声减少使能够使用较小放大器电容器(就电容来说)。即，放大器电容器无需太大以降低对噪声引起的电压摆动的敏感性。

使用较小放大器电容器又可减少存储器装置所需的电量及/或区域。此外，使用较小放大器电容器可减少晶体管T1被重新激活(在时间t3)与值可被锁存(在时间t4)之间经过的时间，这是因为放大器电容器可在重新耦合到数字线之后更快地改变其电压；例如，V_AMPCAP 520可更快稳定，尤其是针对当存储器单元值是0时的情况。在一些情况中，晶体管被重新激活与信号可被锁存之间经过的时间可小于15ns；例如，计时器的预定持续时间可小于15ns。此可比在无需转变晶体管的情况下锁存值通常所需的时间(其可为大约50到60ns)显著更快。

额外益处是在一些情况中存储器装置可能能够使用V_CS1被取消断言的时间段(t2到t3)来执行其它操作，例如使用AMPCAP 425使另一节点预充电或放电以准备另一存储器存取。此类操作可进一步降低读取或写入操作的速度。

图6说明根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的电路600的实例。电路600说明经简化电路配置以突出一起工作以使能够进行提供快速且可靠读取操作的多阶段存储器感测的若干电路组件。

电路600包含电路400中描绘的组件，但新增了晶体管T3 605，如下文更详细描述。

感测组件615可为参考图1及2描述的感测组件125的实例或某一部分。除了关于图4描述的组件之外，感测组件615可包含晶体管T3 605。晶体管T1及T3可串联连接，使得T1的节点(例如，源极或漏极)耦合到T2的节点(例如，漏极或源极)。T1及/或T3可为共源共栅(未展示)的部分。在一些实施例中，AMPCAP 425与晶体管T1的节点640耦合，且晶体管T3的节点630与数字线DL 405耦合。

在一些实施例中，T1可经配置以由T1的栅极节点450处的第一控制信号V_CS1驱动以激活T1且借此耦合AMPCAP 425的节点455与T3的节点620。

在一些实施例中，T3可经配置以由T3的栅极节点610处的第二控制信号V_CS2驱动以激活T3且耦合T1的节点625与DL 405。在一些实施例中，T3可在读取操作的持续时间内保持激活。在一些实例中，T3可在电路600是作用的任何时间都是作用的；例如，V_CS2可被设置到固定潜在偏压。

激活T3及T1两者可在AMPCAP 425与DL 405之间建立电连接。晶体管T3 605可用作晶体管T1 430与DL 405之间的源极跟随器装置以减少可通过在T1正以亚阈值机制操作时转变TI而被引入到电路中的任何噪声。

在一些实施例中，在电压供应器(例如，与电压V_HSA相关联)与DL 405之间建立电连接可导致电压供应器在存储器单元410耦合到DL 405之前将DL 405的电压提高到初始感测电压(例如，V_IS)，如较早前关于图4描述。在一些实施例中，在存储器单元410耦合到DL 405之后在AMPCAP 425与DL 405之间建立电连接可导致电荷在AMPCAP 425与存储器单元410之间传送，这可用于检测存储器单元410的值。

参考图7进一步说明及描述电路600的详细操作。

图7说明根据本发明的实施例的支持使用多阶段存储器感测读取存储器单元的时序图700的实例。时序图700说明在使用多阶段存储器感测的读取操作期间的各种信号。时序图700展示与参考图6描述的电路600的组件相关联的各种电压电平以说明使用多阶段存储器感测读取存储器单元的技术如何提供快速且可靠的读取操作。

时序图700类似于时序图500，但包含与额外晶体管T3相关联的额外控制信号V_CS2730。在此实例中，晶体管T3的控制信号V_CS2 730在读取操作的持续时间内保持被断言，而晶体管T1的控制信号V_CS1 715以与先前关于图5描述相同的方式转变。电路的操作因此在概念上类似于关于图4到5描述的操作，其中额外晶体管T3用作T1与DL 405之间的源极跟随器装置以减少与在晶体管T1正以亚阈值机制操作时转变晶体管T1相关联的任何噪声。

在此实例中，V_CS2 730可经断言以激活晶体管T3及耦合数字线405与晶体管T1的节点(例如，漏极或源极节点)。在一些实例中，V_CS2 730在电路600是作用的任何时间都被断言；例如，V_CS2 730可被设置到致使晶体管T3保持始终激活的固定电压。

V_CS1 715可经断言以激活晶体管T1以耦合T3的节点(例如，源极或漏极节点)与AMPCAP 425。因此，在t0到t1与t3到t4之间展示的读取操作的部分期间，当V_CS1 715及V_CS2730两者都被断言且T1及T3两者都被激活时，AMPCAP 425与DL 405耦合(通过T1及T3)。在t2到t3之间展示的读取操作的部分期间，当V_CS2 730被断言且V_CS1 715被取消断言时，AMPCAP425与DL 405解耦(隔离)。AMPCAP 425与DL 405耦合及解耦的时期实质上与先前关于图5描述相同，且因此，V_WL 710、V_AMPCAP 720及V_DL 725的电路行为、时序及电压实质上与图5中描绘的相同(忽略V_AMPCAP 720由于源极跟随器晶体管T3的引入的任何潜在噪声减少)。关于图6到7描述的多阶段存储器感测方法的优点也类似于关于图4到5描述的优点。

图8展示根据本发明的实施例的支持用于使用多阶段存储器感测读取存储器单元的技术的存储器装置的框图800。存储器阵列100-a可称为电子存储器设备且包含存储器控制器140-a及存储器单元105-b，其可为参考图1描述的存储器控制器140及存储器单元105的实例。存储器控制器140-a可包含偏置组件805及时序组件810，且可如参考图1描述那样操作存储器阵列100-a。存储器控制器140-a可与可为参考图1及2描述的字线110、数字线115、板极线210及感测组件125的实例的字线110-b、数字线115-b、板极线210-a及感测组件125-b电子通信。存储器阵列100-a还可包含参考组件815及锁存器820。存储器阵列100-a的组件可与彼此电子通信且可执行参考图1到3描述的功能。在一些情况中，参考组件815、感测组件125-b及锁存器820可为存储器控制器140-a的组件。

存储器控制器140-a可经配置以通过将电压施加于所述各种节点断言字线110-b、板极线210-a或数字线115-b中的一或多者上的信号。举例来说，偏置组件805可经配置以施加电压来操作存储器单元105-b以读取或写入存储器单元105-b，如上文描述。在一些情况中，存储器控制器140-a可包含行解码器、列解码器或两者，如参考图1描述。此可使存储器控制器140-a能够存取一或多个存储器单元105。偏置组件805还可将电压电势提供到参考组件815以便产生用于感测组件125-b的参考信号。另外，偏置组件805可提供用于感测组件125-b的操作的电压电势。在一些实施例中，存储器控制器140-a可控制读取操作的各个阶段。在一些情况中，存储器控制器140-a可断言控制信号以激活晶体管来耦合放大器电容器与数字线115-b。存储器控制器140-a还可在一时间段内断言字线110-b上的信号以将存储器单元105-b耦合到数字线115-b。

在一些情况中，存储器控制器140-a可使用时序组件810执行其操作。举例来说，时序组件810可控制各种字线选择、数字线选择或板极线偏置的时序，包含用于切换及施加电压以执行例如本文中论述的读取及写入的存储器功能的时序。在一些情况中，时序组件810可控制偏置组件805的操作。在一些情况中，时序组件810可控制断言或取消断言控制信号的时序以激活或取消激活一或多个晶体管(例如，晶体管T1及/或晶体管T3)。

在一些情况中，存储器阵列100-a可包含参考组件815。参考组件815可包含产生用于感测组件125-b的参考信号的各种组件。参考组件815可包含经配置以产生参考信号的电路系统。在一些情况中，参考组件815可包含其它铁电存储器单元105。在一些实例中，参考组件815可经配置以输出具有在两个感测电压之间的值的电压，如参考图3描述。或者，参考组件815可经设计以输出虚拟接地电压(例如，大约是0V)。

感测组件125-b可比较来自存储器单元105-b的信号(通过数字线115-b)与参考信号(例如，来自参考组件815的参考信号)。在确定逻辑状态之后，感测组件就可将输出存储于锁存器820中，其中可根据存储器阵列100-a是其部分的电子装置的操作使用所述输出。

在一些实施例中，上文描述的存储器装置可包含经配置以在读取操作期间提高数字线的电压及放大来自铁电存储器单元的信号的放大器电容器。在一些实施例中，感测组件可经配置以使用参考电压通过比较放大器电容器的节点处的电压与参考电压区分存储于铁电存储器单元上的电荷是对应于第一逻辑状态还是对应于第二逻辑状态。在一些实施例中，上文描述的存储器装置可包含经配置以分别在晶体管被激活、取消激活及重新激活时耦合、解耦及重新耦合放大器电容器与数字线的晶体管。在一些实施例中，上文描述的存储器装置经配置以识别在重新激活晶体管之后已经满足了触发条件，及基于识别已经满足了触发而激活与放大器电容器耦合的锁存器。

图9展示说明根据本发明的实施例的用于使用多阶段存储器感测读取存储器单元的技术的方法900的流程图。方法900的操作可由本文中所描述的存储器阵列100或其组件实施。举例来说，方法900的操作可由参考图1及8所描述的存储器控制器执行。在一些实例中，存储器阵列100可执行一组代码来控制装置的功能元件执行下文描述的功能。另外或替代地，存储器阵列100可使用专用硬件执行下文描述的功能的方面。

在步骤905，存储器阵列100可激活晶体管(例如，T1 430)以在存储器单元(例如，存储器单元410)的读取操作期间耦合放大器电容器(例如，AMPCAP 425)与相关联于存储器单元的数字线(例如，DL 405)。在一些实例中，晶体管通过断言耦合到晶体管的栅极(例如，在节点450处)的控制信号(例如，V_CS1)来激活。在一些实例中，放大器电容器耦合到晶体管的源极，且数字线耦合到晶体管的漏极。在一些实例中，放大器电容器在激活晶体管之前被预充电到预定电压(例如，V_HSA)。在一些实例中，激活晶体管导致电荷在放大器电容器与存储器单元之间传送。在一些实例中，晶体管是共源共栅的部分。

在910，存储器阵列100可在读取操作期间断言与存储器单元相关联的字线信号(例如，V_WL)。

在915，存储器阵列100可至少部分基于字线信号的断言耦合存储器单元与数字线。

在920，存储器阵列100可在读取操作的一部分内取消激活晶体管以在存储器单元与数字线耦合时隔离放大器电容器与数字线。在一些实例中，晶体管通过取消断言控制信号而被取消激活。在一些实例中，存储器阵列100可在905在读取操作的部分内在取消激活晶体管的同时或在取消激活晶体管之前断言字线信号。

在925，存储器阵列100可在读取操作的部分之后重新激活晶体管以重新耦合放大器电容器与数字线。

在930，存储器阵列100可在重新激活晶体管之后确定存储于存储器单元上的值。在一些实例中，确定值是至少部分基于在放大器电容器与存储器单元之间传送的电荷。在一些实例中，存储器阵列100可通过比较放大器电容器的节点(例如，节点455)处的电压与参考电压(例如，参考线225)确定值。在一些实例中，存储器阵列可识别在重新激活晶体管之后满足了触发条件及至少部分基于识别到满足了触发条件而激活与放大器电容器耦合的锁存器(例如，锁存器820)。在一些实例中，当具有预定持续时间的计时器在重新激活晶体管之后已到期时满足触发条件。在一些实例中，当放大器电容器的节点处的电压电平已稳定到基本上稳态值时满足触发条件。在一些实例中，激活锁存器可包含保存先前确定的值。

在一些实例中，方法900的操作可以不同于关于图9描述的顺序执行。在一些实例中，方法900的一些操作可同时或几乎同时执行。

在一些实例中，本文中所描述的设备可执行一或多种方法，例如方法900。所述设备可包含用于以下各者的特征、电路系统、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：在存储器单元的读取操作期间激活晶体管以耦合放大器电容器与相关联于存储器单元的数字线；在读取操作期间断言与存储器单元相关联的字线信号；至少部分基于字线信号的断言耦合存储器单元与数字线；在读取操作的一部分内取消激活晶体管以在存储器单元与数字线耦合时隔离放大器电容器与数字线；在读取操作的部分之后重新激活晶体管以重新耦合放大器电容器与数字线；及在取消激活晶体管之后确定存储于存储器单元上的值。

方法900及本文中描述的设备的一些实例可包含用于与在读取操作的部分内取消激活晶体管的同时或在取消激活晶体管之前断言字线信号的操作、特征、电路系统、构件或指令。

方法900及本文中描述的设备的一些实例可包含用于比较放大器电容器的第一节点处的电压与参考电压的操作、特征、电路系统、构件或指令，其中确定值是至少部分基于所述比较。

方法900及本文中描述的设备的一些实例可包含用于以下各者的操作、特征、电路系统、构件或指令：识别在重新激活晶体管之后满足了触发条件；及至少部分基于识别到满足了触发条件激活与放大器电容器耦合的锁存器。

方法900及本文中描述的设备的一些实例可包含用于确定具有预定持续时间的计数器在重新激活晶体管之后已到期的操作、特征、电路系统、构件或指令，其中识别满足了触发条件是至少部分基于确定计时器已到期。

方法900及本文中描述的设备的一些实例可包含用于以下各者的操作、特征、电路系统、构件或指令：断言耦合到晶体管的栅极的控制信号，其中激活晶体管是至少部分基于控制信号的断言；取消断言控制信号，其中取消激活晶体管是至少部分基于控制信号的取消断言。

在方法900及本文中描述的设备的一些实例中，放大器电容器耦合到晶体管的漏极，且数字线耦合到晶体管的源极。

在方法900及本文中描述的设备的一些实例中，激活晶体管致使电荷被从存储器单元传送到放大器电容器，且其中确定值是至少部分基于经传送电荷。

方法900及本文中描述的设备的一些实例可包含用于在激活晶体管之前将放大器电容器预充电到预定电荷的操作、特征、电路系统、构件或指令。

在方法900及本文中描述的设备的一些实例中，晶体管是共源共栅的部分。

图10展示说明根据本发明的实施例的用于使用多阶段存储器感测读取存储器单元的技术的方法1000的流程图。方法1000的操作可由本文中所描述的存储器阵列100或其组件实施。举例来说，方法1000的操作可由参考图1及8所描述的存储器控制器执行。在一些实例中，存储器阵列100可执行一组代码来控制装置的功能元件执行下文描述的功能。另外或替代地，存储器阵列100可使用专用硬件执行下文描述的功能的方面。

在步骤1005，存储器阵列100可通过激活第一晶体管(例如，T1)在存储器单元(例如，存储器单元410)的读取操作期间耦合放大器电容器(例如，AMPCAP 425)与第二晶体管(例如，T3)。在一些实例中，第一晶体管通过断言耦合到第一晶体管的栅极的第一控制信号(例如，V_CS1)来激活。在一些实例中，激活第一晶体管导致电荷被从存储器单元传送到放大器电容器。在一些实例中，第一晶体管是共源共栅的部分。在一些实例中，放大器电容器的第一节点(例如，455)耦合到第一晶体管的漏极，且第一晶体管的源极耦合到第二晶体管的漏极。在一些实例中，第二晶体管在存储器单元的读取操作期间耦合第一晶体管与相关联于存储器单元的数字线。

在1010，存储器阵列100可耦合存储器单元与数字线。在一些实例中，存储器阵列100可至少部分基于与存储器单元相关联的字线信号被断言耦合存储器单元与数字线。

在1015，存储器阵列100可通过在读取操作的一部分内取消激活第一晶体管在存储器单元与数字线耦合时隔离放大器电容器与第二晶体管。

在1020，存储器阵列100可通过在读取操作的部分之后重新激活第一晶体管重新耦合放大器电容器与第二晶体管。

在1025，存储器阵列100可在重新激活第一晶体管之后确定存储于存储器单元上的值。在一些实例中，确定值是至少部分基于从存储器单元传送到放大器电容器的电荷。在一些实例中，存储器阵列100可通过比较放大器电容器的节点处的电压与参考电压(例如，参考线225)确定值。在一些实例中，存储器阵列可识别在重新激活第一晶体管之后满足了触发条件及至少部分基于识别到满足了触发条件而激活与放大器电容器耦合的锁存器。在一些实例中，当具有预定持续时间的计时器在重新激活晶体管之后已到期时满足触发条件。在一些实例中，当放大器电容器的节点处的电压电平已稳定到基本上稳态值时满足触发条件。在一些实例中，激活锁存器可包含保存先前确定的值。

在一些实例中，方法1000的操作可以不同于关于图10描述的顺序执行。在一些实例中，方法1000的一些操作可同时或几乎同时执行。

在一些实例中，本文中所描述的设备可执行一或多种方法，例如方法1000。所述设备可包含用于以下各者的特征、电路系统、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：通过激活第一晶体管耦合放大器电容器与第二晶体管，其中第二晶体管在存储器单元的读取操作期间耦合第一晶体管与相关联于存储器单元的数字线；耦合存储器单元与数字线；通过在读取操作的一部分内取消激活第一晶体管在存储器单元与数字线耦合时隔离放大器电容器与第二晶体管；通过在读取操作的部分之后取消激活第一晶体管重新耦合放大器电容器与第二晶体管；及在重新激活第一晶体管之后确定存储于存储器单元上的值。

在方法1000及本文中描述的设备的一些实例中，第二晶体管在读取操作的整个持续时间内被激活。

在方法1000及本文中描述的设备的一些实例中，激活第一晶体管致使电荷被从存储器单元传送到放大器电容器，且其中确定值是至少部分基于经传送电荷。

方法1000及本文中描述的设备的一些实例可包含用于比较放大器电容器的第一节点处的电压与参考电压的操作、特征、电路系统、构件或指令，其中确定值是至少部分基于所述比较。

方法1000及本文中描述的设备的一些实例可包含用于以下各者的操作、特征、电路系统、构件或指令：识别在重新激活第一晶体管之后满足了触发条件；及至少部分基于识别到满足了触发条件激活与放大器电容器耦合的锁存器。

方法1000及本文中描述的设备的一些实例可包含用于确定具有预定持续时间的计数器在重新激活第一晶体管之后已到期的操作、特征、电路系统、构件或指令，其中识别满足了触发条件是至少部分基于确定计时器已到期。

应注意，上文描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改且其它实施方案是可能的。此外，可组合来自方法中的两者或两者以上的特征。

本文描述的信息及信号可使用多种不同工艺及技术中的任何者表示。举例来说，在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有多种位宽度。

如本文中使用，术语“虚拟接地”是指保持在约零伏特(0V)的电压下但不与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳态下返回到约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到约0V。

术语“电子通信”及“耦合”是指支持电子在组件之间流动的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合到彼此的组件可主动交换电子或信号(例如，在通电电路中)或可不主动交换电子或信号(例如，在未通电电路中)但可经配置且可操作以在电路被通电之后交换电子或信号。

如本文中使用，术语“基本上”意味着经修饰特性(例如由术语基本上修饰的动词或形容词)无需是绝对的但足够接近以便实现特性的优点。

如本文中使用，术语“断言”信号可指代将信号的电压设置到致使相关联组件激活或选择的电平。举例来说，断言字线可致使选择存储器单元。断言控制信号可致使晶体管激活。在一些情况中，通过将电压从低值提高到较高值断言信号。在其它情况中，通过将电压从较高值降低到低值断言信号。即，断言信号并不暗示信号的特定极性。

如本文中使用，术语“电极”可指代电导体，且在一些情况中，可用作到存储器阵列的存储器单元或其它组件的电接点。电极可包含迹线、线、导电线、导电层或在存储器阵列100的元件或组件之间提供导电路径的类似物。

术语“隔离”指代其中电子目前无法在组件之间流动的组件之间的关系；如果在组件之间存在开路，那么组件与彼此隔离。举例来说，通过开关物理地连接的两个组件可在开关断开时与彼此隔离。

本文中论述的装置(包含存储器阵列100)可形成于半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOP))或另一衬底上的半导体材料的外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种进行掺杂来控制，所述化学物种包含(但不限于)磷、硼或砷。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。

本文中论述的一或多个晶体管可表示场效晶体管(FET)，且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如退化)半导体区域。源极及漏极可通过轻掺杂半导体区域或沟道分离。如果沟道是n型(例如，多数载流子是电子)，那么FET可称为n型FET。如果沟道是p型(例如，多数载流子是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。沟道导电性可通过将电压施加于栅极来控制。举例来说，分别将正电压或负电压施加于n型FET或p型FET可导致沟道变成导电的。当大于或等于晶体管的阈值电压的电压被施加于晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加于晶体管栅极时，晶体管可“断开”或“取消激活”。在一些情况中，当施加于晶体管栅极的电压低于阈值电压时，晶体管可以亚阈值机制操作。以亚阈值机制操作的晶体管可经历亚阈值导通。在一些情况中，电路系统可经设计以按亚阈值机制使用晶体管；例如，电路系统可经设计使得晶体管在以亚阈值机制操作时被视作“激活”。

本文结合附图陈述的描述描述了实例配置且并不代表可实施或在权利要求书的范围内的所有实例。本文使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选的”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解目的的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置，以便避免模糊所描述实例的概念。

在附图中，类似组件或特征可具有相同的参考标记。此外，相同类型的各种组件可通过用短划线及区分类似组件的第二标记跟随参考标记来区分。如果在说明书中仅使用第一参考标记，那么所述描述适用于具有相同第一参考标记的类似组件中的任一者，而与第二参考标记无关。

本文描述的信息及信号可使用多种不同工艺及技术中的任何者表示。举例来说，在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。

结合本文的揭示内容描述的各种说明性框及模块可用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可被实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。

本文描述的功能可经实施于由处理器、固件或其任何组合执行的硬件、软件中。如果被实施于由处理器执行的软件中，那么功能可作为一或多个指令或代码被存储在计算机可读媒体上或作为一或多个指令或代码通过计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，上文描述的功能可使用由处理器、硬件、固件、硬接线或这些内容的任何者的组合执行的软件实施。实施功能的特征也可物理地定位在各个位置处，包含经分布使得功能的部分在不同物理位置处实施。而且，如在本文中使用，包含在权利要求书中使用，项目列表(例如，由例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(例如，A及B及C)。而且，如本文使用，短语“基于”不应被解释为对一组封闭条件的引用。举例来说，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不脱离本发明的范围。换句话来说，如本文使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。

计算机可读媒体包括非暂时性计算机存储媒体及通信媒体，通信媒体包括促进将计算机程序从一个地方传送到另一个地方的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例且非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接都适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外、无线电及微波)从网站、服务器或其它远程源传输软件，那么媒体定义中包含同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外、无线电及微波)。如本文使用，磁盘及光盘包含CD、激光盘、光盘、数字多功能盘(DVD)、软盘及蓝光盘，其中磁盘通常磁性地再现数据，而光盘用激光光学地再现数据。上述内容的组合也包含在计算机可读媒体的范围内。

提供本文的描述以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易地明白对本发明的各种修改，且在不脱离本发明的范围的情况下，本文定义的一般原理可应用到其它变型。因此，本发明不限于本文描述的实例及设计，而是应符合与本文揭示的原理及新型特征一致的最广范围。

Claims

1.一种用于读取铁电存储器单元的方法，其包括：

在所述铁电存储器单元的读取操作期间断言与所述铁电存储器单元相关联的字线信号；

至少基于所述字线信号的所述断言耦合所述铁电存储器单元与相关联于所述铁电存储器单元的数字线；

激活晶体管以在所述读取操作的第一部分期间耦合放大器电容器与所述数字线；

在所述读取操作的第二部分内取消激活所述晶体管以在所述铁电存储器单元与所述数字线耦合时隔离所述放大器电容器与所述数字线，所述读取操作的所述第二部分在所述读取操作的所述第一部分之后；

在所述读取操作的所述第二部分之后重新激活所述晶体管以重新耦合所述放大器电容器与所述数字线；及

在重新激活所述晶体管之后确定存储于所述铁电存储器单元上的值。

2.根据权利要求1所述的方法，其进一步包括：

与在所述读取操作的所述第二部分内取消激活所述晶体管同时或在取消激活所述晶体管之前断言所述字线信号。

3.根据权利要求1所述的方法，其进一步包括：

比较所述放大器电容器的第一节点处的电压与参考电压，其中确定所述值是至少基于所述比较。

4.根据权利要求1所述的方法，其进一步包括：

识别在重新激活所述晶体管之后满足了触发条件；及

至少基于识别到满足了所述触发条件激活与所述放大器电容器耦合的锁存器。

5.根据权利要求4所述的方法，其进一步包括：

确定具有预定持续时间的计时器在重新激活所述晶体管之后已到期，其中识别满足了所述触发条件是至少基于确定所述计时器已到期。

6.根据权利要求1所述的方法，其进一步包括：

断言耦合到所述晶体管的栅极的控制信号，其中激活所述晶体管是至少基于所述控制信号的所述断言；及

取消断言所述控制信号，其中取消激活所述晶体管是至少基于所述控制信号的所述取消断言。

7.根据权利要求1所述的方法，其中所述放大器电容器耦合到所述晶体管的漏极，且所述数字线耦合到所述晶体管的源极。

8.根据权利要求1所述的方法，其中激活所述晶体管致使电荷被从所述铁电存储器单元传送到所述放大器电容器，且其中确定所述值至少基于经传送的电荷。

9.根据权利要求1所述的方法，其进一步包括：

在激活所述晶体管之前将所述放大器电容器预充电到预定电荷。

10.根据权利要求1所述的方法，其中所述晶体管是共源共栅放大器的部分。

11.一种用于读取铁电存储器单元的方法，其包括：

通过在读取操作的第一部分期间激活第一晶体管来耦合放大器电容器与第二晶体管，其中所述第二晶体管在所述铁电存储器单元的所述读取操作期间耦合所述第一晶体管与相关联于所述铁电存储器单元的数字线；

耦合所述铁电存储器单元与所述数字线；

通过在所述读取操作的第二部分内取消激活所述第一晶体管，在所述铁电存储器单元与所述数字线耦合时，隔离所述放大器电容器与所述第二晶体管，所述读取操作的所述第二部分在所述读取操作的所述第一部分之后；

通过在所述读取操作的所述第二部分之后重新激活所述第一晶体管，重新耦合所述放大器电容器与所述第二晶体管；及

在重新激活所述第一晶体管之后确定存储于所述铁电存储器单元上的值。

12.根据权利要求11所述的方法，其中在所述读取操作的整个持续时间内激活所述第二晶体管。

13.根据权利要求11所述的方法，其中激活所述第一晶体管致使电荷被从所述铁电存储器单元传送到所述放大器电容器，且其中确定所述值至少基于经传送的电荷。

14.根据权利要求11所述的方法，其进一步包括：

15.根据权利要求11所述的方法，其进一步包括：

识别在重新激活所述第一晶体管之后满足了触发条件；及

16.根据权利要求15所述的方法，其进一步包括：

确定具有预定持续时间的计时器在重新激活所述第一晶体管之后已到期，其中识别满足了所述触发条件是至少基于确定所述计时器已到期。

17.根据权利要求11所述的方法，其中：

所述放大器电容器的第一节点耦合到所述第一晶体管的漏极，且

所述第一晶体管的源极耦合到所述第二晶体管的漏极。

18.一种存储器装置，其包括：

铁电存储器单元，其与数字线耦合；

放大器电容器；

第一晶体管，其与所述数字线耦合且经配置以在所述铁电存储器单元上的读取操作的持续时间内被激活；及

第二晶体管，其与所述第一晶体管及所述放大器电容器耦合，其中所述第二晶体管经配置以：

在所述读取操作的第一部分内激活；

在所述读取操作的第二部分内取消激活，所述读取操作的所述第二部分在所述读取操作的所述第一部分之后；及

在所述读取操作的所述第二部分之后重新激活，其中所述第一晶体管及所述第二晶体管经配置以当所述第二晶体管在所述读取操作期间被激活时在所述放大器电容器与所述数字线之间建立电连接。

19.根据权利要求18所述的存储器装置，其中：

所述第一晶体管的源极与所述数字线耦合，且所述第一晶体管的漏极与所述第二晶体管的源极耦合，且

所述第二晶体管的漏极与所述放大器电容器耦合。

20.根据权利要求18所述的存储器装置，其进一步包括：

感测放大器，其与所述放大器电容器及所述第二晶体管耦合，其中所述感测放大器经配置以确定存储于所述铁电存储器单元上的值。

21.一种存储器装置，其包括：

铁电存储器单元；

数字线，其与所述铁电存储器单元耦合；

放大器电容器，其与所述数字线耦合；及

控制器，其经配置以：

至少基于所述字线信号的所述断言耦合所述铁电存储器单元与所述数字线；

激活晶体管以在所述读取操作的第一部分期间耦合所述放大器电容器与所述数字线；

22.根据权利要求21所述的存储器装置，其中所述控制器经配置以与所述控制器在所述读取操作的所述第二部分内取消激活所述晶体管的同时或在取消激活所述晶体管之前，断言与所述铁电存储器单元相关联的所述字线信号。

23.根据权利要求22所述的存储器装置，其中所述控制器进一步经配置以：

24.根据权利要求22所述的存储器装置，其中所述控制器进一步经配置以：

识别在重新激活所述晶体管之后满足了触发条件；及

25.根据权利要求24所述的存储器装置，其中所述控制器进一步经配置以：

在重新激活所述晶体管之后确定具有预定持续时间的计时器已到期，其中识别满足了所述触发条件是至少基于确定所述计时器已到期。