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CN1508840A - 介质分离型半导体装置及其制造方法 - Google Patents

介质分离型半导体装置及其制造方法 Download PDF

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CN1508840A
CN1508840A CNA031577385A CN03157738A CN1508840A CN 1508840 A CN1508840 A CN 1508840A CN A031577385 A CNA031577385 A CN A031577385A CN 03157738 A CN03157738 A CN 03157738A CN 1508840 A CN1508840 A CN 1508840A
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Abstract

本发明的介质分离型半导体装置包括：设于半导体衬底(1)的第一主面的主介质层(3－1)、隔着主介质层(3－1)面对半导体衬底(1)的第一导电型的第一半导体层(2)、形成于第一半导体层(2)表面的第一导电型的第二半导体层(4)、包围第一半导体层(2)外周边的第二导电型的第三半导体层(5)、包围第三半导体层(5)外周边的环形绝缘膜(9)、设于第二半导体层(4)上的第一主电极、设于第三半导体层(5)上的第二主电极、设于半导体衬底(1)的第二主面的背面电极(8)、设于第二半导体层(4)正下方且至少与第二主面一部分接合的辅助介质层(3－2)。由于上述结构，本发明的介质分离型半导体装置能够不损及RESURF效应地提高耐压性能。

Description

介质分离型半导体装置及其制造方法
技术领域
本发明涉及介质分离型半导体装置及其制造方法，其半导体衬底的上面与下面分别设置介质层和背面电极。
技术背景
先有技术中，涉及介质分离型半导体装置的提案有多种(例如，专利文献1：日本特许第二739018号公报)。
参照专利文献1中的图52和图53，介质分离型半导体装置的半导体衬底的上、下面分别设有介质层和背面电极，介质层上设置n-型半导体层。
并且，介质层将半导体衬底和n-型半导体层介电分离，绝缘膜将n-型半导体层限定到预定范围。
在该预定范围内，n-型半导体层上形成阻值较小的n+型半导体区域，进而形成p+型半导体区域，将n+型半导体区域包围。并且，n+型半导体区域和p+型半导体区域分别连接阴极电极和阳极电极，阴极电极和阳极电极间通过绝缘膜相互绝缘。
另外，参照专利文献1中的图54，阳极电极和背面电极电压都设定成0V，如使阴极电极上的正向电压逐渐增加，则从n-型半导体区域和p+型半导体区域之间的pn结延伸出耗尽层。此时，半导体衬底被固定于接地电位，通过介质层发挥场电极作用，因此，在前述耗尽层以外，由n-型半导体层和介质层界面向n-型半导体层的上表面方向延伸出的另一耗尽层。
这样，由于另一耗尽层的延伸，前述耗尽层容易向阴极电极方向延伸，从而缓和了n-型半导体层和p+型半导体区域之间的pn结处的电场。这种效应，就是众所周知的RESURF(Reduced SURface Field：近面电场减小)效应。
另外，参照专利文献1中的图55，在充分远离p+型半导体区域的位置处的截面上的电场强度中，设另一耗尽层的垂直方向宽度为x，介质层厚度为t0，使n-型半导体层上表面对应于横轴的原点，在所述剖面中的全电压降V，用下式(3)表示。
V＝q·N/(ε2·ε0)×(x2/2+ε2·t0·x/ε3)…(3)
式(3)中，N表示n型半导体层的杂质浓度[cm-3]，ε0表示真空介电常数[C·V-1·cm-3]，ε2表示n-型半导体层的介电常数，ε3表示介质层的介电常数。
由式(3)可以看出，如果在保持均匀的全电压降V的同时增大介质层的厚度t0，另一耗尽层在垂直方向的宽度x就会变小。这意味着RESURF效应的减弱。
另一方面，在n-型半导体层和p+型半导体区域之间的pn结处的电场集中和n-型半导体层和n+型半导体区域的界面处的电场集中不导致发生雪崩条件的条件下，半导体装置的耐压，最终由位于n+型半导体区域正下方的、由于n-型半导体层和介质层界面的电场集中而产生的雪崩条件决定。
满足上述条件的半导体装置结构中，p+型半导体区域和n+型半导体区域之间的距离要充分大，n-型半导体层的厚度d和其杂质浓度最适化便可。
参照专利文献1中的图56，一般认为上述条件是指从n-型半导体层和介质层的界面向n-型半导体层表面过渡时，n-型半导体层和介质层界面的电场集中恰好满足雪崩条件的条件。此时，耗尽层达到n+型半导体区域，n-型半导体层的整体被耗尽。
这样条件下的耐压V，用下式(4)表示。
V＝Ecr·(d/2+ε2·t0/ε3)…  (4)
式(4)中，Ecr表示引起雪崩条件的临界电场强度，n+型半导体区域的厚度被忽略。
参照上述专利文献1中的图57，在n+型半导体区域正下方的剖面中垂直方向的电场强度分布中，n-型半导体层和介质层的界面(从原点向电极侧的距离为d的位置)处的电场强度达到临界电场强度Ecr。
n-型半导体层由硅形成，介质层由氧化硅膜形成，计算半导体装置的耐压V时，选用一般值，即
d＝4×10-4
t0＝2×10-4。
另外，临界电场强度Ecr受n-型半导体层的厚度d影响，此时，一般以
Ecr＝4×105表达。将所述临界电场强度Ecr值、ε2(＝11.7)、ε3(＝3.9)代入式(4)中，耐压V用下式(5)
V＝320V…  (5)表示。因此，如n-型半导体层的厚度d增加1μm，就得到用下式(6)表示的电压上升值ΔV。
ΔV＝Ecr×0.5×10-4＝20[V]…(6)
另外，如介质层的厚度t0增加1μm，就得到用下式(7)表示的电压上升值ΔV。
ΔV＝Ecr×11.7×10-4/3.9＝120[V]…(7)
由式(6)、(7)的结果显见，增厚介质层比增厚n-型半导体层能更大地升高耐压值，为使耐压值提高，增厚介质层是很有效的。
而且，如增厚n-型半导体层，为形成绝缘膜就要有形成较深凹槽的蚀刻技术，需要开发新技术，所以不合适。
但是，如使介质层的厚度t0增大，如前所述，另一耗尽层的延伸量x就会变小，导致减弱RESURF效应。即，p+型半导体区域和n+型半导体层之间的pn结处的电场集中增大，耐压值受到所述pn结处产生的雪崩条件的限制。
传统的介质分离型半导体装置如上所述，存在着半导体装置的耐压受限于介质层的厚度t0和n-型半导体层的厚度d的问题。
发明内容
本发明的目的在于克服上述的问题，提供一种可防止半导体装置的耐压受限于介质层的厚度t0和n-型半导体层的厚度d的、高耐压的介质分离型半导体装置及其制造方法。
本发明的介质分离型半导体装置中设有：半导体衬底；与半导体衬底的整个第一主面邻接配置的主介质层；面向半导体衬底将主介质层夹于其间地设于主介质层表面的、低杂质浓度的第一导电型的第一半导体层；有选择地形成于第一半导体层的表面的、高杂质浓度的第一导电型的第二半导体层；空出间隔围着第一半导体层的外周边设置的高杂质浓度的第二导电型的第三半导体层；围着第三半导体的外周边设置的环形绝缘膜；与第二半导体层的表面接合的第一主电极；与第三半导体层的表面接合的第二主电极；与半导体衬底的相对于第一主面的第二主面邻接设置的板状背面电极；以及设于第二半导体层正下方的、且至少一部分与主介质层的第二主面接合的第一辅助介质层。
另外，本发明的制造方法所涉及的介质分离型半导体装置是形成在介质分离衬底上的高耐压横型装置，包括第一主电极和包围第一主电极而形成的第二主电极，同时在介质分离衬底的背面侧有成为基底的半导体衬底。本发明的制造方法包括：在含第一主电极的、由第一主电极到第二主电极的距离的40％以上的区域内，用KOH蚀刻除去半导体衬底的步骤；在该区域内形成第一埋入绝缘膜的步骤；以及在该区域内以接于第一埋入绝缘膜正下方地形成第二埋入绝缘膜的步骤。
附图说明
图1是本发明实施例1的介质分离型半导体装置的示出局部剖面的透视图。
图2是本发明实施例1的介质分离型半导体装置的局部剖面图。
图3是用以说明本发明实施例1的介质分离型半导体装置的动作的剖面图。
图4是图3中A-A’线截面上的电场强度分布的说明图。
图5是用以说明本发明实施例1的耐压条件下的介质分离型半导体装置的动作的剖面图。
图6是沿图5中B-B’线截面上的电场强度分布的说明图。
图7是表示本发明实施例1的介质分离型半导体装置的制造方法的剖面图。
图8是表示本发明实施例1的介质分离型半导体装置的制造方法的剖面图。
图9是表示本发明实施例1的介质分离型半导体装置的制造方法的剖面图。
图10是表示本发明实施例1的介质分离型半导体装置的制造方法的剖面图。
图11是表示本发明实施例2的介质分离型半导体装置的制造方法的剖面图。
图12是表示本发明实施例2的介质分离型半导体装置的制造方法的剖面图。
图13是表示本发明实施例2的介质分离型半导体装置的制造方法的剖面图。
图14是表示本发明实施例3的介质分离型半导体装置的制造方法的剖面图。
图15是表示本发明实施例3的介质分离型半导体装置的制造方法的剖面图。
图16是表示本发明实施例3的介质分离型半导体装置的制造方法的剖面图。
图17是表示本发明实施例4的介质分离型半导体装置的制造方法的剖面图。
图18是表示本发明实施例4的介质分离型半导体装置的制造方法的剖面图。
图19是表示本发明实施例4的介质分离型半导体装置的制造方法的剖面图。
图20是表示本发明实施例5的介质分离型半导体装置的制造方法的剖面图。
图21是表示本发明实施例5的介质分离型半导体装置的制造方法的剖面图。
图22是表示本发明实施例5的介质分离型半导体装置的制造方法的剖面图。
图23是表示本发明实施例6的介质分离型半导体装置的制造方法的剖面图。
图24是表示本发明实施例6的介质分离型半导体装置的制造方法的剖面图。
图25是表示本发明实施例6的介质分离型半导体装置的制造方法的剖面图。
图26是表示本发明实施例7的介质分离型半导体装置的制造方法的剖面图。
图27是表示本发明实施例7的介质分离型半导体装置的制造方法的剖面图。
图28是表示本发明实施例7的介质分离型半导体装置的制造方法的剖面图。
图29是表示本发明实施例8的介质分离型半导体装置的制造方法的剖面图。
图30是表示本发明实施例8的介质分离型半导体装置的制造方法的剖面图。
图31是表示本发明实施例8的介质分离型半导体装置的制造方法的剖面图。
[符号说明]
1、109：半导体衬底；2：n-型半导体层；3：介质层；4：3-1：较薄的第一区域(介质层)；3-2：较厚的第二区域(介质层)；3-3：由氮化氧化膜形成的较薄的第三区域(氮化氧化膜层)；3-4：由热氮化膜或CVD氮化膜形成的较薄的第四区域(介质层)；4：n+型半导体区域；5：p+型半导体区域；6：阴极电极；7：阴极电极；8：背面电极：9：环形绝缘膜；11：绝缘膜；21：激活层衬底；100：半导体装置；101：绝缘膜掩模；102：氮(N注入处理)；103：喷涂机；104：涂敷区域；105：高速硅干蚀刻处理；106：高能量离子；107：结晶破坏层；110：P型激活区域；111：阳极氧化电流；112：多孔硅区域。
具体实施方式
[实施例1]
下面，参照图示对本发明实施例1进行详细说明。
图1为本发明实施例1的介质分离型半导体装置100的局部剖面透视图，图2为图1所示的介质分离型半导体装置100的局部剖面图。
如图1和图2所示，介质分离型半导体装置100中设有半导体衬底1、n-型半导体层2、介质层3、n+型半导体区域4、p+型半导体区域5、电极6和7、背面蒸镀电极(以下简称[背面电极])、绝缘膜9和11。
半导体衬底1的上、下面分别设置介质层3和背面电极8。
介质层3的上面设置n-型半导体层2，介质层3将半导体衬底1和n-型半导体层2分离。
绝缘膜9将n-型半导体层环状地划出预定范围。
在绝缘膜9所划出1的预定范围内，在n-型半导体层2的上面形成阻值小于n-型半导体层2的n+型半导体区域4，并围着n+型半导体区域4形成p+型半导体区域5。
p+型半导体区域5有选择地形成在n-型半导体层2上面内。
n+型半导体区域4和p+型半导体区域5分别连接电极6和7，电极6和7由绝缘膜11加以绝缘。
此时，电极6和7分别具有阴极电极和阳极电极的功能，以下称为[阴极电极6]和[阳极电极7]。
介质层3分为由厚度较薄的介质层形成的第一区域3-1和由厚度较厚的介质层形成的第二区域3-2。
n+型半导体区域4在第二区域3-2上方以比第二区域3-2狭小的范围形成。
图3是图1和图2所示的介质分离型半导体装置100的剖面图，用以说明顺向耐压的保持动作。图4为图3中沿A-A’线截面上的电场强度分布的说明图。
图3中，t0为第一区域(介质层)3-1的厚度，31为第二区域(介质层)3-2的边缘，41a、41b为与n-型半导体层2相关的耗尽层，x为耗尽层41b的厚度，L为阴极电极6与阳极电极7之间的距离。
图3中，阳极电极7和背面电极8电压均设于接地电位(0V)，阴极电极6设为正向电压(+V)并使之逐渐增大时，从n-型半导体层2和p+型半导体区域5之间的pn结延伸出耗尽层41a。
此时，由于半导体衬底1通过介质层作为固定于接地电位的场电极起作用，因此，在耗尽层41a以外，耗尽层41b从n-型半导体层2和介质层3的界面在朝向n-型半导体层2上面的方向延伸。
从而，由于RESURF效应，缓和了n-型半导体层2和p+型半导体区域5之间的pn结处的电场。
再有，为避免电场集中，介质层3-2的边缘31与阴极电极的距离要以阳极电极和阴极电极间距L的40％以上为标准加以设置。
图4所示为充分远离p+型半导体区域的预定位置(沿图3中A-A’线的截面)上的电场强度分布。
图4中，横轴表示背面电极8侧的位置，纵轴表示电场强度，耗尽层41b厚度(延伸)为x，介质层3-1厚度为t0，n-型半导体层2的上面对应于横轴的原点。
沿A-A’线截面的全电压降V与传统的介质分离型半导体装置的情况相同，用前面的式(3)表示。
即，即使全电压降V相等，如果将介质层3的厚度t0设定得较厚，耗尽层41b的延伸量x会缩短，RESURF效应就会缓和。
另一方面，在n-型半导体层2和p+型半导体区域5之间的pn结处的电场集中，以及n-型半导体层2和n+型半导体区域4的界面处的电场集中不导致发生雪崩条件的条件下，半导体装置100的耐压，最终由位于n+型半导体区域4正下方的、n-型半导体层2和介质层3-1的界面处的电场集中产生的雪崩条件决定。
为了使半导体装置100的结构满足上述条件，p+型半导体区域5和n+型半导体区域4间的距离L要充分大，n-型半导体层2的厚度d和其杂质浓度N为最适化便可。
例如，如设定耐压为600V，则距离L可以设计在70μm～100μm的范围内。
图5是说明在上述条件下介质分离型半导体装置100的顺向耐压的保持动作的剖面图。
上述条件一般表示：从n-型半导体层2和介质层3-1的界面到n-型半导体层2的表面成为耗尽时，n-型半导体层2和介质层3-1的界面的电场集中恰好满足雪崩条件的状态。
如图5所示，耗尽层41b达到n+型半导体区域4，n-型半导体层2整体成为耗尽。
这样条件下的耐压V，用n+型半导体区域4正下方(即，沿图5中B-B’线的截面)的全电压降表示，如下式(8)。
V＝Ecr·(d/2+ε2·t1/ε3)…  (8)
但是，在式(8)中，t1表示第一介质层3-1和第二介质层3-2相加的总厚度[cm]，n+型半导体区域4的厚度被忽略。
再有，式(8)等同于用厚度t1替换前式(4)中的厚度t0的情形。
图6为沿B-B’线截面处的电场强度分布的说明图。
图6中，n-型半导体层2和介质层3的界面(从原点至电极8侧距离为d的位置)处的电场强度达到临界电场强度Ecr。
就是说，由前式(3)和上式(8)可知，将第一介质区域3-1的厚度t0设定得较薄，使RESURF效应不会削弱，而另一方面，将形成第二介质区域3-2的范围内的介质层3的厚度t1设定得较厚，能够获得电压降而使耐压值相对于传统技术有所提高。
下面，参照图7～图10所示的各个工序的剖面图，对本发明的实施例1中的介质分离型半导体装置的制造方法进行说明。
图7～图10中与前述(参照图1～图3和图5)中同样的部分，分别用同一符号表示，不再详细描述。
首先，参照图7，假定半导体装置100所处的状态是：利用形成了较薄的第一介质区域的SOI(Silicon On Insulator：硅绝缘物)衬底加以处理的晶片加工完成，并形成了高耐压器件。
如图7所示，该状态的半导体装置100的半导体衬底1的背面侧形成绝缘膜掩模101(CVP-氧化物膜、CVD-氮化物膜、等离子法-氮化物膜)。
绝缘膜掩模101与半导体装置100的表面侧(n-型半导体层2侧)的图案相匹配，围绕着阴极电极6配置。图7所示仅为围着阴极电极6的绝缘膜掩模101中一侧的剖面。
接下来，如图8所示，在与背面侧的绝缘膜掩模101相连的开口部，通过KOH蚀刻除去半导体衬底1，露出介质层3-1。
此时，露出于背面侧的介质层3-1所占的区域包围阴极电极6，且从阴极电极6侧起，其露出部分与阴极电极6和阳极电极7的间距L相比至少占40％以上。
下面，如图9所示，在半导体衬底1的整个背面侧形成介质层3-2。此时的加工工序如图9所示，具体如下。
即，对精度较低的第一PVSQ清漆和精度较高的第二PVSQ清漆，依次进行涂敷工序和固化工序而成膜。
这里，介质层3-2(第二埋入绝缘膜)可选择下述的至少一种可硬化聚合物的硬化膜制作：聚硅氧烷类聚合物、聚酰亚胺类聚合物、聚酰亚胺基聚硅氧烷类聚合物、聚烯丙醚类聚合物、双苯并环丁烯类聚合物、聚喹啉类聚合物、全氟代烃类聚合物、氟代烃类聚合物、芳香烃类聚合物、环硼氮烷类聚合物，以及所述聚合物的卤化物或氘化物。
另外，介质层3-2由下述通式(1)表示的聚硅氧烷类聚合物的硬化膜形成。
[Si(O1/2)4]k·[R1Si(O1/2)3]1·[R2R3Si(O1/2)2]m·[R4R5R6SiO1/2]n…  (1)
通式(1)中，R1、R2、R3、R4、R5、R6可为相同或相异的芳基、氢基、脂肪族烷基、三烷基甲硅烷基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。还有，k、l、m、n均为大于0的整数；“2k+(3/2)1+m+(1/2)n”为自然数；各聚合物的平均分子量不小于50。进而，分子端基可为下述官能团内一种或相异的官能团：芳基、氢基、脂肪族烷基、羟基、三烷基甲硅烷基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。
另外，为了构成第一和第二PVSQ清漆，可以考虑使用例如下述通式(2)表示的聚合物。
式(2)中，R1、R2可为相同或相异的芳基、氢基、脂肪族烷基、羟基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。R3、R4、R5、R6可为下述基团中一种或相异的基团：氢基、芳基、脂肪族烷基、三烷基甲硅烷基、羟基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。进而，n为整数，各聚合物的平均分子量在50以上。
官能团R1、R2中，苯基占95％，乙烯基占5％。而且，官能团R3～R6全部为氢原子。
使通式(2)表示的平均分子量为150k的聚硅氧烷(A树脂)溶解在甲氧基苯溶剂中，得到固态百分浓度10wt％的第一清漆和固态百分浓度15wt％的第二清漆，将所得第一清漆和第二清漆依次进行涂敷工序和固化工序。
具体来讲，用10w％的甲氧基苯溶解分子量为150k的PVSQ形成第一清漆，在15w％的苯甲醚中溶解分子量为150k的PVSQ形成第二清漆，依次使用所述两种清漆进行100rpm×5秒、300rpm×10秒、300rpm×10秒的涂敷加工。而且，在所述涂敷加工后进行固化工序，即在350℃左右放置1小时后再逐渐冷却。
从而，可在半导体装置100背面侧的开口区域获得介质层3-2，并且能够有效抑制成膜深浅不均的现象。
另外，选择合适的下滴量，也能够控制膜厚。
最后，如图10，在半导体装置100的整个背面侧进行抛光处理，除去形成在半导体衬底1上的介质层3-2，形成由金属蒸镀层(例如，Ti/Ni/Au三层蒸镀等)构成的背面电极8。
其结果，介质分离型半导体装置100的介质层3-1、3-2能够实现下述电学特性效果：在决定耐压的第一区域(介质层3-1的厚度t0)，承担大幅度电压降；在影响RESURF效应的第二区域(介质层3-2的厚度t1)，能够缓和第一半导体层和第三半导体层之间的电场集中。
从而，能够RESURF效应不被削弱地提高介质分离型半导体装置100的耐压，另外，提供一种容易实现的介质分离型半导体装置100的结构的制造方法。
而且，通过在基本不改变SOI层的结构的条件下将主介质层3-1和辅助介质层3-2的膜厚与介电常数最佳化，能够实现主耐压的大幅度上升。
另外，由于对其他特性(例如，导通电流、阈值电压等)不会带来负面影响，所以消除了耐压与所述其他特性的折衷关系，能够使设计变得容易。
还有，通过将辅助介质层3-2设置在40％以上的区域内，能够确定使耐压稳定上所需的足够的辅助介质层3-2的形成范围。就是说，完全不用担心由于辅助介质层3-2形成区域不必要的扩大而使器件的机械强度降低。
还有，通过将辅助介质层3-2做成有底部的筒状(研钵状)，与主介质层3-1及半导体衬底1双方接合，可以提高粘接强度，进而，能够实现耐压特性的稳定化并延长使用寿命。尤其是在用PVSQ进行辅助介质层3-2的成膜的场合，可防止在与主介质层3-1和半导体衬底1的分界区域产生裂纹，能够形成具有稳定的机械和电学性能的介质层。
另外，在用PVSQ成膜的场合，能够体现制造上的即容易控制膜厚的优点。
[实施例2]
再有，上述实施例1中没有论及图7所示的半导体装置100的形成工序，半导体装置100的可以这样形成：在激活层衬底两面形成介质层3-1，向激活层衬底主面注入氮后，粘合硅基底形成的半导体衬底1，进而形成电极图案。
下面，参照图11～图13所示各工序的剖面图，对本发明实施例2中向激活层衬底上注入氮后粘合硅基底的介质分离型半导体装置100的制造方法进行详细说明。
图11～图13中与前述相同的部分，分别用与前述同样的符号表示，不再详细描述。
首先，如图11所示，在制作粘合SOI衬底前的激活层衬底21的两面，预先由氧化膜形成介质层3-1，然后在后述的半导体衬底1的被粘合侧的主面注入氮(N)102(如箭头所示)。
接下来，如图12所示，在激活层衬底21的氮注入侧的主面上粘合硅基底形成的半导体衬底1。
此时，采用下述工序：通过在例如1200℃以上的高温下进行退火处理，使激活层衬底21的主面(氮注入区域)作为氧氮化膜层3-3稳定后，通过研磨激活层衬底21另一主面，将激活层衬底21控制到所需厚度。
如此，按图12所示，制成激活层衬底21和半导体衬底1相粘合的SOI衬底。
以下，在图12中的SOI衬底上进行与前述的实施例1相同的的晶片加工，如图13所示，在激活层衬底21内形成耐压器件等各种器件后，在其背面侧通过KOH蚀刻开口。
此时，由于存在由氧氮化层3-3形成的埋入介质层，能够防止氧化膜的介质层3-1在进行KOH蚀刻时产生损耗。例如：在环境温度60℃的条件下，用30％的KOH溶液蚀刻半导体衬底1时，对硅、氧化膜、氧氮化膜的蚀刻速度分别为40μm/小时、0.13μm/小时、0.01μm/小时，由此可以推测出其效果。
再有，如前面实施例1中所述，考虑到缓和半导体衬底1应力的目的，介质层3-1最好设置得较薄，另外，当然要尽量防止KOH蚀刻的不均等产生的膜厚减薄。
这样，在介质层3-1和介质层3-3无损耗地露出后，接下来，进行与前述(参照图10)同样的处理工序，制作如图13的耐压器件。
从而，能够实现与前述同样的电学特性效果。
另外，通过形成另一辅助介质层3-3，能够抑制制作过程中发生的主介质层3-1的膜厚变化，实现符合设计的膜厚，从而能够保持达到目标值的耐压特性。
[实施例3]
再有，上述实施例2中，是向激活层衬底21注入氮后粘合半导体衬底1，但也可以在半导体衬底1上形成热氮化膜或CVD氮化膜制成的介质层后粘合激活层衬底21。
以下，参照图14～图16所示各工序的剖面图，对本发明实施例3中在形成热氮化膜或CVD氮化膜(介质层)后粘合激活层衬底21的介质分离型半导体装置100的制造方法进行说明。
图14～图16中与前述相同部分，分别用与前述同样的符号表示，不再详细描述。
首先，如图14所示，在制成粘合SOI衬底前的硅基底形成的半导体衬底1的两面，形成热氮化膜或CVD氮化膜制成的介质层3-4。
接下来，如图15所示，使图14中的半导体衬底1和预先形成氧化膜制成的介质层3-1的激活层衬底21的主面粘合，成为一体。
此时，通过研磨激活层衬底21的另一主面，将激活层衬底21控制到所需厚度的工序，制作图15所示的SOI衬底。
最后，对图15所示的SOI衬底采用与前述实施例1相同的晶片加工工序，从而，如图16所示，形成耐压器件等各种器件后，在其背面侧通过KOH蚀刻开口，制作半导体装置100。
此时，由于存在由氮化膜形成的介质层3-4构成的埋入式介质层，与前述实施例2同样，能够防止氧化膜形成的介质层3-1在进行KOH蚀刻时的损耗。
这样，无损耗地露出介质层3-1和介质层3-3后，接下来，进行与前述(参照图10)同样的处理工序，制作如图16所示的耐压器件。
从而，能够实现与前述同样的电学特性效果。
另外，由于形成热氮化膜或CVD氮化膜制成的辅助介质层3-4，与前述同样，能够抑制制作过程中主介质层3-1厚度的变化，实现符合设计的膜厚，从而能够保持达到目标值的耐压特性。
[实施例4]
再有，上述实施例1～3中，部分除去半导体装置100背面侧的半导体衬底1而形成研钵状开口部，也可以进行快速硅干蚀刻处理，形成侧面垂直的圆筒状开口部。
以下，参照前述图7和图17～图19所示各工序的剖面图，对本发明实施例4中半导体衬底1上形成有底部的筒状开口部的介质分离型半导体装置100的制造方法进行说明。
图17～图19中与前述相同的部分，分别用与前述同样的符号表示，不再详细描述。
首先，如图7所示，在半导体装置100的半导体装置1的背面形成绝缘膜掩模101，且围着电极6形成绝缘膜掩模101的开口区域。另外，如前文所述，阴极电极6与阳极电极7之间的距离L(参照图8)，后述的开口区域所占范围，从阴极电极6侧起至少露出该距离的40％以上。
接着，如图17中的箭头105所示，在半导体衬底1中间部分进行快速硅干蚀刻处理，除去成为基底的半导体衬底1的开口区域。
接下来，如图18所示，用喷涂机103(或者借助微型喷嘴的扫描涂敷法)，在开口部和开口部临近区域，有选择地形成A树脂膜的介质层3-2。
此时，喷涂机103形成的喷涂区域104(参照箭头)的范围以掩模开口区域宽度(100μm～300μm)的5倍以下为目标。另外，涂敷介质层3-2后，与前述实施例1同样进行固化工序。
然后，如图19所示，研磨半导体衬底1背面侧，除去形成在半导体衬底1主面上的绝缘膜掩模101和介质层(A树脂膜)3-2，再形成在整个半导体衬底1背面蒸镀的背面电极8。
这样，在半导体装置100背面侧形成有底部的筒状开口部的场合，也能实现与前述同样的电学特性效果。
另外，与前述同样，由于形成辅助介质层3-2，能够抑制制作过程中主介质层3-1的膜厚变化，实现符合设计的膜厚，从而能够保持达到目标值的耐压特性。
[实施例5]
再有，上述实施例4是在形成开口部后研磨半导体衬底1的背面，也可以在形成开口部前照射高能量离子，在半导体衬底1内形成作为剥离层的硅结晶破坏区域，在开口部形成后从背面侧剥离。
以下，参照前述图7、图17及图20～图22所示各工序的剖面图，对本发明实施例5中介质分离型半导体装置100的制造方法进行说明，它具有这样的结构：在半导体衬底1内形成剥离层后形成开口部，该背面侧可被剥离。
图20～图22中，与前述相同部分，分别用与前述同样的符号表示，不再详细描述。
首先，如图20所示，形成绝缘膜掩模101前，从半导体装置100背面侧照射高能量离子(例如氢H等)106，在半导体衬底1的一定深度范围内形成硅结晶被破坏的结晶破坏层107。
接下来，如图7所示，在半导体装置100背面形成绝缘膜掩模101。此时，与前述同样的，绝缘膜掩模101的开口区域围着电极6状形成，并且，从阴极电极6侧起开口区域所占范围，至少为阴极电极6与阳极电极7的距离L的40％以上。
下面，如图17所示，从半导体衬底1的背面侧进行快速硅干蚀刻处理，除去半导体衬底1的开口区域。
接下来，如图21所示，在开口部和开口部临近区域，用喷涂机103有选择地形成A树脂膜的介质层3-2。这时，喷涂机103形成的喷涂区域104的范围以掩模开口区域宽度(100μm～300μm)的5倍以下为目标。另外，涂敷介质层3-2后，进行前述的固化工序。
然后，如图22所示，结晶破坏层107作为剥离层从背面侧区域108全部剥离，从而，除去形成在半导体衬底(基底)1的主面上的绝缘膜掩模101和介质层(A树脂层)3-2，进行研磨处理后，再形成在整个背面蒸镀的背面电极8。
这样，能实现与前述同样的电学特性效果。
[实施例6]
再有，上述实施例5是在半导体装置100背面侧照射高能量离子106形成结晶破坏层107，也可以在半导体衬底内的埋入绝缘膜(介质层)3-1上设间断区域，由半导体装置100表面侧通入阳极氧化电流，从而在半导体衬底内形成多孔硅层，取代结晶破坏层107。
以下，参照前述图7、图17及图23～图25所示各工序的剖面图，对半导体衬底109内以多孔硅层112为剥离层的本发明实施例6的介质分离型半导体装置100的制造方法进行说明。
图23～图25中与前述相同部分，分别用与前述同样的符号表示，不再详细描述。
再有，半导体衬底109对应于前述半导体衬底1，由P型衬底构成。
首先，如图23所示，在半导体衬底109为基底的SOI衬底上，在半导体衬底内的埋入绝缘膜(介质层)3-1的一部分上预先设置被间断的区域。并且，隔着介质层3-1的间断区域与半导体衬底109相接触的P型激活区域109，且被沟槽分离区域(绝缘膜)9包围，与n-型半导体层(SOI激活层)2分离。
另外，如图23所示，对SOI衬底进行晶片加工，主要是在SOI激活层2上形成半导体器件后，从P型激活区域110向半导体衬底109输入阳极氧化电流(参照箭头)。由此，半导体衬底109的背面侧的主面上形成多孔硅层112作为剥离层(后述)。
下面，如图7所示，在多孔硅层112上围着阴极电极6形成绝缘膜掩模101。此时，与前述相同，绝缘膜掩模101的开口区域所占的范围被设定为：从阴极电极6侧起至少露出阴极电极6与阳极电极7的距离L的40％以上。
接下来，如图17所示，从半导体衬底109中背面侧进行快速硅干蚀刻处理，然后除去半导体衬底109的开口区域。
接着，如图24所示，在开口部和开口部临近区域，用喷涂机103有选择地形成A树脂膜3-2。
此时，喷涂机103形成的喷涂区域104的范围以掩模开口区域宽度(100μm～300μm)的5倍以下为目标。另外，涂敷介质层3-2后，与前述实施例1同样进行固化工序。
然后，如图24所示，多孔硅层112作为剥离层将半导体衬底109的背面侧区域全部剥离，从而，除去形成在半导体衬底109的主面上的绝缘膜掩模101和A树脂膜3-2，经研磨处理后，重新形成在整个背面侧蒸镀的背面电极8。
这样，能实现与前述同样的电学特性效果。
[实施例7]
再有，上述实施例5(图20～图22)是形成开口部后用喷涂机103形成介质层(A树脂膜)3-2，但是也可以通过快速CVD淀积处理，形成厚CVD氧化膜的介质层3-2。
以下，参照前述图7、图17以及图26～图28所示的各工序的剖面图，对本发明实施例7的介质分离型半导体装置100的制造方法进行说明，该装置中：在半导体衬底1的开口部和开口部邻近区域，用快速CVD淀积处理形成CVD氧化膜(介质层)3-2。
图26～图28对应于前述的图20～图22，且图26～图28中与前述相同部分，分别用与前述同样的符号表示，不再详细描述。
首先，如图26所示，从半导体装置100背面侧照射高能量离子(例如氢元素H等)106，在半导体衬底1的一定深度的范围内形成结晶破坏层107。
接下来，如图7所示，在半导体装置100背面围着电极6形成绝缘膜掩模101；绝缘膜掩模101开口区域所占范围，设为从阴极电极6侧起至少露出阴极电极6与阳极电极7之间的距离L的40％以上的状态。
下面，如前述的图17所示，从半导体装置100的背面侧进行快速硅干蚀刻处理，部分除去半导体衬底1而形成开口部。
接下来，如图27所示，通过快速CVD淀积处理，形成厚CVD氧化膜的介质层3-2。
然后，如图28所示，以结晶破坏层107作为剥离层，将背面侧区域108全部剥离，从而除去形成在半导体衬底(基底)1主面上的绝缘膜掩模101和CVD氧化膜(介质层)3-2，进行研磨处理后，重新形成在整个背面蒸镀的背面电极8。
这样，就能实现与前述相同的电学特性效果。
[实施例8]
再有，上述实施例6(图23～图25)是形成开口部后用喷涂机103形成介质层(A树脂膜)3-2，但是也可以施加快速CVD淀积处理，形成厚CVD氧化膜制成的介质层3-2。
以下，参照前述图7、图17以及图29～图31所示各工序的剖面图，对本发明实施例7中介质分离型半导体装置100的制造方法进行说明，在该装置的半导体衬底1的开口部和开口部邻近区域，用快速CVD淀积处理形成CVD氧化膜(介质层)3-2。
图29～图31对应于前述的图23～图25，图29～图31中与前述相同部分分别用与前述同样的符号表示，不再详细描述。
首先，如图29所示，在P型半导体衬底109为基底的SOI衬底上，在半导体衬底内的埋入绝缘膜(介质层)3-1的一部分上预先设有间断区域；隔着该间断区域与半导体衬底109相接触的P型激活区域110，被沟槽分离区域9包围。
如图29所示，对SOI衬底进行晶片加工，主要是在n-型半导体层(SOI激活层)2上形成半导体器件后，通过阳极氧化电流111从P型激活区域110进入半导体衬底109，在半导体衬底109的主面上形成多孔硅层112。
接着，如图7所示，在多孔硅层112上围着阴极电极6形成绝缘膜掩模101，绝缘膜掩模101的开口区域所占范围设为这样的状态：从阴极电极6侧起露出阴极电极6与阳极电极7之间距离L的40％以上。
下面，如前面图17所示，由半导体衬底100的背面侧进行快速硅干蚀刻处理，除去半导体衬底109。
接下来，如图30所示，通过快速CVD淀积，形成厚CVD氧化膜制成的介质层3-2。
最后，如图31所示，以多孔硅层112作为剥离层将背面侧区域全部剥离，从而除去在半导体衬底109的主面上形成的绝缘膜掩模101和CVD氧化膜(介质层)3-2，再进行研磨处理后，重新形成在整个背面侧蒸镀的背面电极8。
这样，能实现与前述同样的电学特性效果。
再有，以上各实施例1～8中，假设本发明应用于作为半导体装置100的SOI-二极管，当然，同样可以用于SOI-MOSFET、SOI-IGBT以及所有其他在SOI上形成的高耐压横型器件(lateral array typedevice)，发挥与前述同等的作用效果。
[发明的效果]
如上述，依据本发明的结构中设有：半导体衬底；与半导体衬底的整个第一主面邻接配置的主介质层；隔着主介质层面对半导体衬底而设置在主介质层表面的低杂质浓度的第一导电型的第一半导体层；有选择地形成于第一半导体层上的高杂质浓度的第一导电型第二半导体层；空有间隔地围着第一半导体层的外周边配置的高杂质浓度的第二导电型的第三半导体层；围着第三半导体层的外周边配置的环形绝缘膜；与第二半导体层的表面接合、配置的第一主电极；与第三半导体层的表面接合、配置的第二主电极；与相对于半导体衬底第一主面的第二主面邻接设置的板状的背面电极；以及设于第二半导体层正下方且至少部分与主介质层第二主面相接合的第一辅助介质层。由于上述结构，本发明的介质分离型半导体装置能够不损及RESURF效应地提高耐压性能。
另外，依据本发明的制造方法涉及这样的介质分离型半导体装置，它是在介质分离衬底上形成的高耐压横型器件，含有第一主电极和包围第一主电极的第二主电极，并在介质分离衬底的背面侧有作为基底的半导体衬底；本发明的制造方法中包括：在含第一主电极并遍及由第一主电极到第二主电极的距离的40％以上区域的范围内，通过KOH蚀刻除去半导体衬底的步骤；在该区域内形成第一埋入绝缘膜的步骤；在该区域内以与第一埋入绝缘膜正下方相接的方式形成第二埋入绝缘膜的步骤。因此，采用本发明的介质分离型半导体装置的制造方法能够不损及RESURF效应地提高耐压性能。

Claims (15)

1.一种介质分离型半导体装置，其中设有：
半导体衬底；
与所述半导体衬底的整个第一主面邻接而配置的主介质层；
面对半导体衬底、隔着所述主介质层设于所述主介质层表面的低杂质浓度的第一导电型的第一半导体层；
有选择地形成于所述第一半导体层的表面的高杂质浓度的第一导电型的第二半导体层；
空有间隔地围着所述第一半导体层的外周边配置的高杂质浓度的第二导电型的第三半导体层；
围着所述第三半导体层的外周边配置的环形绝缘膜；
与所述第二半导体层的表面接合而配置的第一主电极；
与所述第三半导体层的表面接合而配置的第二主电极；
与面对所述半导体衬底的第一主面的第二主面邻接而配置的板状的背面电极；以及
设于所述第二半导体层的正下方且与所述主介质层的所述第二主面至少部分接合的第一辅助介质层。
2.如权利要求1所述的介质分离型半导体装置，其特征在于：
所述第一辅助介质层设置在从所述第一主电极到所述第二主电极的距离的40％以上的区域范围内，其一端设于对应于所述第一主电极的位置。
3.如权利要求1或权利要求2所述的介质分离型半导体装置，其特征在于：
所述第一辅助介质层形成为有底部的筒状，它与所述半导体衬底和所述主介质层双方接合。
4.如权利要求3所述的介质分离型半导体装置，其特征在于：
所述第一辅助介质层形成为研钵状。
5.如权利要求1至权利要求4中任一项所述的介质分离型半导体装置，其特征在于：
所述第一辅助介质层和所述主介质层之间设有第二辅助介质层。
6.如权利要求5所述的介质分离型半导体装置，其特征在于：
所述第二辅助介质层由热氮化膜或CVD氮化膜形成。
7.如权利要求1至权利要求6中任一项所述的介质分离型半导体装置，其特征在于：
所述半导体衬底上有一体形成的P型半导体区域。
8.一种介质分离型半导体装置的制造方法，该介质分离型半导体装置是在介质分离衬底上形成的高耐压横型器件，它包括第一主电极与包围所述第一主电极的第二主电极，并在所述介质分离衬底的背面侧有作为基底的半导体衬底，所述制造方法的特征在于包括：
在含所述第一主电极并遍及从所述第一主电极到所述第二主电极的距离的40％以上区域的范围内，通过KOH蚀刻除去所述半导体衬底的步骤；
在所述区域内形成第一埋入绝缘膜的步骤；以及
在所述区域内以与所述第一埋入绝缘膜正下方相接的方式形成第二埋入绝缘膜的步骤。
9.如权利要求8所述的介质分离型半导体装置的制造方法，其特征在于：
所述第二埋入绝缘膜由从如下物质中选择的至少一种可固化聚合物的固化膜形成：聚硅氧烷类聚合物、聚酰亚胺类聚合物、聚酰亚胺聚硅氧烷类聚合物、聚烯丙醚类聚合物、双苯并环丁烯类聚合物、聚喹啉类聚合物、全氟代烃类聚合物、氟代烃类聚合物、芳香烃类聚合物、环硼氮烷类聚合物及所述各聚合物的卤化物或氘化物。
10.如权利要求8或权利要求9所述的介质分离型半导体装置的制造方法，其特征在于：
所述第二埋入绝缘膜由如下的通式(1)[Si(O1/2)4]k·[R1Si(O1/2)3]1·[R2R3Si(O1/2)2]m·[R4R5R6SiO1/2]n…  (1)表示的聚硅氧烷类聚合物的固化膜形成(通式(1)中，R1、R2、R3、R4、R5、R6为下列相同或相异的芳基、氢基、脂肪族烷基、三烷基甲硅烷基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。并且，k、l、m、n均为大于0的整数；“2k+(3/2)1+m+(1/2)n”为自然数；所述各聚合物的平均分子量不小于50。另外，分子端基为相同或相异的芳基、氢基、脂肪族烷基、羟基、三烷基甲硅烷基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。)。
11.如权利要求8或权利要求9所述的一种介质分离型半导体装置的制造方法，其特征在于：
所述第二埋入绝缘膜由下述通式(2)
表示的具有阶梯状结构的聚硅氧烷类聚合物的固化膜形成(式(2)中，R1、R2可为相同或相异的芳基、氢基、脂肪族烷基、羟基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。R3、R4、R5、R6可为相同或相异的氢基、芳基、脂肪族烷基、三烷基甲硅烷基、羟基、氘基、氘代烷基、氟基、氟代烷基或含不饱和键的官能团。另外，n为整数，所述各聚合物的平均分子量不小于50。)。
12.如权利要求8至权利要求11中任一项所述的介质分离型半导体装置的制造方法，其特征在于：
所述第二埋入绝缘膜含清漆或树脂，通过旋转涂敷法、采用微喷射的喷射涂敷法或采用微喷嘴的扫描涂敷法在所述介质分离衬底上全范围或有选择地涂敷而形成。
13.如权利要求12所述的介质分离型半导体装置的制造方法，其特征在于：
所述第二埋入绝缘膜，
用10wt％的苯甲醚溶液溶解分子量为150k的PVSQ而形成的第一清漆和用15w％的苯甲醚溶液溶解分子量为150k的PVSQ而形成的第二清漆，依次进行100rpm×5秒·300rpm×10秒·300rpm×60秒的涂敷处理而形成，
同时，在所述涂敷处理后进行350℃×1小时后徐冷的固化处理。
14.如权利要求8至权利要求13中任一项所述的介质分离型半导体装置的制造方法，其特征在于包括：
在所述第二埋入绝缘膜形成后形成结晶破坏层的步骤；以及
以所述结晶破坏层为剥离面将所述介质分离衬底的一部分除去的步骤。
15.如权利要求14所述的介质分离型半导体装置的制造方法，其特征在于：
所述结晶破坏层由多孔硅层形成。
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