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JPS61184843A - 複合半導体装置とその製造方法 - Google Patents

複合半導体装置とその製造方法

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Publication number
JPS61184843A
JPS61184843A JP60024389A JP2438985A JPS61184843A JP S61184843 A JPS61184843 A JP S61184843A JP 60024389 A JP60024389 A JP 60024389A JP 2438985 A JP2438985 A JP 2438985A JP S61184843 A JPS61184843 A JP S61184843A
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semiconductor substrate
substrate
layer
cavity
mirror surface
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越野　裕
Tatsuo Akiyama
秋山　龍雄
Yoshiaki Baba
嘉朗 馬場
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Original Assignee
Toshiba Corp
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Publication date
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Priority to EP86101774A priority patent/EP0191476B1/en
Priority to US06/828,536 priority patent/US4710794A/en
Publication of JPS61184843A publication Critical patent/JPS61184843A/ja
Publication of JPH0473621B2 publication Critical patent/JPH0473621B2/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野１ この発明は、素子分離された半導体装置及びその製造方
法に関するもので、特に高耐圧パワー素子と集積回路と
を１チツプに搭載したときのように深い素子分離を必要
とする場合に使用される。
［発明の技術的背景］ 高耐圧パワー素子と集積回路とを１チツプに搭載した従
来技術について第６図にもとづいて説明する。　第６図
は、半導体基板を上面から裏面まで使用する電力用トラ
ンジスタ部とこれを制御するＩＣ部とを１チツプ内に形
成した半導体装置の構成を示す断面図である。　　ｐ型
半導体基板の表面にｎ型エピタキシャル１ｉ２２（以下
エビ層という）が形成される。　エビ層２２は電力トラ
ンジスタ部と制ｍ＋ｔｃ部とに分けられる。　電力トラ
ンジスタ３０は、エビ層内に形成されるｐ＋エミッタ層
２４、ｎベース層２５及びｎ＋ベースコンタクト層２５
ａ並びに基板下部領域全面にわたるρコレクタ層２１と
ｐ４コレクタコンタクト層２６とからなり、また底面全
面にコレクタ電極２７を形成している。　制御ＩＣ部は
エビ層内に形成されバイポーラ若しくはＭＯＳトランジ
スタ等の能動素子又は抵抗、容量等の受動素子から構成
されその素子数も装置の種類により差があるが一般に数
個ないし数十個である。　第６図には構成要素の例とし
てｐチャネルＭＯ８３１とｎｐｎトランジスタ３２を示
した　　　ｐ＋＋層２層上３力トランジスタ部と制ｉｌ
Ｃ部とを素子分離するために設けられたものでその深さ
はｐコーク９層２１に達している。　制ｍ　ｒ　ｃ部が
形成されているｎエビ層２２はｐ＋＋層２層上３ｐコー
ク９層２１とに取り囲まれる。　したがって制御ＩＣ部
を包んでｐｎ接合が形成される。　通常コレクタ電極２
７はこの基板内の最低電位に固定されて使用されるので
稼動時にはこのｐｎ接合は逆バイアスされ空乏層が形成
される。　この空乏層により素子分離される。
［背景技術の問題点］ 従来のｐｎ接合による分離方法には次の問題点がある。
（ａ　）分離にはｐｎ接合の逆バイアス時の空乏層を利
用しているので、せいぜい３００Ｖ程度の分離耐圧しか
得られない。　１ｏｏｏｖ級の高耐圧素子（例えばパワ
ートランジスタ）は分離耐圧が不足し１チツプ上に制御
１１１１０部と共に形成することはできない。
（ｂ　）　　３００Ｖ級程度のパワー素子を形成する場
合でも、拡散で分離用ｐｎ接合を形成すると深さ４０μ
１以上の拡散を行なう必要があり、時間が非常にかかる
。　また横方向拡散幅も増大するので、素子形成に利用
できる面積の損失が大きくなる。
（ｃ）パワー素子は一般に発熱量が大きくベレット温度
が上昇する。　パワー素子と　１チツプ化されている制
御ＩＣ部は温度上昇の影響を直接受け、その動作が変調
を起こし易い。
［発明の目的〕 本発明の目的は、前記ｐｎ接合分離による問題点を解決
し、高耐圧の素子分離が得られ又パワー素子の熱の影響
を直接受けにくい新しい構造の複合半導体装置ならびに
その製造方法を提供することである。
［発明の概要］ 本発明は、半導体基板の表面の一部分に第１機能素子を
形成するための所望の形状と厚さを有する半導体基板部
分を設け、この基板部分の下面は空洞部によりまたこの
基板部分の厚さ方向の側面は誘電体層で囲んで素子分離
を行なうものである。
なお製造上の必要から前記半導体基板部分の下部にはこ
れを工程中基板の他部分に固定支持するための支柱が設
けられる。
即ち本発明の複合半導体装置は次の（Ａ）ないしくト１
）の事項を置端することを特徴とする。
（Ａ）第１半導体基板表面に設ける第１鏡面と第２半導
体基板表面に設ける第２鏡面とを密着接合して形成する
複合半導体基板。　　（Ｂ）前記第１半導体基板及び第
２半導体基板の何れか一方の半導体基板（説明の便宜上
例えば第１半導体基板）に形成しこの第１半導体基板内
部及び前記接合層で区画する空洞部。　　（ｃ）この空
洞部内に位置する第１半導体基板内部に連続して形成し
前記接合層に到達する１つ又は複数の支柱。　　（Ｄ）
空洞部を持つ第１半導体基板の露出表面部分と前記空洞
部を結ぶ環状溝。　なお、このｉｎはその内部に充填物
が埋められている一つながりの溝である。
またこの環状溝及び空洞部で空洞部の上の第１半導体基
板の一部分を取り囲んでいる（ただしこの第１半導体基
板部分に連続する支柱をのぞく）。
（Ｅ）この第１半導体基板部分と前記接合層を電気的に
絶縁するように前記支柱に形成する絶縁層。
（Ｆ）前記環状溝内に埋め込む充填物層。　　（Ｇ）こ
の充填物層及び前記空洞部で囲んだ第１半導体基板部分
に形成する第１の機能素子。　　（ｉ−（）前記充填物
層に隣接する第１半導体基根の他部分に形成する第２の
機能素子。
本発明の複合半導体装置は次の方法により製造される。
　第１半導体基板のいずれか１つの表面を鏡面研磨し表
面粗さ５００Ｘ以下の第１鏡面を形成する。　第２半導
体基板のいずれか１つの表面を鏡面研磨し表面粗さ５０
０ス以下の第２鏡面を形成する。　第１半導体基板及び
第２半導体基板のいがれか一方の半導体基板の前記鏡面
（例えば第１半導体基板の第１鏡面として以下説明する
）の一部分をエツチングして鏡面に凹部（後工程で空洞
となる部分）を掘る。　この際凹部内に１つ又は複数の
支柱をエツチングしないで残す。　この支柱は、凹部内
の第１半導体基板内部に連続して同体に形成されその端
面は第１鏡面の一部分でエツチングしないで残した面で
ある。　次に前記凹部を持つ第１半導体基板の第１鏡面
と第２半導体基板の第２鏡面とを真空中で加熱し密着接
合して複合半導体基板を形成する。　第１鏡面と第２鏡
面との界面に形成される接合層によって凹部の開口面は
閉じられ、前記凹部は第１半導体基板内部及び前記接合
層で区画される空洞部となる。　次に第１半導体基板の
露出表面をラッピングしてこの基板の厚さを所定の厚さ
にする。　次にこの第１半導体基板の露出表面部分と前
記空洞部とを結ぶ満で且基板表面より見れば一つながり
の環状の溝を異方性エツチングにより形成する。　この
溝及び前記空洞により第１半導体基板の一部分は囲まれ
るが、この囲まれた第１半導体基根部分は前記支柱によ
り接合層を介して第２半導体基板に固定支持されている
ので落下等動くことはない。
次に前記溝を通して熱酸化をおこない、前記支柱の接合
面若しくは支柱の少なくとも１部の横断面が全面にわた
って熱酸化され前記第１半導体基板部分と前記接合層と
が電気的に絶縁されるようにする。　次に熱酸化をおこ
なった前記溝内に減圧ＣＶＤ法により充填物を埋め立て
空洞部を気密に閉じる。　次に前記充填物層及び前記空
洞部で囲んだ第１半導体基板部分に第１の機能素子を、
また前記第１半導体基板部分を除く第１半導体基板の他
部分に第２の機能素子をそれぞれ形成する。
［発明の実施例］ 本発明の複合半導体装置とその製造方法の望ましい第１
の実施例について第１図ないし第３図にもとづいて説明
する。　第１図はこの複合半導体装置の断面図である。
　第２１能素子として縦型パワートランジスタ２が、ま
た第１機能素子としてこのトランジスタ２を制御するＩ
Ｃが１チツプの複合半導体基板１に搭載されている。　
なお制御ＩＣは第１図ではその構成要素例としてブレー
ナトランジスタ６のみ示しである。　複合半導体基板１
はｎ−型の第１半導体基板１ａと１１型の第２半導体基
板１ｂとを接合したものである。
前記の制御ＩＣを形成するＩＣ形成部４は基板１ａの一
部分に設けられ、長方形の厚さ約２０μｍの板状の表面
層で２つの支柱５を有する。　　ＩＣ形成部４の厚さ方
向の側面はシリコン酸化層７と充填物層８によって基板
１ａのその他の部分と誘電体分離される。　　ＩＣ形成
部４の下部と２つの支柱５の表面とはシリコン酸化物及
び充填物からなる層を介して空洞１１に接している。　
また２つの支柱５と基板１ｂとの間の接合層近傍は全域
にわたって酸化絶縁物層１０が形成され支柱５は基板１
ｂと誘電体分離される。これらによりＩＣ形成部及びこ
れに連続する２つの支柱は、基板１ａのその他の部分及
び基板１　、ｂと電気的に絶縁分離される。　基板１ａ
のその他の部分に縦型ｎｐｎ　トランジスタ２が、基板
１ｂにこのトランジスタのコレクタコンタクト層がそれ
ぞれ形成される。
この複合半導体装置は次の方法によって製造される。　
第２図＜ａ　＞ないしくｒ）は主たる製造工程を示す断
面図であり、第３図は第２図（ａ　）の工程後の基板１
ａの平面図である。　　０−型の第１半導体基板１ａと
ｎ＋型の第２半導体基板１ｂの２枚の基板を準備し、各
基板の何れか１つの面をそれぞれ鏡面研磨して表面粗さ
５００Ｘ　ｇ、下の第１鏡面及び第２鏡面を形成する。
　また所望により脱脂等の表面処理をおこなう。　次に
基板１ａの第１１１面に長方形の深さ約８０μ−のメサ
形の凹部１１ａを形成する。　このとき四部領域内に第
３図に見られるように２つの支柱５が残るようにバター
ニングする。　メサ形の凹部１１ａは酸化層をマスクと
して化学エツチングにより形成したが反応性イオンエツ
チング（以下Ｒ■Ｅという）でおこなってもよい（第２
図（ａ　）及び第３図）。　次に基板１ａの第１鏡面と
基板１ｂの第２ｉｌ１面とを真空加熱装置を用い熱圧着
で接合し複合半導体基板１と空洞部１１を形成する。　
この際基板内の空洞部を常温で充分排気したのち温度約
１２００℃に加熱し接合する。　またこの接合には接合
面にゴミ等の付着がないように細心の注意をはらう必要
がある。　なお３は接合部に形成される接合層である（
第２図（ｂ））。　次に基板１ａの厚さが約１００μｍ
となるように即ち空洞部１１の上にある基板１ａの厚さ
が約２０μｍとなるように基板１ａの表面をラッピング
する（？Ｊ２図（ｃ））。　次に基板１ａのラッピング
した面に厚さ約３μｍの酸化膜（Ｓｉ　０２）１３を形
成する。　ホトエツチングプロセス法（ＰＥＰ法）でレ
ジストをパターニングし、空洞部上面の内側１４の近傍
に重なるよう酸化膜１３に溝１２ａをＲＩＥ法で形成し
、更に酸化膜１３をマスクとして空洞部１１に達する環
状溝１２をＲＩＥ法により形成する。　これにより空洞
部１１は環状溝１２を通して外気に連結される。　また
空洞部の上にある基板１ａ　（厚さ２０μｍ）の一部分
（前記ＩＣ形成部と同じ）４は環状溝１２によって基板
１ａの他部分と切り離されるが２つの支柱５にて基板１
ｂ上に接合層３を介して支持されているので落下するこ
とはない（第２図（ｄ））。　次にこの環状溝１２を通
してウェット酸素雰囲気により熱酸化をおこなう。　熱
酸化は支柱５と基板１ｂとの間の接合層近傍の全域にわ
たって酸化絶縁層１０が形成され支柱５が接合層３及び
これに接する基板１ｂと電気的に絶縁されるまでおこな
う。
この熱酸化工程により同時に環状溝１２の側壁および支
柱５の表面に酸化層７が形成される。　熱酸化時間は外
部に設ける酸化層厚モニターにより或はあらかじめ試行
により決定する。　この実施例では絶縁層１０は支柱５
の底部に形成されるが一般的には支柱の最も細く酸化さ
れ易い部分に絶縁層は形成される（第２図（ｅ））。　
次に減圧ＣＶＤ法で側壁が酸化された環状溝１２内を多
結晶シリコンで埋め立て空洞部１１を気密に閉じる。
この時環状溝１２を通って空洞部１１の内面にも多結晶
シリコンが積層されるが、この積層部分は本発明の構成
には関係がない。　環状溝１２内を埋め立てて形成され
る充填物層８の機能はこの実施例では空洞部１１を閉じ
て基板１ａの露出面を平坦化すると共に後工程において
除去困難な有害異物が空洞部内に付着するのを防止する
。　空洞部１１は減圧下で密閉されるので後工程の熱処
理で内部気体が膨張し基板を破壊することはない。
充填物質としては、酸化物（ＳｉＣ２）や窒化物（Ｓｉ
　３Ｎ、）等の絶縁物も使用できるが基板と熱膨張係数
のほぼ等しい多結晶シリコンが望ましいく第２図（ｆ）
）。　この後、基板表面についた多結晶シリコン、酸化
膜等を取り除き、基板１ａのＩＣ形成部４及び基板１ａ
の他部分にそれぞれ所定の制御ＩＣＪ５よびパワートラ
ンジスタ２を形成する。　また基板１ｂはパワートラン
ジスタ２のコレクタコンタクト層となるが基板１ａと基
板１ｂとの間の接合層３によるバリヤは高圧パワートラ
ンジスタの機能に対しては無視できる程度のものである
。
次に第２の実施例を第４図及び第５図にもとづいて説明
する。　この実施例は、基板１ａに凹部と支柱を形成す
るメサエッチング工程を、深いメサエッチングと浅いメ
サエッチングの２段に分けておこない、メサエッチング
工程の制御を容易にしたものである。　第４図（ａ　）
は深いメサエッチングをした後の状態を示す基板１ａの
断面図である。　即ち深い化学エツチングにより基板１
ａの第１！ｉ面に長方形の深さ約８０μｍのメサ形の凹
部１１ａを形成する。　このとき凹部領域内に２つの支
柱５を残すが、基板１ｂと接合する支社５の接合面１３
をこの深いエツチングで精度よく残すことは難しい。　
したがって接合面１３は第１実施例に比べ粗い精度で面
積も広くする。　第４図（ｂ　）は浅いメサエッチング
後の状態を示す基板１ａの断面図で、第５図はその平面
図である。
浅いエツチングにより前記接合面１３に高さの低い複数
（例えば１６個）の支柱５ａを形成する。
この低い支柱５ａの接合面１３ａの大きさは約２μｍ口
である。　浅いメサ形の凹部１１ｂは深い凹部１１ａと
互いに流通する。　第４図（ｃ）は第１の実施例の第２
図（Ｑ　）に対応するもので、環状溝１２を通し熱酸化
をした侵の状態を示す断面図である。　この熱酸化工程
により第１の実施例と同様酸化絶縁層１０が形成され複
数の支柱５ａは基板１ｂと電気的に絶縁される。　また
同時に環状溝１２の側壁、支柱５および５８等の表面に
酸化層７が形成される。　これらによりＩＣ形成部４は
基板１ａ及び１ｂと誘電体分離される。
その他の工程は第１の実施例と同じである。
［発明の効果Ｊ 本発明による製造方法で形成した複合半導体装置では、
従来のｐｎ接合分離の方法では得られなかった１００Ｏ
Ｖ以上の高耐圧の分離耐圧を得ることができた。　また
制御ＩＣを搭載するＩＣ形成部の広い部分が空洞に隣接
しているためパワートランジスタ等の電力素子からの熱
の伝達がＩＣ形成部に対して少ないため従来より熱によ
るＩＣ特性の変動が少なく、また分離容量及び寄生素子
効果もはるかに少なく安定した信頼性の高い複合半導体
装置が得られた。
【図面の簡単な説明】
第１図は本発明による第１の実施例の複合半導体装置の
断面図、第２図（ａ　）ないしくｆ）は本発明による第
１の実施例の複合半導体装置の製造方法を工程順に示す
断面図、第３図は第２図（ａ　）の平面図、第４図（ａ
　）ないしくＣ）は本発明による第２の実施例の複合半
導体装置の製造工程を示す断面図、第５図は第４図（ｂ
　）の平面図、第６図は従来の複合半導体装置の断面図
である。 １・・・複合半導体基板、　１ａ・・・第１半導体基板
、１ｂ・・・第２半導体基板、　２・・・第２の機能索
子（パワートランジスタ）、　３・・・接合層、　４・
・・充填物層及び空洞部で囲んだ半導体基板部分（ＩＣ
形成部）、　５・・・支柱、　６・・・第１の機能素子
の要素例（ブレルナトランジスタ）、　７・・・酸化層
、　８・・・充填物層、　１０・・・絶縁層、　１１・
・・空洞部、　１２・・・環状溝。

Claims (1)

  1. 【特許請求の範囲】 １　第１半導体基板表面に設ける第１鏡面と第２半導体
    基板表面に設ける第２鏡面とを密着接合して形成する複
    合半導体基板と、前記第１半導体基板及び第２半導体基
    板のいずれか一方に形成しこの半導体基板内部及び前記
    接合層で区画する空洞部と、この空洞部内に位置する前
    記半導体基板内部に連続して形成し前記接合層に到達す
    る１つ又は複数の支柱と、前記空洞部を持つ前記半導体
    基板の露出表面部分と前記空洞部を結ぶ環状溝と、前記
    半導体基板と前記接合層を電気的に絶縁するように前記
    １つ又は複数の支柱に形成する絶縁層と、前記溝内に埋
    め込む充填物層と、この充填物層及び前記空洞部で囲ん
    だ前記半導体基板部分に形成する第１の機能素子と、前
    記充填物層に隣接する前記半導体基板の他部分に形成す
    る第２の機能素子とを具備することを特徴とする複合半
    導体装置。 ２　（ａ）第１半導体基板のいずれか１つの表面を鏡面
    研磨して第１鏡面を形成する工程と、 （ｂ）第２半導体基板のいずれか１つの表面を鏡面研磨
    して、第２鏡面を形成する工程と、 （ｃ）第１半導体基板及び第２半導体基板のいずれか一
    方の半導体基板の前記鏡面の一部分をエッチングして凹
    部を形成すると共にこの凹部内に位置する前記半導体基
    板内部に連続して形成される支柱であつてその端面が前
    記鏡面の一部分である１つ又は複数の支柱を残すエッチ
    ング工程と、 （ｄ）前記凹部を持つ前記半導体基板の鏡面と前記他の
    半導体基板の鏡面とを真空中で加熱し密着接合して複合
    半導体基板を形成すると共に前記凹部を前記接合層でふ
    たをして空洞部を形成する工程と、 （ｅ）前記空洞部を持つ前記半導体基板の露出表面をラ
    ッピングしてこの半導体基板の厚さを所定の厚さにする
    ラッピング工程と、 （ｆ）前記半導体基板の露出表面部分と前記空洞部とを
    結ぶ環状溝を異方性エッチングにより形成し、この環状
    溝と前記空洞部とで前記半導体基板の一部分を囲む工程
    と、 （ｇ）前記環状溝を通して熱酸化を行ない前記半導体基
    板部分と前記接合層を電気的に絶縁するように前記１つ
    又は複数の支柱に絶縁層を形成する工程と、 （ｈ）前記環状溝内に減圧ＣＶＤ法により 充填物を埋め立てる充填物層形成工程と、 （ｉ）前記充填物層及び前記空洞部で囲んだ前記半導体
    基板部分に第１の機能素子を形成する工程と、 （ｊ）前記充填物層に隣接する前記半導体基板の他部分
    に第２の機能素子を形成する工程と を具備することを特徴とする複合半導体装置の製造方法
    。
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