CN1378278A

CN1378278A - 高触发电流的硅控整流器电路

Info

Publication number: CN1378278A
Application number: CN 01109543
Authority: CN
Inventors: 陈伟梵
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2002-11-06
Anticipated expiration: 2021-03-30
Also published as: CN1169218C

Abstract

一种高触发电流的硅控整流器,建构于半导体基底上并定义有一电性相异的阱区。阱区及半导体基底中分别形成一P掺杂区及一N掺杂区。其中,阱区中的P掺杂区及N掺杂区相连,做为硅控整流器电路的阳极;而半导体基底中的P掺杂区及N掺杂区则与形成于半导体基底与阱区接面的另一掺杂区连接,做为硅控整流器电路的阴极。此外,该硅控整流器电路的阳极及阴极亦可以单一掺杂区构成。

Description

高触发电流的硅控整流器电路

本发明是有关于一种抗静电放电保护电路，且特别是有关于一种高触发电流的硅控整流器电路，它可以避免硅控整流器在外部噪声干扰中意外触发，并确保欲保护电路的正常动作。

请参考图1A，此为美国第5012317号专利所披露的抗静电放电保护电路，用以连接在欲保护接触垫12(Pad)与参考地点之间。此电路20基本上是四层半导体组件20，具有邻接N型材料层24的P型材料层22；而N型材料层24则邻接P型材料层26，其邻接N型材料层28。其中，P型材料层22连接欲保护接触垫12；N型材料层28则连接参考地点。P型材料层22与N型材料层24间形成有PN接面30；N型材料层24及P型材料层26间形成有PN接面32；P型材料层26及N型材料层28间则形成有PN接面34。通常，这种半导体组件20称为硅控整流器(Silicon controlled rectifier，SCR)。

图1B则是图1A的等效电路图。其中，PNP晶体管36的射极连接欲保护接触垫12、基极连接NPN晶体管38的集极、集极则连接NPN晶体管38的基极。NPN晶体管38的射极连接参考地点。另外，PN接面30即PNP晶体管36的射极-基极接面；接面34即NPN晶体管38的射极-基极接面；PN接面32则是NPN晶体管38(或PNP晶体管36)的集极-基极接面。电阻40连接于NPN晶体管38的基极及参考地点间，用以在PNP晶体管36的集极-射极电流增加时供应NPN晶体管38的基极电流；而电阻42则连接于PNP晶体管36的基极及欲保护连接垫12间，用以降低PNP晶体管36的增益。

如图1A所示，当NPN晶体管38的基极出现正脉冲电压时，NPN晶体管38会导通并使集极(PNP晶体管36的基极)电位迅速下降，及，使电流通过NPN晶体管38的集极-射极接面。此时，由于PNP晶体管36是处于主动状态，其集极电流是通过NPN晶体管38的基极(PNP晶体管36的集极电流等于NPN晶体管38的基极电流)，因此硅控整流器会形成正反馈(Regeneration)。这种状态下，即使NPN晶体管38基极的脉冲电压消失，硅控整流器仍会维持在开启状态(只要NPN晶体管38的集极-射极间有足够电流)，直到晶体管36的集极电流无法支持NPN晶体管38导通。

图2是图1A及1B的硅控整流器用于半导体基底时的剖面示意图。其中，低掺杂浓度的P型半导体基底44上定义有N型阱区46，其相当于图1A的N型材料层24。PN接面32则形成于N型阱区46(N型材料层24)及P型半导体基底44间。P型半导体基底44上定义有P型掺杂区48，其相当于P型材料层22。PN接面30形成于P型掺杂区48与N型阱区46之间。P型掺杂区48则连接欲保护连接垫12。另外，N型阱区46上亦定义有N型掺杂区50，用以提供连接垫12及N型阱区间的电阻性连接(Resistive connect)，并使PN接面32在负瞬态(Negative transients)时可以反向导通。

再者，N型掺杂区52提供于P型半导体基底44内及N型阱区46外，其相当于图1A的N型材料层28。PN接面34形成于N型掺杂区52及P型半导体基底44间。而浓掺杂浓度的P型掺杂区54则形成于半导体基底44内及N型阱区46外，藉以提供低电阻率区域。另外，P型掺杂区54亦连接P型半导体基底44形成的电阻40，并且与N型掺杂区52相连至参考地点。

而图3便是此种硅控整流器的电流/电位(I/V)特性图。当欲保护连接垫12的电压小于激活电压V_T(通常是在30~50V间)时，欲保护电路是处于正常动作状态，如图标A。此时，硅控整流器的PNP晶体管36及NPN晶体管38处于关闭状态(电流趋近于零)，不影响原电路的动作。而当欲保护连接垫12出现大于激活电压V_T的电压(如：噪声或大信号输出)、且为硅控整流器所接收时，PNP晶体管36首先导通并吸收欲保护连接垫12产生的部分电流，如图标B。此时，NPN晶体管38是处于关闭状态，而PNP晶体管36的集极电流则经由电阻40接地。待电阻40两端电压大于NPN晶体管38的临界电压V_TH，硅控制整流器的NPN晶体管38亦会导通并与PNP晶体管36构成正反馈电路，如图标C。此时，硅控整流器的等效阻抗趋近于零，可吸收欲保护连接垫12产生的大部分电流，并使欲保护连接垫12的电压大幅下降，及，使欲保护电路可免受静电放电效应或大电流的破坏。

不过，这种保护电路的触发电流极低，因此硅控整流器若在正常动作时突然收到过冲量/下冲量突波(overshooting/undershooting)，则电路亦可能意外中断而发生错误。

为了克服现有技术的不足，本发明的主要目的在于提供一种高触发电流的硅控整流器电路，其可以避免硅控整流器在外部噪声干扰中意外触发，并确保欲保护电路的正常动作。

本发明的目的可以通过以下措施来达到：

一种高触发电流的硅控整流器电路，形成于半导体基底，包括：

一阱区，定义于该半导体基底且具有与该半导体基底相异的电性；

一第一P掺杂区及一第一N掺杂区，形成于该阱区，并彼此连接以形成该硅控整流器电路的阳极；

一第二P掺杂区及一第二N掺杂区，形成于该半导体基底；以及

一接面掺杂区，形成于该半导体基底与该阱区接面，并连接该第二P掺杂区及该第二N掺杂区以形成该硅控整流器电路的阴极。

该半导体基底是P型硅基底，且该阱区是N型轻掺杂区。另外该半导体基底是相邻该阱区的另一阱区。

本发明还涉及一种高触发电流的硅控整流器电路，形成于半导体基底，包括：

一第二掺杂区，具有与该半导体基底相异的电性且形成于该半导体基底；以及

一第三掺杂区，具有与该半导体基底相同的电性且形成于该半导体基底与该阱面接面，该第三掺杂区是连接该第二掺杂区以形成该硅控整流器电路的阴极。该半导体基底是P型硅基底，且该阱区是N型轻掺杂区。

一第一掺杂区，形成于该阱区且具有与该阱区相异的电性电性，用以做为该硅控整流器的阳极；

一第三掺杂区，具有与该半导体基底相同的电性且形成于该半导体基底与该阱区接面，用以与该第二掺杂区连接做为该硅控整流器电路的阴极。

本发明还涉及一种齐纳(Zener)二极管触发的硅控整流器电路，形成于半导体基底，包括：

一第二P掺杂区及一第二N掺杂区，形成于该半导体基底；

一接面掺杂区，形成于该半导体基底与该阱区接面，并连接该第二P掺杂区及该第二N掺杂区以形成该硅控整流器电路的阴极；以及

一第三N掺杂区及一第三P掺杂区，形成于该半导体基底及该阱区，彼此连接以形成一齐纳二极管连接至该硅控整流器的阳极。

本发明相比现有技术具有如下优点：

在本发明的例子中，高触发电流硅控整流器是建构在半导体基底，其上定义一电性相异的阱区。而阱区及半导体基底中则分别形成一P掺杂区及一N掺杂区。其中，阱区中的P掺杂区及N掺杂区是相连以做为硅控整流器电路的阳极；而半导体基底中的P掺杂区及N掺杂区则与形成于半导体基底与阱区接面的另一掺杂区连接，藉以做为硅控整流器电路的阴极。当欲保护电极的电压开始升高时，阳极-阱区-接面形成的掺杂区所构成的晶体管会首先导通，并吸收部分静电放电电流以适度降低电压。这可以有效地避免因噪声突波所引起的误动作。但当电压持续升高时，则阳极-阱区-基底所构成的晶体管亦会导通，使欲保护电极的电压大幅降低。

在本发明的另一个实施例子里，高触发电流硅控整流器是建构在半导体基底，其上定义一电性相异的阱区。半导体基底中形成一电性相异的掺杂区；而阱区则形成一P掺杂区及一N掺杂区。其中，阱区中的P掺杂区及N掺杂区是相连以做为硅控整流器电路的阳极；而半导体基底中的掺杂区则与形成于半导体基底与阱区接面的另一掺杂区连接，藉以做为硅控整流器电路的阴极。

在本发明的又个例子里，高触发电流硅控整流器是建构在半导体基底，其上定义一电性相异的阱区。半导体基底及阱区中分别形成一电性相异的掺杂区。其中，阱区中的掺杂区是用以做为硅控整流器电路的阳极；而半导体基底中的掺杂区则与形成于半导体基底与阱区接面的另一掺杂区连接，藉以做为硅控整流器电路的阴极。

综上所述，本发明的硅控整流器电路具有较高的触发电流，因此可避免硅控整流器在外部噪声干扰中意外触发，并确保欲保护电路的正常动作。

为了使本发明前述的目的、特征与优点得更易明了，乃列举较佳实施例，并配合附图，进一步予以说明如下。

附图说明

图1A是美国专利第5012317号中所披露的硅控整流器电路；

图1B是图1A硅控整流器电路的等效电路图；

图2是第1A及1B图的硅控整流器电路实施于半导体基底时的剖面示意图；

图3是第1A及1B图中硅控整流器电路的电流电压(IV)关系图；

图4是本发明硅控整流器电路的等效电路图；

图5A~5C是本发明硅控整流器电路实施于半导体基底时的剖面示意图；

图6是本发明硅控整流器电路的电流电压(IV)关系图；以及

图7是本发明硅控整流器电路与齐纳二极管触发硅控整流器结合后的剖面示意图。

实施例

请参考图4，此为本发明硅控整流器电路的等效电路图。其中，PNP晶体管Q1、Q3的射极连接欲保护连接垫2、基底连接NPN晶体管Q2的集极、集极则分别经由电阻R_SUB连接至参考地点及直接连接至参考地点。另外，PNP晶体管Q1、Q3的射极-基极间并连电阻R_NW；而NPN晶体管Q2的射极则直接连接至参考地点。相较于现有硅控整流器电路，本发明在电路中增加一个PNP晶体管Q3。且，PNP晶体管Q3的射极、基极与PNP晶体管Q1共享，集极直接连至参考地点。

当欲保护连接垫2的电压异常上升，PNP晶体管Q1及Q3会因射极-基极间电压到达崩溃电压而首先导通，藉以使欲保护连接垫2的电压适度减低。此时，PNP晶体管Q3的集极由于直接连接参考地点，可吸收连接垫2产生电流的大部分，因此PNP晶体管Q1的集极电流会较传统为低。这种设计的主要目的是使硅控整流器电路在不导通NPN晶体管Q2的情况下承受更多的连接垫2电流，所以，外部噪声产生的意外触发(误动作)可有效地获得减低。

若连接垫2持续出现高压而使电阻R_SUB两端(NPN晶体管Q2的基极及射极)出现大于崩溃电压的电压，则NPN晶体管Q2开始导通并与PNP晶体管Q1、Q3形成正反馈电路。此时，硅控整流器的等效阻抗趋近于零，而连接垫2的电压则快速回降以避免伤害连接的电路。另外，电阻R_NW连接于PNP晶体管Q1、Q3基极及欲保护连接垫2间，用以降低PNP晶体管36的增益。

请参考第5A~5C图，此为本发明硅控整流器电路实施于半导体基底的剖面示意图。在图5A中，P型半导体基底60中定义有N型阱区70。P掺杂区62、N掺杂区64及P掺杂区72、N掺杂区74则分别形成于半导体基底60及N型阱区70。另外，在半导体基底60及N型阱区70接面形成另一P掺杂区76。而P掺杂区72及P掺杂区74则彼此连接以做为硅控整流器的阳极A并连接欲保护连接垫2；且P掺杂区62、N掺杂区64、P掺杂区76是彼此连接以做为硅控整流器的阴极CA并连接参考地点。

在这个例子中，P掺杂区72、N型阱区70及半导体基底60是图4的PNP晶体管Q1。P掺杂区72、N型阱区70及P掺杂区76是图4的PNP晶体管Q3。N型阱区70、半导体基底60及N掺杂区64是图4的NPN晶体管Q2。而电阻R_SUB及电阻R_NW则是半导体基底60-N型阱区70接面及N型阱区70-P掺杂区72接面的等效阻坑。

当连接垫2电压增加至大于N型阱区70与半导体基底60接面崩溃电压时，P掺杂区72与N型阱区70接面是正向偏压，使纵向的PNP晶体管Q1导通。此时，半导体基底60与N掺杂区64接面亦正向偏压，使横向的NPN晶体管Q2导通。因此，P掺杂区72、N型阱区70、半导体基底60、P掺杂区62会形成正反馈闩锁，使开启状态(Turn-on)阻抗大幅下降，藉以做为低吸持电压(Holdingvoltage)的抗静电放电保护电路。

在这里，P型半导体基底60与N型阱区70可以是彼此相邻且电性相异的阱区。亦或，半导体基底60与阱区70的电性亦可以对调，而不限于此实施例。

请参考图5B，此为本发明硅控整流器电路实施于半导体基底的另个剖面示意图。其中，硅控整流器电路的阴极是以单一掺杂区形成。如图所示，P型半导体基底80定义有N型阱区90。阱区90中形成P掺杂区92及N掺杂区94，且两者是连接以构成硅控整流器电路的阳极A。另外，半导体基底80及N型阱区90接面的P掺杂区84则与形成在半导体基底80的N掺杂区82连接，以构成硅控整流器电路的阴极CA。这个电路的动作原理与图4的硅控整流器相同，故不予累述。

图5C则是本发明硅控整流器电路实施于半导体基底的再一个剖面示意图。其中，硅控整流器的阳极与阴极均是以单一掺杂区完成。如图所示，P型半导体基底100上定义有N型阱区110。P掺杂区112则形成于N型阱区内以构成硅控整流器电路的阳极A。另外，半导体基底100及N型阱区110接面的P掺杂区94则与形成在半导体基底100的N掺杂区92连接，藉以构成硅控整流器电路的阴极CA，如图5B所示。这个电路的动作原理与图4的硅控整流器相同，故不予累述。

图6即本发明硅控整流器电路的电流电压(IV)特性图，其中，虚线部分是现有硅控整流器电路的电流电压(IV)曲线；而实线部分则是本发明硅控整流器电路的电流电压(IV)曲线。当欲保护连接垫2的电压小于激活电压V_T时，欲保护电路是处于正常动作状态，如图标A’。此时，硅控整流器的PNP晶体管Q1、Q3及NPN晶体管Q2均处于关闭状态(电流趋近于零)。而当欲保护连接垫12出现大于激活电压V_T的电压(如：噪声或大信号输出)、当硅控整流器所接收时，PNP晶体管Q1、Q3首先导通并吸收欲保护连接垫2产生的部分电流。注意的是，PNP晶体管Q3的集极，直接连至参考地点，因此大部分的连接垫2电流均为其所吸收，如图标B’。这种硅控整流器电路也因此具有比现有电路高的触发电流。待电阻R_NW两端电压大于NPN晶体管Q2的临界电压V_TH并导通NPN晶体管Q2后，硅控整流器电路会构成正反馈，并大幅降低其开启状态的阻抗，使欲保护连接垫12的电压大幅下降，并硅控整流器电路不因意外噪声而导通及使欲保护电路免受静电放电效应或大电流的破坏，如图标C’。

本发明硅控整流器电路除提高触发电流外，亦可应用于其它相关电路中。例如，图7即是将本发明硅控整流器电路与齐纳二极管触发硅控整流器结合后的剖面示意图。其中，本发明硅控整流器的阳极A是串联一由N掺杂区66及P掺杂区68所构成的齐纳二极管，藉以提供电路的放电路径。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何熟知本领域技术者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的权利要求并结合说明书和附图的范围所界定者为准。

Claims

1.一种高触发电流的硅控整流器电路，形成于半导体基底，其特征是：它包括：

2.如权利要求1所述的高触发电流的硅控整流器电路，其特征是：其中，该半导体基底是P型硅基底，且该阱区是N型轻掺杂区。

3.如权利要求1所述的高触发电流的硅控整流器电路，其特征是：其中，该半导体基底是相邻该阱区的另一阱区。

4.一种高触发电流的硅控整流器电路，形成于半导体基底，其特征是：它包括：

一第三掺杂区，具有与该半导体基底相同的电性且形成于该半导体基底与该阱面接面，该第三掺杂区是连接该第二掺杂区以形成该硅控整流器电路的阴极。

5.如权利要求4所述的高触发电流的硅控整流器电路，其特征是：其中，该半导体基底是P型硅基底，且该阱区是N型轻掺杂区。

6.如权利要求4所述的高触发电流的硅控整流器电路，其特征是：其中，该半导体基底是相邻该阱区的另一阱区。

7.一种高触发电流的硅控整流器电路，形成于半导体基底，其特征是：它包括：

8.如权利要求7所述的高触发电流的硅控整流器电路，其特征是：其中，该半导体基底是P型硅基底，且该阱区是N型轻掺杂区。

9.如权利要求7所述的高触发电流的硅控整流器电路，其特征是：其中，该半导体基底是相邻该阱区的另一阱区。

10.一种齐纳二极管触发的硅控整流器电路，形成于半导体基底，其特征是：它包括：

一第二P掺杂区及一第二N掺杂区，形成于该半导体基底；