CN1301023A

CN1301023A - 逻辑电路

Info

Publication number: CN1301023A
Application number: CN00108351A
Authority: CN
Inventors: 平入孝二
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-12-22
Filing date: 2000-02-29
Publication date: 2001-06-27
Anticipated expiration: 2020-02-29
Also published as: KR100613738B1; JP2001186009A; US6374393B1; KR20010082496A; EP1111615A1; CN1175421C; TW463166B

Abstract

一种包括逻辑电路部分的逻辑电路,该逻辑电路包括一个双干线型逻辑树、一个同步型读出锁存装置,包括一个读出放大器、一个逻辑树断开控制装置、一组用于断开所述逻辑树的开关和一个用于将一个逻辑保持同步信号一个周期的置位和复位锁存装置,其中,在空状态中,所述读出放大器被去激活,所述双干线型逻辑树和所述读出锁存器被连接,和所述双干线型逻辑树被短路,其中,在所述驱动状态中,所述读出放大器被激活和该双干线型逻辑树的输出端被接通,和其中在最终确定状态中,所述读出放大器被激活和所述逻辑树和读出锁存单元被断开。

Description

逻辑电路

本发明涉及一种在CMOS半导体在集成电路等中使用的逻辑电路，特别涉及作为具有用于将与一个同步信号、即触发信号同步工作的1位存储元件的功能和位于其数据输入端的一系列逻辑门的功能打包组合成一个单元的嵌入逻辑功能的触发器的逻辑电路。

集成电路通常通过组合多个逻辑门执行逻辑工作并且将生成的结果存储到一个触发器中以用于下一个周期的工作。

例如，在诸如时序电路和流水线的集成电路中非常通用的结构也是由一个触发器和在其数据输入端安排的一个或多个逻辑门构成的。

下面，将解释由一个触发器和在其数据输入端排列的一个或多个逻辑门构成的电路的第一到第四个传统的例子。

第一传统的例子

图1示出了利用静态CMOS逻辑电路10实现的一个触发器和在其数据输入端安排的逻辑门的一般结构。

如图1所示，所希望的逻辑功能是通过组合逻辑电路LC11实现的。其逻辑功能输出端F11被提供给触发器FF11的数据输入端D。

在触发器FF11中，和同步信号CLK同步地取出输入D的值并从数据输出端Q输出。

图2的电路示出了触发器F11的晶体管层。

图2所示的触发器FF11以使用在John p.Uyemura，CMOS电路设计，kluwerAcademic Publishers,pp.278-281,1999披露的CMOS晶体管门的主-从型触发器为基础并且在当前被广泛使用。

具体地说，图2所示的触发器FF11具有反相器INV11到INV18和CMOS传输门TMG11和TMG12。

另外，图3的电路示出了组合逻辑电路LC11结构的一个例子。

逻辑电路LC11具有一个2-输入异或门(EXOR)ER11、一个2-输入异或非门(EXNOR)ENR11和一个2-输入与非门NA11。

图3所示的逻辑电路示出了下述情况，即，实现逻辑功能F=A(+){(B(+)C)·D}的情况。

第二传统的例子

另外，已经披露了将一个触发器和位于其数据输入端的一系列逻辑门的功能组合到一个包中的思想。

和第一个例子一样，存在一种AMD.co的PDN(下拉网络)的安装型触发器(下面简称之为“PDN-F/F”(参看Dteven Hesley等人的“7th-Generation x86Microprocessor”,ISSCCDigest of Technical papers,pp.92-93,February1999,或Alisa Scherer等人的“An Out-of order Three-Way Superscalar Multimedia F1oating-Point”,ISSCC Digest of Technical papers,pp.282-283,Fe bruary1999)。

图4的电路示出了PDN-F/F的一般结构，图5的电路示出了一个用于安装一个多路复用器的逻辑功能的PDN-F/F逻辑电路的结构的例子。

PDN-F/F逻辑电路20是由包括P-沟道MOS(PMOs)晶体管PT21和PT22和n-沟道MOS(NMOS)晶体管NT11到NT13的动态电路单元21以及包括其输入和输出彼此互联以构成一个锁存器的反相器INV21和INV22的静态电路单元22和输出使用的反相器INV23构成的。

如上所述，PDN是“下拉网络”的缩写并且通常被称之为NMOS单干线型逻辑树23。

在这种系统中，动态逻辑单元21评估所述逻辑，它的值被静态电路单元22的锁存器保存。

所述PDN-F/F逻辑电路20的特征在于将被输入给PMOS晶体管PT21和NMOS晶体管NT21的脉冲时钟PCLK必须是一个和全局同步信号CLK上升沿同步的短脉冲。

所述脉冲时钟PCLK是由图5所示的脉冲发生器24产生的。

所述脉冲发生器24是由被输入有反相时钟信号CLK_X的反相器INV24、串联连接在电源电压V_DD的电源线和地之间且其栅极被提供有反相器INV24的输出的PMOS晶体管PT23和NMOS晶体管NT24和NT25、被输入有PMOS晶体管PT23和NMOS晶体管NT24的漏极连接点电位和使能信号ENB的2-输入与非门NA21、被输入有与非门NA21的输出和反相时钟信号CLK_X的2-输入或非门NR21构成的。

当所述脉冲时钟PCLK具有逻辑“0”时，内部结点F被初始化为“1”。

当所述脉冲时钟PCLK变成逻辑“1”时，在逻辑树(PDN)23中评估所述逻辑，并且结点F变化。这个变化经过由PMOS晶体管PT22和NMOS晶体管NT23和NT24构成的动态反相器传输给包括反相器INV21和INV22的锁存器22a。在这个周期期间，所述输入信号不必须变化。

在所述PDN-F/F逻辑电路20中重要的事情是必须精确控制所述脉冲时钟PCLK变成逻辑“0”的时间。

这个时间必须是一个足以使结点F的电位从逻辑“1”变成逻辑“0”的最短时间。

如果这个时间太短，那么，结点F的电位在没有充分变化成逻辑“0”的同时会再次返回到逻辑“1”，因此，所述逻辑不能被正确评估。但是，如果这个时间太长，那么，输入信号不能变化的周期时间太长。

作为在一个工作时间处输入不必变化的时间周期，即使是在一般的触发器中，也存在一个设置时间和保持时间。通常认为较短的时间意味着较好的性能。

在PDN-F/F逻辑电路20中，脉冲时钟PCLK变成逻辑“1”的时间周期直接与设置时间和保持时间相关，所以，所述脉冲时钟PCLK的宽度最好较短。

图5所示产生脉冲时钟PCLK的脉冲发生器的特征在于所述脉冲时钟PCLK的适当宽度是通过NMOS晶体管NT24和NT25获得的。

当PDN、即逻辑树23在尺寸方面变成了3个NMOS时，即如果除了NMOS晶体管NT24和NT25以外还串联附加了另一个NMOS晶体管，那么，在所述脉冲发生器24中可以产生三个NMOS的延迟作用。

可以认为，PDN-F/F逻辑电路20的主要目标是实现高速逻辑电路。

通常，由动态逻辑电路实现的电路的速度要高于由静态逻辑电路实现的电路的速度。

另外，在PDN-F/F逻辑电路20中，为了缩短与所述逻辑功能输入端相关的设置时间和保持时间，所述主锁存器与所述逻辑树被相互结合在一起。

第三传统的例子

作为将位于其数据输入端的一个触发器和一系列逻辑门的功能相互组合成一个包的思想的第二个例子，描述了一个以读出放大器为基础的触发器(此后简称之为“SA-F/F”)(见BorivojeNikolic等人的“以读出放大器为基础的触发器”，ISSCC Digest of Technical papers,PP.282-283,February1999或R.Stephany等人的“200MHZ32b0.5WCMOSRISC微处理器”，TSSCCDigest of Technical papers,PP.238-239 Fe bruary 1998)。

图6的电路示出了SA-F/F的一般结构，图7的电路示出了安装一个多路复用器的逻辑功能的SA-F/F逻辑电路的结构的具体例子。

SA-F/F逻辑电路30由包括NMOS晶体管NT301到NT316的NMOS双干线型逻辑树31、一个用于控制将所述NMOS双干线型逻辑树31与时钟信号CLK同步地连接到地的NMOS晶体管NT31、一个由PMOS晶体管PT31到PT34和NMOS晶体管NT32到NT34构成的读出放大器32和一个由与非门NA31和NA32构成的与非型SR锁存器33构成。

注意，在所述读出放大器32中的NMOS晶体管NT34的栅极被连接到电源电压VDD的电源线并总是处于导通状态。

在SA-F/F逻辑电路30中，当同步信号CLK为逻辑“0”时，由读出放大器32的PMOS晶体管PT31和PT32执行予充电。借此，逻辑输入结点TH和TH_X相对于SR锁存器33都变成逻辑“1”并保持其输出。

逻辑树31经过NMOS晶体管NT32和NT33将逻辑输入F和F_X予充电到低于逻辑“1”电位NMOS晶体管阈值的量。

此时，由NMOS晶体管NT31被截止，所以，没有流经电流流过。

当时钟信号CLK变成逻辑“1”时，PMOS晶体管PT31和PT32变成截止，NMOS晶体管NT31变成导通，开始执行逻辑评估。

根据所述输入信号，在逻辑树31中形成了与读出放大器32相关的逻辑输入结点TF和TF-X中的一个接地的路径。这里，假设它是逻辑输入结点TF侧。

在这种情况下，逻辑输入结点TF的电位迅速下降到逻辑“0”。

这里，读出放大器32的NMOS晶体管NT34总是处于导通状态并类似于一个实际的电阻，因此，在逻辑输入结点TF X处的电荷经过NMOS晶体管NT34流向逻辑输入结点TF侧。

因此，逻辑输入结点F_X的电位在逻辑输入F之后稍有延迟地也下降到“0”。

最后，逻辑输入F和F_X的电位都下降到逻辑“0”电位，但是，逻辑输出H和H_X并没有都下降到逻辑“0”电位。这里，假设H=0和H_X=1。

当逻辑输入F首先变成逻辑“0”时，所述逻辑输出H也经过NMOS晶体管NT32变成逻辑“0”。

但是，在所述电位稍有下降之后，逻辑输出结点TH_X恢复成逻辑“1”。这是由于逻辑输入F稍早地下降到逻辑”0”，PMOS晶体管PT34变成导通和电荷被提供给逻辑输入结点TH_X。由于这个原因，PMOS晶体管PT33和NMOS晶体管NT33截止，PMOS晶体管PT34和NMOS晶体管NT32变成导通，和在逻辑输出结点TH和TH_X处保持一个稳定周期的逻辑电位状态。

这两个逻辑输出H和H_X也被输入给SR锁存器33，因此，所述逻辑功能的评估结果被插入并输出给SR锁存器33。

即使在此之后的输入信号中发生变化和在逻辑树31中接地的路径被从逻辑输入F变化到F_X，也不会对工作产生影响。

这是因为NMOS晶体管NT33已经变成截止和结点TH_X的电荷将不流向逻辑输入结点TF_X一侧。到达逻辑输入结点TF X的接地路径仍然仅仅经过NMOS晶体管NT34和NT32将结点TH的电位固定在逻辑“0”。

可以认为所述SA-F/F逻辑电路30的主要目标也是以与PDN-F/F逻辑电路20相同的方式实现高速逻辑电路。

所述SA-F/F逻辑电路30利用所述动态逻辑电路以与所述PDN-F/F逻辑电路相同的方式评估逻辑功能并将一个读出放大器和主锁存器组合在一起以便缩短与所述逻辑功能的输入端相关的设置时间和保持时间。

第四传统的例子

与和将位于其数据输入处的一个触发器和一系列逻辑门的功能组合成一个包的思想的第三实施例相同，描述了一个差动电流开关逻辑(此后称之为“DCSL”)电路(见DineshSomasekhar等人的“差动电流开关逻辑：低功耗DCVS逻辑家族”，IEEE JSSC vol.31,no.7,pp.981-991,July1996)。

图8的电路示出了DCSL的一般结构。

DCSL电路40是以和SA-F/F逻辑电路30相同的方式由NMOS双干线逻辑树部分41、由PMOS晶体管PT41到PT43和NMOS晶体管NT41到NT45构成的读出放大器单元42和由或非门NR41和NR42构成的或非型SR锁存器43构成的。

在同一个文本中，建议了(pp.983,图4到图6)三种读出放大器(DCSL1、DCSL2和DCSL3)。这里，将描述所述DCSL3。另外，如在该文本中描述的，所述DCSL本身是一个涉及新动态逻辑电路、特别是一个读出放大器构成方法的建议并且不以实现具有嵌入逻辑功能的触发器为目标。但是，同一个文本的pp.986、图12引入了“被锁存的DCSL输出状态”和建议实现具有嵌入功能的触发器的方法。

与所述SA-F/F逻辑电路不同，在DCSLDCSL3)电路40中，作为触发器工作的的初始状态，读出放大器41的逻辑输出H和H_X的电位被设置在所述NMOS晶体管阈值的附近。所述电位被作为逻辑“0”处理以便用于后面以它们基准的逻辑门。

在所述触发器工作的初始状态中，反相时钟信号CLK_X被提供为逻辑“1”，PMOS晶体管PT41截止和NMOS晶体管NT45变成导通。

由于NMOS晶体管NT45变成导通，内部结点TH和TH_X被短路。这意味着NMOS晶体管NT41、NT42、NT43和NT44的栅极和漏极被短路。

其栅极和漏极被短路的MOS晶体管等效于一个二极管。

这里，将考虑在反相时钟CLK_X变成逻辑“1”之前结点TH和TH_X的逻辑电位是[0,1]的情况。在这种情况下，正电荷被存储在结点TH_X处。

当反相时钟信号CLK_X变成逻辑“1”和发生由NMOS晶体管NT45引起的短路时，在结点TH_X处的电荷开始流向结点TH从而导致平衡分布。

此时，如果所述电荷没有流向任何地方，则两个结点TH和TH_X的电位变成电源电压V_DD的一半。

但是，如上所述，此时NMOS晶体管NT41、NT42、NT43和NT44已经等效于一个二极管，因此，有电流流动，直到所述二极管两端之间的电使差变得基本等于所述NMOS晶体管的阈值为止。

具体电说，电流经过NMOS晶体管NT41和NT42流到地，同时，电流经过NMOS晶体管NT43和NT44流到逻辑树41的逻辑输出结点TF和TF_X。

利用这种方式，结点TH和TH_X的电位变得基本等于所述NMOS晶体管的阈值。

此时，即使逻辑树41的结点TF和TF_X中的一个具有到地的路径，从结点TH和TH_X也没有电流流出。

这是因为加到NMOS晶体管NT43和NT44的栅极的电压位于NMOS晶体管的阈值附近和所述晶体管已经被截止。

因此，在结点TF和TF_X处的电位变得不稳定。但是，在大多数情况下，它们变成接近逻辑“0”的值。

结点TH和TH_X的电位位于所述NMOS晶体管的阈值附近。它们被作为逻辑“0”处理，从而使或非型SR锁存器442保持它们的输出。

反相时钟信号CLK_X变成逻辑“0”(这等效于时钟信号CLK的上升)，和开始逻辑评估。

在这种情况下，NMOS晶体管NT45截止，因此不会出现短路状态，PMOS晶体管PT41变成导通，和电流开始流动。

由于在所述NMOS晶体管阈值附近的电压没有被加到PMOS晶体管PT42和PT43的栅极上，所以，PMOS晶体管PT42和PT43开始导通状态。

因此，电荷经过PMOS晶体管PT41、PT42和PT43提供给结点TH和TH_X。由于在所述NMOS晶体管阈值附近的电压已经被加到所述栅极上(即结点TH和TH_X)，所以NMOS晶体管NT43和NT44开始截止状态。

电荷被提供给结点TH和TH_X，这些结点的电位上升，NMOS晶体管NT43和NT44开始微弱导通。

利用与所述SA-F/F逻辑电路相同的方式，通过组合所述输入信号总是可以在所述逻辑树的逻辑输出结点TF和TF_X的一个当中形成到地的路径。这里假设是结点TF。

电流从结点TH经过开始变得微弱导通的NMOS晶体管NT43流向结点TF。已经开始上升的结点TH的电位下降到完全逻辑“0”的电位。

由于结点TH变成完全逻辑“0”电位，所以PMOS晶体管PT43变得完全导通，和NMOS晶体管NT42和NT45变得完全截止。

由于这个原因，结点TH_X迅速达到完全逻辑“1”电位。另外，同时，PMOS晶体管PT42变得完全截止，NMOS晶体管NT41和NT43变得完全导通。

借此，在结点TH和TH_X处保持稳定周期的电位状态。与这两个结点的电位对应的逻辑输出H和H_X也是所述SR锁存器43的输入，因此，逻辑功能的评估结果被插入和输出给所述SR锁存器43。

即使在此后的输入信号中发生变化并且在所述逻辑树41中到地的路径从结点TF改变为TF_X，对所述工作也不会产生影响。

NMOS晶体管NT44已经变成截止和电流将不从结点TH_X流向结点TE_X。另外，即使结点TF不再具有到地的路径，NMOS晶体管NT41也已经变成导通和并将结点TH保持在完全逻辑“0”。

DCSL电路40的目标之一是以和所述SA-F/F逻辑电路相同的方式实现高速逻辑电路。另外，同时实现减少功耗也是主要目标之一。

在DCSL电路40中，流入逻辑树41的电流受NMOS晶体管NT43和NT44的控制。

如上所述，在逻辑评估处理中变成逻辑“1”一侧处的NMOS晶体管变成截止。

为此，逻辑树41的逻辑输出结点TF和TF_X的电位仅仅从逻辑“0”电位开始稍有上升。逻辑树41的逻辑输出结点TF和TF_X电位幅值的稍微上升意味着所述逻辑树内结点的电位幅值还是小于这个幅值。

功耗与所述逻辑幅值的平方成正比，因此，所述逻辑树部分的功耗与使用同一NMOS双干线型逻辑树的SA-F/F逻辑电路的功耗相比较非常小。

另外，在所述SA-F/F逻辑电路中，所述逻辑树越高，到达最后确定所述逻辑的时间就越长。

但是，在DCSL电路中，逻辑确定时间对所述逻辑树高度的依赖较少(上述文本，pp.948,图18)。这也是因为在太大电流流入逻辑树41之前NMOS晶体管NT42和NT44变成截止的缘故。

在逻辑树41的逻辑输出结点TF和TF_X波动太大之前在读出放大器42一侧确定所述逻辑，因此，与逻辑树结点具有较大波动的SA-F/F逻辑电路比较，所述DCSL电路的固有特生就是能够承受所述逻辑树高度的影响。

但是，上述第一到第四传统电路具有下述问题。

第一传统例子的问题

如第一传统例子解释的静态CMOS逻辑电路的问题之一是由于误动作而引起的大功耗。

“误动作”的思想是指在所述组合逻辑电路的一个输出结点或中间结点处瞬间发生的错误信号传输。

在所述CMOS逻辑电路中，其功耗P是由下述等式给出的，其中，信号频率是f，栅电容、互联电容等是C，信号幅值电位是V：

P=f·C·V² …(1)

当发生误动作时，所述信号频率看上去变得很大，功耗根据上述等式(1)的关系增加。

下面，参看图9A和9B解释发生误动作后的情况。

在图9A和9B中，假设输入信号A、B、C和D的初始逻辑电位是“0”、“0”、“1”和“1”，逻辑功能输出F的逻辑电位被固定为“1”。另外假设所述输入信号不在A、B、C和D处同时发生，而是按照A、B、C和D的顺序发生。

当所述输入信号A变成逻辑“1”时，逻辑电路LC11的逻辑功能输出F11移到逻辑“0”。接着，当输入信号B变成逻辑“1”时，逻辑功能输出F11移到逻辑“1”。另外，当输入信号C变成逻辑“0”时，逻辑功能输出F11移到逻辑“0”。最后，当输入信号D变成逻辑“0”时，逻辑功能输出F11移到逻辑“1”。这里所执行的逻辑功能输出F11的信号传输是根据在这个例子中输入信号的变化正确的评估结果输出。不存在每秒单独信号传输中包含的错误。

但是，逻辑功能输出F11的初始值是“1”和最后也变成“1”，因此，在这个时间内的信号传输是不需要的，因此，它仍然被称之为错误的信号。

另外，即使同时发生输入信号的传输，也可能发生误动作。假设在时间t处所述结点的电位被表示为A(t)=1。另外，假设所述逻辑门的输出是如下的由一个前行输入确定的：

R(t)=B(t-1)(+)C(t-1) (2)在等式(2)中，在初始状态t=0的情况下，输入信号：A(0)=0，B(0)=0，C(0)=1，D(0)=1，中间结点：R(0)=1，S(0)=0，输出结点：F(0)=1。当t=1时，输入信号一起移动，输入信号：A(1)=1，B(1)=1、C(1)=0，D(1)=0，中间结点：R(1)=1，S(1)=0，输出结点：F(1)=1。当t=2时，输入信号：A(2)=1，B(2)=1，C(2)=0，D(2)=0，中间结点：R(2)=1，S(2)=^(R(1)·D(1))=1，输出结点：F(2)=^(A(1)(+)S(1))=0。当t=3时，输入信号：A(3)=1，B(3)=1，C(3)=0，D(3)=0，中间结点：R(3)=1，S(3)=^(R(2)·D(2))=1，输出结点：F(3)=^(A)(2)(+)S(2))=0。此后，它变成恒定。注意：＾表示反相。

如上所述，所述逻辑功能输出以1-0-1的方式移动。即使是同时给出所述输入信号，也会发生所述误动作。

这是由于所述内部部分逻辑门的数量差引起的。作为一个整体的输入是A、B、C和D，但是，图3所示逻辑门ENR11本身的输入是输入信号A和逻辑门NA11的输出信号S。在逻辑门ER11由于输入信号B和C的变化而改变之后信号S发生变化，因此，信号A和信号S变化的相位没有变成相等。

因此，当观看所述门的输入时，在其信号传输方面仍然存在信号传输的差异，其结果是发生所述误动作。

在前述的例子中，在输入信号方面不存在误动作。所述误动作的发生是由于所述输入信号和中间信号变化的时间差引起的。这种误动作将特别被称之为“发生误动作”。

相反，存在某种由包含在所述输入信号中的误动作产生的被称之为“传播误动作”的所述误动作。

在图9A和9B中，当输入信号D=1时，将被实现的逻辑功能变成F11=A(+)B(+)C。即使是三个输入信号中的两个被固定为某个逻辑值，如果在剩余的一个输入中存在误动作，在输出F11处也将发生误动作。

例如，当在A处发生误动作和存在0→1→0的变化时，不考虑原来A=B=C=0的情况，输出F11也将按照0→1→0变化。

如上所述，产生误动作的因素首先是因为输入信号传输时间的变化，其次是因为在组合逻辑电路内部产生的延迟差引起的输入传输的变化，第三是因为在所述输入信号中包含的误动作。

在由于这三种因素引起误动作的情况下，所述逻辑电路根据在那个瞬间的输入信号输出正确的逻辑值。逻辑电路本身不能确定它在那个瞬间正在输出一个不正确的值。

为了消除上述第一和第二因素，需要一种向所述内部信号线插入用于进行调节以便使所述信号根据所述内部部分的所有逻辑门输入而变化的非常精确延迟元件的方法，而为了消除第三个因素，正在考虑一种在判断所述信号有效/无效的同时使用用于表示用于确定所述逻辑的一位逻辑值的两个信号线的方法。

但是，由于实现起来非常困难、硬件成本增加和功率损耗大于所述误动作的减少，所以，这些方法都是很不实际的。

因此，从原理上讲，完全消除一般静态CMOS逻辑电路中的误动作是困难的，并且是做不到的。

第二传统例子的问题

如第二传统例子解释的PDN-F/F逻辑电路特性中的最大特性是产生所述脉冲时钟PCLK(图3中的脉冲发生器23)的机理。

从原理上讲，如果所述脉冲发生器24的串联连接的NMOS晶体管的数量(高度)被调节为与所述PDN、即所述逻辑树23的高度相匹配，那么，可以获得所述脉冲时钟PCLK的最佳宽度。

但是，实际上，即使所述高度相同，支线方向上的尺寸也是不同的，因此，不可能正确重现脉冲发生器24内PDN中结点TF变化的速度。支线方向上尺寸的扩大意味着所述MOS结电容和互联电容的扩大。

另外，当脉冲发生器24作为一个单独的单元与PDN-F/F逻辑电路的主体分离时，也将具有经过在脉冲发生器24的脉冲时钟输出端和PDN-F/F逻辑电路主体的脉冲时钟输入端之间的一个互联层的金属互联。

在LSI设计中，通常利用CAD自动形成所述单元的布局和路径。此时，由所述CAD设置的单元间的互联不是恒定的。预先预测它们是非常困难的。

当这种设计技术被应用于PDN-F/F逻辑电路时，对于每个设计来讲，从脉冲发生器24延伸的脉冲时钟PCLK的互联长度是变化的。金属互联具有寄生电容和其尺寸通常与互联长度成正比，因此，对于每个设计来讲，连接到脉冲发生器24的脉冲时钟输出端上的负载是变化的。

只要所述互联负载发生变化，所述脉冲时钟PCLK的宽度也永远是变化的。脉冲时钟PCLK的幅值是直接确定PDN-F/F逻辑电路设置时间和保持时间的要素。

因此，当由所述CAD执行布局和设置路径时，PDN-F/F逻辑电路将不具有恒定的设置时间和保持时间。对于用于定时分析的LSI设计来讲，所述设置时间和保持时间是非常重要的值。如果在实际布局和设置路径之前不能发现正确的值，就决不可能实现所述电路。

相反，当脉冲发生器24与所述PDN-F/F逻辑电路相互组合从而形成一个逻辑单元时，脉冲电路24的电路的大尺寸变成了一个问题。

除了所述逻辑树不是单干线型而是双干线型双逻辑树以外，SA-F/F逻辑电路不具有与脉冲发生器24对应的任何东西。

在SA-F/F逻辑电路的情况下，所述逻辑树的电路变成大约是所述尺寸的两倍，但是，如果考虑到脉冲发生器24的电路尺寸，所述SA-F/F逻辑电路经常会变得更加紧密。

第三传统例子的问题

如第三传统例子中解释的SA-F/F逻辑电路的问题是最终确定所述逻辑之前的时间过分依赖于NMOS逻辑树的电荷放电速度。

图6所示结点TF和TF_X被予充电到低于逻辑“1”电位精确到开始所述逻辑评估之前所述阈值量的一个电位。

与开始所述逻辑评估一起，电荷经过所述NMOS逻辑树31放电。两个结点TF和TF_X的电位最终都变成逻辑“0”电位，但是它们中的一个总是早于另一个到达所述逻辑“0”。较早变成逻辑“O”的结点是与最终确定所述逻辑相关的一个。

当简单地将变成导通的NMOS晶体管看作是一个电阻时，所述结点到达逻辑“0”电位的时间是由接地路径上NMOS晶体管的电阻R和逻辑树31内的电容分量C确定的。

简单地说，用于到达逻辑“0”电位的时间与(总的R·总的C)成正比。当NMOS晶体管的栅极宽度是Wn和栅极长度是Ln时，导通电阻R与(Ln/Wn)成正比。

当在从所述逻辑树的终点到地的路径上晶体管的数量、即所述逻辑树的高度是h时，可以认为总的R正比于(h/Wn)。这里，通常，Ln是一个由制造处理确定的固定值，这里省略对它的描述。

所述总的C包括逻辑树31等内部的NMOS扩散电容并且处于根据所述逻辑树的高度单调增加的关系。

因此，用于最终确定所述SA-F/F逻辑电路的逻辑的时间通常正比于所述NMOS逻辑树的高度和通常反比于栅极宽度Wn。

所述逻辑树的高度基本等于将被实现的逻辑功能的输入信号量。例如，如果它是一个5-输入EXOR，则所述逻辑树的高度变成5。

因此，所述逻辑功能越复杂(输入信号数量越大)，则用于最终确定所述SA-F/F逻辑电路的逻辑的时间就越长。

当希望减少用于在这种方式下最终确定所述逻辑的时间拖延时，所述逻辑树31内NMOS晶体管的栅极宽度被制作的比较大，从而使导通电阻R比较小。当从驱动它的栅极端一侧观看时，所述NMOS晶体管所具有的电容分量正比于(Wn·Ln)。如上所述，功耗正比于所述系统的电容分量。

因此，在SA-F/F逻辑电路30中，不能同时实现速度的增加和功耗的减少。

第四传统例子的问题

如在上述参考中由其本身指出的，如第四传统例子的DCSL电路40明显的容易受到电路恒定性中的波动、噪声等的影响。

在触发器工作的初始状态中，读出放大器32内结点TH和TH_X被短路并被初始化为接近所述NMOS阈值的电压。

当反相时钟信号CLK_X变成逻辑“0”时(当所述CLK上升时)，所述两个结点被截止，在结点TH和TH_X的电位中发生根据流入所述逻辑树的结点TF和TF_X的电流量的差，并且该差值被包括PMOS晶体管PT42和PT43以及NMOS晶体管NT41和NT42的反相器对扩展，然后最终确定所述逻辑值。

如果在这个处理中在结点H或H_X处发生由于耦合噪声或其它噪声引起的不正确电位波动，就可能最终地确定一个错误的逻辑值。即使那个不正确的电位波动非常微弱(大约所述逻辑幅值的1/10到1/20)，所述工作开始处的结点TH和TH_X的电位波动也非常小，因此，所述结点很容易受它们的影响。

例如，考虑正确的逻辑值确定变成H=0和H_X=1以及在结点TH留下电位的噪声被加到它上面的情况。

逻辑树结点TF具有接地的路径。结点TH上的电荷经过NMOS晶体管NT43流动。

但是，加到这个NMOS晶体管NT43的栅极上的电压除了结点TH_X的电位以外没有其它电位并且该电压略大于所述NMOS晶体管的阈值。

由于这个原因，NMOS晶体管NT43没有变成充分的导通，和可以认为它的传导阻抗很大。因此，由于噪声而上升的不正确的电位波动可以被立即减少。在那时结点TH的电位大于结点TH_X的电位的情况下，利用读出放大器42的功能将所述逻辑值规定为H=0和T_X。

即使当没有耦合噪声时，由于电路稳定性的变化有时也会最终确定一个错误的逻辑值。

例如，考虑在所述正确的逻辑值确定变成H=0和H_X=1情况下连接到结点TH的寄生电容小于连接到结点TH_X的寄生电容的情况。

在所述触发器开始工作时，由于经过PMOS晶体管PT41到PF43提供的电荷使两个结点的电位都稍有上升。

由于逻辑树的结点TF具有一个接地的路径，所以当最终确定了一个正确的逻辑时，结点TH电位的上升慢于结点TH_X的上升。

在读出放大器42中放大以这种方式产生的电位差并最将其被确定为一个正确的逻辑值。

但是，当连接到结点TH和TH_X的寄生电容存在明显的差别和结点TH_X很大时，结点TH_X的上升慢于结点TH。

最初提供给结点TH的电荷经过NMOS晶体管NT43流向逻辑树41，所以它必须被保持在低于结点TH_X的电位。

但是，如上所述，NMOS晶体管NT43没有被充分导通，它的传导阻抗被认为很大，所以寄生电容的差不能被充分吸收。

在这种方式下，存在一种结点现象，在该结点处，本来应当快速上升的电位错误地缓慢上升并最终确定一个错误的逻辑值。

即使在电路常数或耦合噪声中的一个发生变化的情况下，它的基本问题仍在于NMOS晶体管NT43和NT44具有分割读出放大器42和逻辑树41的功能。

在逻辑确定工作处理中，加到NMOS晶体管NT43和NT44栅极上的电压略大于所述NMOS晶体管的阈值，因此，这些NMOS晶体管的传导阻抗被认为大于已经导通的NMOS晶体管的传导阻抗。

所述阻抗的量值不能吸收由于耦合噪声产生的不正确电位波动。

本发明的一个目的是提供一种逻辑电路，该电路适用于通过良好使用通过组合逻辑树、读出放大器和SR锁存器所获得的一个动态逻辑电路的特性消除在静态CMOS逻辑电路中发生的误动作以降低功耗并能够实现高速工作。

另外，本发明的第二个目的是提供一种逻辑电路，该逻辑电路提供双干线型逻辑树以便舍弃诸如PND-F/F逻辑电路的用于产生具有短脉冲宽度的机构并能够通过CAD自动布局和布线简化设计。

另外，本发明的第三个目的是提供一种逻辑电路，该电路使得工作速度对所述逻辑树高度和所述逻辑树内MOS的栅极宽度的依赖程度小于所述SA-F/F逻辑电路的相应依赖程度，并且即使是在实现具有很多输入信号的复杂逻辑功能的情况下也能够实现高速工作。

另外，本发明的第四个目的是提供一种逻辑电路，该电路能够承受电路常数和耦合噪声的变化并能够实现比DCSL电路更加稳定的工作。

根据本发明的第一方面，提供了一种用于与一个同步信号同步输出逻辑功能评估结果的逻辑电路，包括形成一个路径并实现所希望逻辑功能的双干线型逻辑树，并且只有一个干线能够根据输入信号经过所述路径到达一个基准电位；具有接收所述双干线型逻辑树的第一逻辑输出和第二逻辑输出的第一逻辑输入结点和第二逻辑输入结点的读出锁存单元；第一逻辑输出结点；第二逻辑输出结点；在接收指出驱动的同步信号的基础上工作并最终根据由输入给所述第一逻辑输出结点和所述第二逻辑输出结点的第一逻辑输入和第二逻辑输入拥有的传导阻抗的差将所述第一逻辑输出和所述第二逻辑输出的电位设置为不同的第一电平和第二电平的读出放大器；第一转换装置，用于当接收到指出一个空状态的同步信号时将所述第一逻辑输出结点和所述第二逻辑输出结点短路；第二转换装置，用于根据控制端的电位电连接或切断所述第一逻辑输入结点和第一逻辑输出结点；第三转换装置，用于根据所述控制端的电位电连接或切断所述第二逻辑输入结点和所述第二逻辑输出结点；和逻辑树断开控制装置，该装置具有用于将连接到所述第二转换装置和第三转换装置的控制端上的电位设置为至少能够在指出其中所述逻辑还没有在所述读出放大器中被最后确定的空状态处在被连接有所述第二和第三转换装置的两个端之间进行连接的电位的第一设定装置，和用于将所述控制结点的电设置为至少能够在其中所述逻辑已经在所述读出放大器中被最后确定的一个状态下根据所述第一逻辑输出结点或第二逻辑输出结点断开被连接有所述第二和第三转换装置的连接的电位的第二设定装置；和一个置位和复位锁存单元，用于在其置位端接收所述读出锁存单元的第一逻辑输出，在其复位端接收所述读出锁存单元的第二逻辑输出，并将所述读出锁存单元的逻辑输出保持同步信号一个周期的时间周期。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第四转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有被连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第五转换装置以及连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第六转换装置。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出空状态的同步信号的基础上变成导通的第四转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第五转换装置，连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第六转换装置，以及连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述中间结点之间并且当所述第四转换装置导通时保持在非导通状态、当所述第四转换装置保持在非导通状态时变成导通状态的第七转换装置。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和一个控制结点之间并通过在空状态下在它们的控制端接收所述第一逻辑输出结点的电位和所述第二逻辑输出结点的电位变成导通的第四转换装置和第五转换装置，和所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第六转换装置，以及连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置。

根据本发明的第二方面，提供了一种与一个同步信号同步输出逻辑功能评估结果的逻辑电路，包括用于形成一个路径并实现所希望的逻辑功能的双干线型逻辑树，经过所述路径，只有一个干线能够根据输入信号到达所述基准电位；具有接收所述双干线型逻辑树的第一逻辑输出和第二逻辑输出的第一逻辑输入结点和第二逻辑输入结点的读出锁存单元；第一逻辑输出结点；第二逻辑输出结点；在接收指出所述驱动的同步信号的基础上工作并最终根据输入给所述第一逻辑输入结点和第二逻辑输入结点的第一逻辑输入和第二逻辑输入拥有的传导阻抗的差将所述第一逻辑输出和第二逻辑输出的逻辑电位设置为不同的第一电平和第二电平的读出放大器；第一转换装置，用于当接收指出空状态的一个同步信号时短路所述第一逻辑输出结点和第二逻辑输出结点；第二转换装置，用于根据所述控制端的电位电连接或断开所述第一逻辑输入结点和所述第一逻辑输出结点；第三转换装置，用于根据所述控制端的电位电连接或断开所述第二逻辑输入结点和所述第二逻辑输出结点；和一个逻辑树断开控制装置，该装置具有用于在包括其中所述逻辑还没有在读出放大器中被最终确定的空状态的状态下将连接到所述第二转换装置和第三转换装置的控制端上的所述控制结点的电位设置为至少能够在被连接有所述第二和第三转换装置的两个端之间进行连接的电位的第一设定装置，和用于在其中所述逻辑已经在读出放大器中被最终确定的状态下根据第一逻辑输出结点或第二逻辑输出结点的电位将所述控制结点的电位设置为至少能够在被连接有所述第二和第三转换装置的两个端之间执行断开的电位的第二设定装置；一个置位和复位锁存单元，用于在其设置端接收所述读出锁存单元的第一逻辑输出、在其复位端接收所述读出锁存单元的第二逻辑输出和将所述读出锁存单元的逻辑输出保持所述同步信号的一个周期的时间周期；第四转换装置，用于在空状态下电断开到达所述双干线逻辑树的基准电位和基准电位的路径并在除所述空状态以外的时间处连接它们。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第五转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第六转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第五转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第六转换装置，连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置，和连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述中间结点之间、当所述第五转换装置导通时处于非导通状态和当所述第五转换装置处于非导通状态时变成导通的第八转换装置。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并且在所述空状态下在它们控制端第一逻辑输出结点的电位和第二逻辑输出结点的电位的基础上变成导通的第五转换装置和第六转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置，和连接在所述第二电源电电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置。

根据本发明的第三方面，提供了一种用于与一个同步信号同步输出逻辑功能评估结果的逻辑电路，包括用于形成一个路径和实现所希望逻辑功能的双干线型逻辑树，只有一个干线能够根据输入信号经过所述路径到达所述基准电位；具有用于接收所述双干线型逻辑树的第一逻辑输出和第二逻辑输出的第一逻辑输入结点和第二逻辑输入结点的读出锁存单元；第一逻辑输出结点；第二逻辑输出结点；在接收指出驱动的同步信号的基础上工作并根据由输入给所述第一逻辑输入结点和第二逻辑输入结点的第一逻辑输入和第二逻辑输入拥有的传导阻抗的差将所述第一逻辑输出结点和第二逻辑输出结点的电位最终确定为不同的第一电平和第二电平的读出放大器；第一转换装置，用于当接收指出空状态的同步信号时短路所述第一逻辑输出结点和第二逻辑输出结点；第二转换装置，用于根据所述控制端的电位电连接或断开所述第一逻辑输入结点和所述第一逻辑输出结点；第三转换装置，用于根据所述控制端的电位电连接或断开所述第二逻辑输入结点和所述第二逻辑输出结点；和一个逻辑树断开控制装置，具有用于在包括在所述读出放大器中还没有最终确定所述逻辑的空状态的状态下将连接到所述第二转换装置和第三转换装置的控制端上的控制结点的电位设置为至少能够在被连接有所述第二和第三转换装置的两个端之间进行连接的电位的第一设定装置，和用于在所述逻辑已经在所述读出放大器中被最终确定的状态下根据所述第一逻辑输出结点和第二逻辑输出结点的电位将所述控制结点的电位设置为至少能够断开被连接有所述第二和第三转换装置的两个端的电位的第二设定装置；置位和复位锁存单元，用于在其置位端接收所述读出锁存单元的第一逻辑输出，在其复位端接收所述读出锁存单元的第二逻辑输出和将所述读出锁存单元的逻辑输出保持所述同步信号一个周期的时间周期；第四转换装置，用于在空状态下电断开到所述双干线型逻辑树的基准电位和所述基准电位的路径并在除空状态以外的时间处连接它们；第五转换装置，用于强迫连接到所述双干线型逻辑树的基准电位和所述基准电位的路径长达一个时间周期，在该周期内，利用空状态下的第四转换装置并在所述同步信号指出所述空状态本身的同时被停止时断开到所述双干线型逻辑树基准电位和所述基准电位的路径。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第六转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第一转换装置和第二转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第六转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置，连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置，和连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述中间结点之间并且当所述第六转换装置被导通时保持在非导通状态和当所述第六转换装置被保持在非导通状态时变成导通的第九转换装置。

另外，在本发明中，所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态状态的第一电源电位和所述控制结点之间并在所述空状态下在它们控制端接收第一逻辑输出结点电位和第二逻辑输出结点电位的基础上变成导通的第六转换装置和第七转换装置，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第八转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第九转换装置。

另外，在根据本发明的每个逻辑电路中，所述读出锁存单元的读出放大器具有第一反相器和第二反相器，第一反相器的输出与第二反相器的输入互联，它们的连接点被连接到所述第一逻辑输出结点，第一反相器的输入与第二反相器的输出互联，它们的连接点被连接到所述第二逻辑输出结点，所述第一转换装置被连接在第一反相器的输入和第二反相器的输入之间。

根据本发明，在例如所述同步信号具有指出所述空状态的逻辑“0”的读出锁存单元中，所述读出放大器不具有驱动能力，第一转换装置、第二转换装置和第三转换装置的变成导通状态。

结果是，在所述读出锁存单元中，呈现出被输入有所述逻辑树输出的第一逻辑输出结点、被输入有所述逻辑树输出的第二逻辑输入结点、用于向所述置位和复位锁存单元输出所述第一逻辑输出的第一逻辑输出结点和用于向所述置位和复位锁存单元输出第二逻辑输出的第二逻辑输出结点都被短路的状态。

在这个空状态下所述同步信号从逻辑“0”变成逻辑“1”之后的驱动状态中，所述读出放大器具有驱动能力，所述第一转换装置变成非导通状态，所述第二和第三转换装置和原来一样保持在导通状态。

因此，在这个驱动状态中，第一逻辑输出结点、第一逻辑输入结点和第二逻辑输出结点、第二逻辑输入结点都被短路。因此，呈现出处于短路状态下的第一逻辑输出结点和第一逻辑输入结点以及第二逻辑输出结点和第二逻辑输入结点都被释放的状态。

在最终确定所述逻辑值之后同步信号具有逻辑“1”的周期期间内(最终确定状态)，所述读出放大器具有驱动能力，呈现出第一逻辑输出结点和第一逻辑输入结点以及第二逻辑输出结点和第二逻辑输入结点都被断开的状态。

另外，根据本发明，在所述同步信号变成逻辑“0”(空状态)和电荷从读出锁存单元和所述双干线型逻辑树流向所述基准电位、即地的时间周期内利用第四转换装置避免所述逻辑树和所述基准电位被电断开。

由于这个原因，能够实现功耗的减少。

另外，根据本发明，在例如所述同步信号停止在逻辑“0”和第四转换装置持续变成非导通状态的情况下，所述第五转换装置保持在导通状态。

由于这个原因，所述读出锁存单元和双干线型逻辑树中的内部结点可以被固定在完全逻辑“0”的电位。结果是可以减少在置位和复位锁存单元中的漏电流。

通过下面结合附图对最佳实施例的描述，本发明的这些和其它目的和特生将变得更加清楚。其中

图1示出了利用静态CMOS逻辑电路实现的包括一个触发器和在其输入端处的多个逻辑门的第一传统例子的一般结构；

图2的电路示出了图1所示触发器的晶体管层；

图3的电路示出了图1所示组合逻辑电路结构的例子；

图4的电路示出了PDN-F/F逻辑电路的一般结构；

图5的电路示出了用于在其上安装一个多路复用器的逻辑功能的PDN-F/F逻辑电路具体结构的例子；

图6的电路示出了SA-F/F逻辑电路的一般结构；

图7的电路示出了用于在其上安装一个多路复用器的逻辑功能的SA-F/F逻辑电路具体结构的例子；

图8的电路示出了DCSL电路的一般结构；

图9A和9B用于解释第一传统例子的问题；

图10的框图示出了根据本发明逻辑电路的第一最佳实施例；

图11的电路示出了在图10所示逻辑电路中双干线型逻辑树部分和SR锁存单元的具体结构的例子；

图12用于解释根据本发明读出锁存单元的基本结构；

图13用于解释根据本发明在“空状态”下所述读出锁存单元的基本工作。

图14用于解释根据本发明在“驱动状态”下所述读出锁存单元的基本工作；

图15用于解释根据本发明在“最终确定状态”下所述读出锁存单元的基本工作；

图16的电路示出了根据本发明的读出锁存单元的第一具体例子；

图17的电路示出了根据本发明的读出锁存单元的第二具体例子；

图18的电路示出了根据本发明的读出锁存单元的第三具体例子；

图19示出了图4所述传统CMOS逻辑电路和根据本发明的逻辑电路的电流波形；

图20示出了所述静态CMOS逻辑电路的工作延时特性；

图21示出了根据本发明逻辑电路的工作延时特性；

图22示出了在SA-F/F逻辑电路和根据本发明的电路中相对于所述逻辑树高度的TCQ特性；

图23示出了在SA-F/F逻辑电路和根据本发明的电路中相对于所述逻辑树的NMOS尺寸(Wn)的TCQ特性；

图24示出了一种处理，借助于该处理，根据本发明的读出锁存单元吸收不正确的电位波动并最终将电位设置为正确的逻辑值；

图25的框图示出了根据本发明逻辑电路的第二最佳实施例；

图26的电路示出了图25所述逻辑电路中所述NMOS双干线型逻辑树部分和SR锁存单元具体结构的例子；

图27的框图示出了根据本发明逻辑电路的第三最佳实施例；

图28的电路示出了图27所示逻辑电路中所述NMOS双干线型逻辑树部分和SR锁存单元具体结构的例子；和

图29示出了在SLEEP模式工作和漏电流值模拟结果处内部结点TH和TH_X的电位波形。

下面，结合附图描述最佳实施例。

第一实施例

图10的框图示出了根据本发明逻辑电路的第一最佳实施例。

根据当前第一最佳实施例的逻辑电路100具有一个如图10所示的主结构元件、一个NMOS双干线型逻辑树部分110、一个SR锁存单元120、和一个包括读出放大器的读出锁存单元130。

在所述NMOS双干线型逻辑树部分110中，当假设逻辑功能的输入信号是A1、A2、…、An和它们的反相信号A1_X、A2_X、…、An_X一起给出时，所述逻辑树端TF和TF_X中的一个总是具有接地的路径，而另一个总是呈现高阻抗状态。

只要所述NMOS双干线型逻辑树部分110满足这种特性，那么实现它的方法是不重要的，它的结构可以如图11的例子所示。

具体地说，图11所示NMOS双干线型逻辑树部分110示出了4个输入C、B、C和D并具有NMOS晶体管NT1101到NT1112。

在NMOS双干线型逻辑树部分110中，NMOS晶体管NT1101、NT1107和NT1111被串联连接在逻辑功能输出结点TF1和地之间。

另外，NMOS晶体管NT1104、NT1106、NT1110和NT1112被串联连接在逻辑功能输出结点TF_X1和地之间。

NMOS晶体管NT1102被连接在逻辑输出结点TF_X1和NMOS晶体管NT1101和NT1107的连接点之间，NMOS晶体管1103被连接在逻辑输出结点和NMOS晶体管NT1104和NT1106的连接点之间。

另外，通过在反相器INV101处反相所述信号A获得的反相信号A_X被提供给NMOS晶体管NT1101和NT1104的栅极，而信号A被提供给NMOS晶体管NT1102和NT1103的栅极。

NMOS晶体管NT1105被连接在NMOS晶体管NT1101和NT1107的连接点和NMOS晶体管NT1106和NT111O的连接点之间。

另外，通过在反相器INV102处反相信号D获得的反相信号D_X被提供给NMOS晶体管NT1105的栅极，而信号D被提供给NMOS晶体管NT1106的栅极。

NMOS晶体管NT1108被连接在NMOS晶体管NT1106和NT1110的连接点和NMOS晶体管NT1107和NT1111的连接点之间，而NMOS晶体管NT1109被连接在NMOS晶体管NT1101和NT1107和NMOS晶体管NT1110和NT1112的连接点之间。

另外，通过在反相器INV103处反相信号C获得的反相信号C_X被提供给NMOS晶体管NT1107和NT1110的栅极，而信号C被提供给NMOS晶体管NT1108和NT1109的栅极。

另外，通过在反相器INV104处反相信号B获得的反相信号B_X被提供给NMOS晶体管NT1111的栅极，而信号B被提供给NMOS晶体管NT1112的栅极。

所述SR锁存单元120在其置位(S)端接收来自所述读出锁存单元130的输出结点TH的逻辑输出H，在其复位(R)端接收来自读出锁存单元130的输出结点TH_X的逻辑输出，保持所述读出锁存单元130的逻辑输出，和从Q端输出数据。

只要所述SR锁存单元120具有诸如通常由两个与非门或两个或非门实现的置位和复位锁存功能，实现方法是不重要的。

从用于S端和R端(与非型)的保持模式是逻辑“1”和用于两个端(或非型)的保持模式是逻辑“0”这一点来看，与非型和或非型之间存在着差别。

由于这个原因，必须根据所述读出锁存单元130的输出结点TH和TH_X的极性适当地使用它们。

所述读出锁存单元130的极性指出将被在后面安装的空状态(触发器工作的初始状态)下用于结点TH和THZ-X的输出结点是逻辑“1”还是逻辑“0”的差异。

在图11所示的逻辑电路100中，所述SR锁存单元120是由或非门NR121和NR122实现的。

另外，在图11所示的逻辑电路100中，所述NMOS双干线型逻辑树部分110实现诸如F=A㈩{(B(+)C)D}的逻辑功能。

在所述逻辑树结点TF1和TF_X1的一个当中存在的与输入信号A、B、C和D的逻辑值组合无关的接地路径的存在将所述空状态下被固定为完全逻辑“0”的电位分配给读出锁存单元130的输出结点TH和TH_X。

如图12所示，读出锁存单元130具有在驱动控制下工作的一个读出放大器131；一个用做用于通过这个驱动控制短路用于逻辑输出H和H_X的结点TH和TH_X的所述第一转换装置的开关132；一个逻辑树断开控制单元133；一个用做用于在所述逻辑树断开控制单元133的控制下短路所述结点TH和所述逻辑输入使用结点TF2和结点TH_X和逻辑输入使用结点TF_X的所述第二转换装置的开关134；和用做作为所述主结构元件的第三转换装置的开关135。

这里所说的驱动控制指所述时钟信号(同步信号)CLK和它的反相信号CLK_X。

如上所述，没有详细规定实现所述NMOS双干线型逻辑树110和所述SR锁存单元120的方法。本发明的最大特点在于所述读出锁存单元130。

下面，参考附图解释所述读出锁存单元130的工作定义和具体的结构和功能。

注意，为便于解释起见，假设所述逻辑功能是与时钟信号(同步信号)CLK的上升沿同步执行的。

如图13、14和15所示，读出锁存单元130的工作可以被分成三级，即所述“空状态”、所述“驱动状态”和所述“最终确定状态”。

如图13所示，所述时钟信号CLK具有逻辑“0”的时间周期被称之为“空状态”。这对应于所谓的“触发器工作的初始状态”。

在这个空状态中，利用时钟信号CLK和它的反相信号CLK_X指出工作没有开始，读出放大器131没有驱动能力和与结点TH和TH_X的电位互不相干。开关132短路结点TH和TH_X。

当结点TH和TH_X上的逻辑值被最终确定时，逻辑树断开控制单元133指出到开关134和135的连接。

借此，结点TH和TF2以及结点TH_X和TF_X2被短路。

这里，结点TH和TH_X上的逻辑值没有被最终确定的时间意味着结点H和H_X的电位相等、或即使它们不同，其差异也非常小所以所述逻辑值是不清楚的状态。

在这个空状态中，呈现出结点TH、TH_X、TF2和TF_X2都被所述开关短路的状态。此时结点TH和TH_X的逻辑值指出用于所述SR锁存单元120的保持模式。

从所述时钟信号CLK从逻辑“0”向逻辑“1”转换的瞬间开始到结点TH和TH_X的逻辑值被最终确定的时间的时间周期被称之为“驱动状态”。

如图14所示，在这种情况下，开关132变成截止并断开结点TH和TH_X，同时读出放大器131具有驱动能力并与结点TH和TH_X的电位相互干扰和试图使它们当中的一个变成逻辑“0”和使另一个变成逻辑“1”。

但是，结点TH和TH_X的逻辑值还没有被确定。在先前状态之后，逻辑附断开控制单元133指出开关134和135的连接并短路结点TH和TF2以及结点TH_X和TF_X2。

因此，在读出放大器131和逻辑树结点TF1和TF_X1之间发生干扰。逻辑树结点TF1和TF_X1中总有一个具有接地的路径并试图将结点TH和TH_X中的一个拉下到逻辑“0”。在接收这种干扰的基础上，已经变得相同的结点TH和TH_X的电位开始向不同的方向改变。

从在在前状态中开始改变的结点TH和TH_X的逻辑值被最终确定的瞬间开始到时钟信号CLK从逻辑“1”返回到逻辑“0”的时间的时间周期被称之为“最终确定状态”。

如图15所示，在这种情况下，读出放大器131具有驱动能力，开关132变成截止，所以，结点TH和TH_X的电位被稳定的保持。

在结点TH和TH_X的逻辑值变得清楚的情况下，逻辑树断开控制单元133指出开关134和135断开连接。

借此，开关134和135变成断开，读出放大器131和逻辑树110被电断开。由于这个原因，即使在此之后的输入信号和逻辑树110的接地路径发生变化，也不会对结点TH和TH_X产生影响。

因此，在这个状态下，即使输入信号发生了变化，结点TH和TH_X的电位也不会改变并被稳定地保持。

如上所述，只有在驱动状态下才需要输入信号相对于所述逻辑功能保持恒定。

即使输入信号在空状态下发生了变化和所述接地路径从TF2(TF1)变成了TF_X2(TF_X1)，结点TF2和TF_X2也经过开关132、134和135被短路，所以，不必考虑它。

另外，如在前面所述的，在最终确定状态中逻辑树110和读出放大器131被电断开，所以也没有影响。另外，在近以与所述逻辑树断开控制装置133指出断开的同一定时处执行向所述SR锁存单元的插入。

如在前面所述的，在所述最终确定状态中，结点TH和THX的逻辑值被稳定地保持。即使所述电路在此之后进入所述空状态，SR锁存单元120也处于保持模式，因此继续保持那个值。

因此，这保证了SR锁存单元120的输出将变成从所述时钟信号CLK的上升沿到下一个上升沿的恒定值。

在这种方式下，可以实现具有下述嵌入逻辑功能的触发器的工作，即在从所述时钟信号(同步信号)的上升沿开始的一个极短的时间周期内对输入信号取样、输出对它的逻辑评估并在所述时钟信号(同步信号)的一个周期期间内保持这个评估。

下面，参考附图16到18详细解释包括上述工作原理的读出放大器130的三个具体的例子。

注意，在下面的解释中，假设在所述空状态中结点TH和TH_X输出逻辑“0”。另外，还假设以所述逻辑树的接地没有象图10所示那样受到消除的方式使用所述读出锁存单元。

读出锁存单元的第一具体例子

图16的电路示出了根据本发明的读出锁存单元的第一具体例子。

如图16所示，这个读出锁存单元130A具有PMOS晶体管PT1301到PT1304、NMOS晶体管NT1301到NT1307、第一逻辑输入结点TF2、第二逻辑输入结点TF_X2、第一逻辑输出结点TH、第二逻辑输出结点TH_X、和时钟输入端TCLK和TCLKX。

PMOS晶体管PT1301的栅极被连接到电源电压VDD的电源线，其漏极被连接到PMOS晶体管PT1302和PT1303的源极上。

PMOS晶体管PT1302和NMOS晶体管NT1301的漏极和栅极彼此互联以构成反相器INV131。

反相器INV131的输出结点ND131由PMOS晶体管PT1302和NMOS晶体管NT1301的漏极连接点构成，而反相器INV131的输入结点ND132由它们栅极的连接点构成。

类似的，PMOS晶体管PT1303和NMOS晶体管NT1302的漏极和栅极彼此互联以构成反相器INV132。

反相器132的输出结点ND133由PMOS晶体管PT1303和NMOS晶体管NT1302的漏极连接点构成，而反相器INV132的输入结点ND134由它们的栅极连接点构成。

另外，NMOS晶体管NT1301和NT1302的源极接地。

反相器INV131的输出结点NF131被连接到反相器INV132的输入结点ND134和逻辑输出端TH，而反相器INV132的输出结点ND133被连接到反相器INV131的输入结点ND132和逻辑输出端TH_X。

读出放大器131由具有上述连接关系的PMOS晶体管PT1301到PT1303和NT1301和NT1302构成。

构成读出放大器131的反相器INV131的输入结点ND132和反相器132的输入结点ND134、换言之NMOS晶体管NT1301的栅极和NMOS晶体管NT1302的栅极经过NMOS晶体管NT1303连接。

NMOS晶体管NT1303被用做开关132。

NMOS晶体管NT1304被连接在逻辑输出结点TH和逻辑输入结点TF2之间，并且NMOS晶体管NT1305被连接在逻辑输出结点TH_X和逻辑输入结点TF_X2之间。

另外，NMOS晶体管NT1304被用做开关134，和NMOS晶体管NT1305被用做开关135。

另外，NMOS晶体管NT1306和NT1307的源极接地，而它们的漏极共同连接到NMOS晶体管NT1304和NT1305的栅极和PMOS晶体管PT1304的漏极。另外，PMOS晶体管PT1304的源极被连接到电源电压VDD的电源线上。

逻辑树断开控制装置133由PMOS晶体管PT1304和NMOS晶体管NT1306和NT1307构成。

注意，所述第一设定装置由PMOS晶体管PT1304构成，和所述第二设定装置由NMOS晶体管NT1306和NT1307构成。

另外，PMOS晶体管PT1301的栅极和被用做开关132的NMOS晶体管NT1303的栅极被连接到时钟输出端TCLKX，而PMOS晶体管1304的栅极被连接到时钟输出端TCLK。

NMOS晶体管NT1 306的栅极被连接到逻辑输出端TH和NMOS晶体管NT1 304的连接点上，而NMOS晶体管NT1307的栅极被连接到逻辑输出端TH_X和NMOS晶体管NT1305的连接点上。

在具有图16所示结构的读出锁存单元130A中，在所述空状态中，时钟信号CLK具有逻辑“0”，而反相时钟信号CLK_X具有逻辑“1”。因此，PMOS晶体管PT1301变成截止并关断到读出放大器部分131的电流，从而使读出放大器131不具有任何驱动能力。

相反，逻辑树断开控制单元133的PMOS晶体管PT1304变成导通并向结点G提供电荷。

在所述最初状态，结点TH和TH_X的逻辑电位是“0”，所以，NMOS晶体管NT1306和NT1307变成截止。

因此，所述控制结点G被初始化成逻辑“1”的电位。

这使得逻辑树断开控制单元133能够指出到用做开关134的NMOS晶体管NT1304和用做开关135的NMOS晶体管NT1305的连接。

另外，用做开关132的NMOS晶体管NT1303借助于反相时钟信号CLK_X变成导通，而用做开关134的NMOS晶体管NT1304和用做开关135的NMOS晶体管NT1305受控制结点G的电位控制并变成导通。

借此，结点TH、TH_X、TF2和TF_X2都被短路。

此时，逻辑树结点TF1和TF_X1中的一个总是具有接地的路径，因此，结点TH、TF2和TF_X2的电位被固定为完全逻辑“0”的电位。

在所述驱动状态中，时钟信号CLK变成逻辑“1”和反相时钟信号CLK_X变成逻辑“0”。

由于这个原因，PMOS晶体管PT1301变成导通，NMOS晶体管NT1303变成截止，读出放大器131具有驱动能力。

相反，PMOS晶体管NT1304变成截止，停止向控制结点G提供电荷。

但是，在所述驱动状态的最初状态中，结点TH和TH_X的电位是完全逻辑“0”，NMOS晶体管NT1306和NT1307变成截止。

由于这个原因，控制结点G上的电荷被保存下来，所述控制结点G的电位被保持在完全的逻辑“1”。查看所述逻辑的确定状态，使得逻辑树断开控制单元133能够仍然指出到用做开关134的NMOS晶体管NT1304和用做开关135的NMOS晶体管NT1305的连接。

因此，在读出放大器131和所述逻辑之间发生了干扰，借此，结点TH和TH_X开始变化。

在所述最终确定状态中，结点TH和TH_X中的一个变成逻辑“1”。这里假设它是结点TH_X。

在这种情况下，逻辑树断开控制单元133的NMOS晶体管NT1307变成导通和向结点G上泄露电荷，借此，控制结点G的电位变成完全逻辑“0”。

由于这个原因，用做开关134的NMOS晶体管NT1304和用做开关135的NMOS晶体管NT1305变成截止，所述读出放大器131和逻辑树被关断。

通过查看所述逻辑的状态，这使得所述逻辑断开控制单元133能够指出用做开关134的NMOS晶体管NT1304和用做开关135的NMOS晶体管NT1305的断开。

此后，电路进入到空状态，时钟信号CLK变成逻辑“0”，反相时钟信号CLK_X变成逻辑“1”。

借此，用做开关132的NMOS晶体管NT1303变成导通，结点TH和TH_X上的电荷平衡分布。

同时，NMOS晶体管NT1301和NT1302的栅极和漏极被短路从而等效于一个二极管。

因此，结点TH和TH_X的电位被迅速下拉到所述NMOS晶体管的阈值附近。

NMOS晶体管阈值附近的电位基本上被作为逻辑“0”处理，因此，NMOS晶体管NT1306和NT1307变成截止。

因此，PMOS晶体管PT1304将电荷提供给控制结点G，所述控制结点G的电位被再次初始化为完全逻辑“1”。

在接收这个电位电基础上，用做开关134的NMOS晶体管NT1304和用做开关135的NMOS晶体管NT1305变成导通，读出放大器131和所述逻辑树被再次连接。

存在于结点TH和TH_X上并设置在NMOS晶体管阈值附近的电位的电荷经过所述逻辑树110被下拉到地。

在这种方式下，结点TH、TH_X、TF2和TF_X2的电位被再次固定为完全逻辑“0”的电位。

读出锁存单元的第二具体例子

图17的电路示出了根据本发明读出锁存单元的第二个具体的例子。

这个读出锁存单元130B与图16所示读出锁存单元130A的区别在于NMOS晶体管NT1308被连接在用做所述逻辑树断开控制单元中NMOS晶体管NT1306和NT1307的源极连接点的中间结点MG和地之间，这个NMOS晶体管NT1308的栅极被连接到时钟输入端TCLK上。

基本工作原理与图16所示第一个具体的例子相同，这里不再赘述。

由于添加了NMOS晶体管NT1308而引起的稍微不同是从最终确定状态到空状态的转换处理。

在这个转换步骤中，PMOS晶体管PT1304的导通和NMOS晶体管NT1306和NT1307的截止不同时发生。

为了使NMOS晶体管NT1306和NT1307截止，利用所述NMOS二极管在结点TH和TH_X上平衡分布电荷和流出电荷的步骤变成需要。

由于这个原因，在图16所示的第一具体的例子中，存在一个瞬间，在这个瞬间处，在PMOS晶体管PT1304导通之后整个电流流经NMOS晶体管NT1306或NT1307。

与此相反，在图17所示的第二具体的例子中，不产生上述流通电流。

这是因为与PMOS晶体管PT1304导通的同时，NMOS晶体管NT1308与同一个时钟信号CLK同步地变成截止。

读出锁存单元的第三具体例子

图18的电路示出了根据本发明读出锁存单元的第三具体的例子。

这个读出锁存单元130C与图16和图17所示读出锁存单元130A和130B的区别在于所述逻辑树断开控制单元具有一个静态或非逻辑电路结构并以此取代了所述动态或非逻辑电路结构。

具体地说，电源电压V_DD的电源线和所述控制结点G由两个串联连接的PMOS晶体管PT1305和PT1306连接以取代所述予充电使用PMOS晶体管PT1304，PMOS晶体管PT1305的栅极被连接到逻辑输出结点TH,PMOS晶体管PT1306的栅极被连接到逻辑输出结点TH_X，所述逻辑树断开控制电路由静态或非电路S-NOR构成。

在这个读出锁存单元130C中，根据观察结点TH和TH_X电位的时钟信号(同步信号)CLK确定开关结点G的电位和控制所述逻辑树的断开。

即，在空状态中，结点TH和TH_X都具有逻辑“0”，因此，控制结点G被设定为逻辑“1”。在所述驱动状态中，在结点TH或TH_X中的一个变成逻辑“1”的时间点处，控制结点G被设置为逻辑“0”。

由于PMOS晶体管PT1305和PT1306被串联连接，所以没有电流流动，直到结点TH和TH_X都返回到逻辑“0”并不产生流通电流为止，

另外，当前第三具体例子相对于第一和第二具体例子的优点在于所述逻辑树断开控制单元不需要时钟信号(同步信号)CLK，所以，可以减少附加的时钟信号(同步信号)CLK。

下面将通过模拟来解释根据本发明的静态CMOS逻辑电路和一个逻辑电路具体特性比较的结果。

在静态CMOS逻辑电路中的误动作是所述传统例子中存在的问题。使用此时用做例子的逻辑功能和输入信号图案(在其中所述定时附近处A、B、C和D改变的那些信号图案)执行SPICE模拟。

图19示出了图4所示传统CMOS逻辑电路和根据本发明的逻辑电路的电流波形。

在图19中，横坐标表示时间，纵坐标表示电流和电压。

另外，在图19中，由实线指出的特性曲线是本发明电路的电流波形，而由虚线指出的特性曲线是传统电路的电流波形。

从图19可以清楚地看出，在所述静态CMOS逻辑电路中，每当输入信号发生变化时所述逻辑电路都要工作，因此耗费了电流。

与此相反，很明显，与传统的电路比较，本发明的电路减少了功耗。

下面将比较所述静态CMOS逻辑电路和本发明逻辑电路的延时特性。

图20示出了所述静态CMOS逻辑电路的工作延时特性，图21示出了根据本发明逻辑电路的工作延时特性。

在图20和21中，横坐标表示时间，纵坐标表示电压。

这研究了与输入信号C和时钟信号(同步信号)CLK相关的设置时间、与输入信号A和时钟信号(同步信号)CLK相关的保持时间和与输出Q和时钟信号(同步信号)CLK(到Q的时钟：简称Tcq)相关的延时。

与普通触发器不同，所述逻辑功能的所有输入信号都具有以时钟信号CLK为基础的设置时间和保持时间。最重要的信号是最快传输给逻辑功能输出F的信号和最慢传输的信号。

在图4所示的传统电路中，如能够从图20看到的，最快的传输信号是“A”最慢的传输信号是“C”。

有三种与所述触发器延时特性相关的测量值：设置时间、保持时间和上述的Tcq。这些测量值都使用作为基准的时钟信号(同步信号)CLK。

在使用其它触发器实现本发明的逻辑电路和所述逻辑电路时，从原理上讲，相对时钟信号(同步信号)的同步定时是不同的。由于这个原因出现了所述设置时间和保持时间变成负的情况。这对于进行比较是不合适的。因此，为了进行比较，最好将所述设置时间和保持时间的和规定为所述取样时间(在图中是Sample)和将设置时间和Tcq的和设置为所述延迟时间(在图中是FFDelay)。

所述“取样时间”仅仅意味着对不允许输入信号变化的输入信号取样。

所述”延迟时间”意味着由所述触发器和所述逻辑功能在一个周期中消耗的时间。在这两个时间中，时间越短，性能越好。

当在上述基础上比较传统CMOS逻辑电路和本发明电路的延时特性时，在图20所示的传统电路中取样时间变成427ps，而在图21所示本发明电路中取样时间变成711ps。

就这两个时间而言，本发明电路比较优良。

因此，根据本发明的逻辑电路，本发明的第一目的、即通过良好运用所述动态逻辑电路的特性以消除误动作从而减少功耗和实现高速工作被实现了。

另外，本发明的第二目的是删除用于产生具有与PDN-F/F逻辑电路一样短宽度脉冲的机构并通过利用CAD自动进行布局和布线便于设计。

如上面已经描述的，在本发明中使用了读出锁存单元130和NMOS双干线型逻辑树部分110。

利用这两个机构，可以自动检测所述逻辑的最终确定和阻塞输入信号。从原理上讲，不需要脉冲发生器。

因此实现了所述第二目的。

下面讲描述本发明电路相对于作为第三具体例子而解释的SA-F/F逻辑电路的优点。

所述SA-F/F逻辑电路的问题在于最终确定所述逻辑结构所需的时间基本取决于所述逻辑树的高度和在该逻辑树中MOS晶体管的尺寸。

由于逻辑树的高度表示所述逻辑功能输入信号的数量，所以逻辑功能越复杂，最终确定所述逻辑的时间就越长。

在复杂逻辑功能的情况下，可以将所述晶体管的栅极宽度设置的较大，并使其传导阻抗较小以缩短逻辑定义时间。但是，那时逻辑树的尺寸将变得较大。

用于最终确定所述逻辑的时间直接出现在Tcq中。

因此，研究了所述Tcq相对于逻辑树高度的变化和Tcq相对于逻辑树中NMOS尺寸的变化。

图22示出了在SA-F/F逻辑电路和本发明逻辑电路中所述Tcq相对于逻辑树高度的特性，而图23示出了在SA-F/F逻辑电路和本发明逻辑电路中所述Tcq相对于逻辑树NMOS尺寸的特性。

在图22中，横坐标表示所述逻辑树的高度，纵坐标表示所述Tcq，在图23中，横坐标表示逻辑树NMOS的尺寸，纵坐标表示所述Tcq的波动速率。

另外，在图中，黑色标记指出SA-F/F逻辑电路的特性，而白色标记指出本发明电路的特性。

从图22可以清楚地看出，本发明电路Tcq对逻辑树高度的依赖程度要小。当所述逻辑树变得更高时，本发明的电路则以更高的速度工作。

另外，图23特别示出了当逻辑树中NMOS晶体管的尺寸Wn在0.64μm到0.361μm变化时所述Tcq的波动速率。此时逻辑树的高度是5。

从该可以明显看出，本发明电路对尺寸Wn的依赖程度较小。不仅是这一点，并且还有下述趋势，即尺寸Wn越小，速度越高。

在SA-F/F逻辑电路中，读出放大器中结点和逻辑树结点的电位从逻辑“1”电位或接近于它的电位开始并被下拉到完全逻辑“0”的电位。

相反，在本发明的电路中，它们从逻辑“0”电位或接近于它的电位开始并被提升到逻辑“1”的电位。

所述电位经过逻辑树被下拉，因此，SA-F/F逻辑电路本能地依赖于所述逻辑树的高度或Wn。

但是，逻辑树的高度与提升所述电位无关。尺寸Wn越小，逻辑树拥有的电容分量越少，因此，较小的Wn尺寸对于提升所述电压来讲更具有优点。

因此，当实现复杂逻辑电路时本发明电路相对于SA-F/F逻辑电路的优点是明显的。本发明的第三个目的、即即使是在实现具有多个输入信号的复杂逻辑功能的情况下也能够实现高速工作被实现了。

另外，本发明的第四目的是实现能够抗电路常数和耦合噪声变化并能够比DCSL电路更加稳定的工作。

引起DCSL电路对不正确电位波动敏感的原因之一是施加给包括执行逻辑树和读出放大器连接和断开的NMOS晶体管栅极的电压很低，即大约是所述NMOS晶体管的阈值。

由于这些NMOS晶体管没有充分地变成导通，所以，传导阻抗很高，从而使由于所述电路常数和耦合噪声的变化所引起的不正确电位波动不能被吸收掉。

在根据本发明的逻辑电路中，逻辑树110和读出放大器131的连接和断开是由在读出锁存单元130中的控制结点G执行的。

在控制结点G中，电荷由PMOS晶体管提供，并给处完全逻辑“0”的电位。由于这个原因，用做开关134和135的NMOS晶体管NT1304和NT1305变成充分导通，并具有较小的传导阻抗和能够容易地吸收不正确的电位波动。

另外，另外一个原因是可以认为被加到用做所述开关的NMOS晶体管栅极的电位是不同的结点。

即，在图9所示的电路中，结点TH X被连接到NMOS晶体管NT43的栅极，而结点TH被连接到NMOS晶体管NT44的栅极。

当所述读出放大器处于驱动状态(CLK_X=0)时，结点TH和TH_X被断开和不变成相同的电位。结点TH和TH_X之间的电位差立即被所述读出放大器放大，所述逻辑树和读出放大器被断开。

因此，在结点TH和TH_X之间产生的不正确电位被放大和并最终被确定为是一个错误的逻辑值。

与此相反，在本发明的读出锁存电路130中，用做开关134和135的NMOS晶体管NT1304和1305的导通和截止是由公共控制结点G控制的。

即使在结点TH和TH_X处发生不正确的电位波动，只要所述电位没有变的高得足以被识别为逻辑“1”，控制结点G的电位将被保留在逻辑“1”，读出放大器131和逻辑树110不会断开。

在这个时间周期内，在逻辑树110接地路径和读出放大器131之间发生干扰，逻辑树110吸收所述不正确的电位波动，从而使读出放大器被导引到正确的逻辑值。

图24示出了一个处理，通过该处理，根据本发明的读出锁存单元吸收所述不正确的电位波动并最终设置正确的逻辑值。

在图24中，横坐标表示时间，纵坐标表示电压。

图24具体地示出了在所述处理中给出降低结点TH电位的噪声的情况，通过这个处理，结点TH被最终确定为原来的逻辑“1”。

在图24中，存在一个时间周期，在这个时间周期内，由于在驱动状态开始处的噪声影响而使结点TH的电位低于结点TH_X的电位。

但是，这种情况随后被复原且结点TH的电位变得高于结点TH_X的电位，和被最终确定为逻辑“1”。在所述DCSL电路中，这种工作是不可能的。

因此，实现了第四个目的。

另外，在根据本发明的逻辑电路中，在所述空状态中，读出放大器和逻辑树被连接，读出放大器中的所有结点和逻辑树的所有结点都被短路并被初始化为相同的电位。

因此，根据本发明的逻辑电路，具有能够避免由于所述逻辑树中寄生电容的不平衡而引起故障的优点。

如上面解释的，由于第一实施例提供了一种具有NMOS双干线型逻辑树110和SR锁存单元120的结构，并且，在所述双干线型逻辑树110中，当给出所述逻辑功能的输入信号时，逻辑树末端TF和TF_X中的一个总是具有接地的路径和另一个总是变成高阻抗状态，和所述SR锁存单元120在它的置位(S)端接收来自读出锁存单元130的输出结点TH的逻辑输出H并在它的复位(R)端接收来自读出锁存单元130的输出结点TH_X的逻辑输出H_X，保持所述读出锁存单元130的逻辑输出，从Q输出端输出所述数据，和所述读出锁存单元130具有通过驱动控制工作的读出放大器131、利用这个驱动控制短路用于逻辑输出H和H_X的结点TH和TH_X的开关132、逻辑树断开控制单元133、由逻辑树断开控制单元133控制并短路用于所述逻辑输入的结点TH和结点TF2以及用于所述逻辑输入的结点TH_X和结点TF_X的开关134和135，其中，在读出锁存单元130中，在同步信号(CLK)具有逻辑“0”的空状态中，读出放大器131不具有驱动能力，开关132、134和135变成导通，呈现出读出锁存器的所有内部结点TH和TH_X以及逻辑树结点TF和TF_X都被短路的状态，其中，在同步信号(CLK)从逻辑“0”向逻辑“1”转变之后立即开始的驱动状态中，所述读出放大器具有驱动能力，呈现出开关134和135如原来一样地导通、开关132变成截止、结点TH和TF被短路从而使这两个结点被释放的状态，和其中，在最终确定所述逻辑值后开始的同步信号(CLK)具有逻辑“1”的时间周期内，读出放大器131具有驱动能力，呈现出开关132、134和135变成截止和结点TH、TH_X、TF和TF_X都被断开的状态，所以具有下述效果：

第一，在静态CMOS逻辑电路中发生的误动作被消除从而减少了功耗，并且通过良好地使用动态逻辑电路的特性能够实现高速工作。

第二，可以便于通过利用CAD进行自动布局和布线消除和设计用于产生具有短于诸如SA-F/F逻辑电路脉冲的机构。

第三，工作速度对逻辑树的高度和逻辑树中MOS栅极宽度的依赖性小于所述SA-F/F逻辑电路，和即使是在实现具有多个输入信号的复杂逻辑功能的情况下也能高速工作。

第四，可以实现比DCSL电路更加能够抗电路常数和耦合噪声变化的工作和更高的稳定性。

第二实施例

图25的框图示出了根据本发明逻辑电路的第二实施例，图26的电路示出了图25所示NMOS双干线型逻辑树部分和SR锁存单元的具体例子。

第二实施例与第一实施例的区别在于添加了一个用于与同步信号(时钟信号)同步地控制NMOS双干线型逻辑树接地的NMOS晶体管NT101。

在所述触发器工作的初始状态，这个NMOS晶体管NT101变成截止。

注意，图26所示NMOS双干线型逻辑树和SR锁存单元的具体结构类似于图11所示电路，因此，关于它们的详细解释在这里略去。

根据第二实施例，当时钟信号(同步信号)CLK具有逻辑“1”时，NMOS晶体管NT101变成导通。

由于这个原因，在时钟信号(同步信号)CIK变成逻辑“1”的状态中、即在最终确定状态中，它的工作与以图10为基础的结构、即图11所示结构的工作相同。

差别在于在其中时钟信号(同步信号)CLK变成逻辑“0”的空状态中的工作。

当时钟信(同步信号)CLK具有逻辑“0”时，与输入信号A、B、C、D逻辑值的组合无关，无论是在逻辑树结点TF还是在TF_X当中都没有接地路径。

在第一实施例中，所解释的情况是在空状态中利用具有接地路径的逻辑树将结点TH、TH_X、TF和TF_X的电位固定为完全逻辑“0”电位。但是，在图25和26所示结构的情况下不会呈现这种状态。

即使是逻辑树110没有接地的路径，也可以使所述读出锁存单元130本身具有将结点TH和TH_X的电位下拉到NMOS晶体管阈值附近和导通连接所述逻辑树110和读出放大器131的用做开关134的NMOS晶体管NT1304和用做开关135的NMOS晶体管NT1305的功能。

当这些开关134和135变成导通和结点TH和TH_X被短路到结点TF和TF_X时，在逻辑树中存在于结点TH和TH_X上并将其电位设置在所述NMOS晶体管阈值附近的电荷根据其电容量被平衡分布。

作为平衡分布的结果，结点TH、TH_X、TF和TF_X的电位变得略小于所述NMOS晶体管的阈值，但略大于完全逻辑“0”的电位。

即，在图25和26所示结构的情况下，在所述空状态(空相位)中不从结点TH和TH_X输出完全逻辑“0”电位。

略小于NMOS晶体管阈值但略大于完全逻辑“0”电位的电位被输出。这些电位具有的值低得足以表示逻辑“0”，因此，在工作原理上没有矛盾。

第二实施例相对于第一实施例的优点在于功耗的减少和速度的增加。

在第一实施例中，在所述空状态中，读出锁存单元130和逻辑树110中的所有电荷都被破坏。

与此相反，在第二实施例中，在驱动状态中提供的部分电荷被保存起来并在下一个驱动状态中重新使用。由于这个原因，功耗可以被减少得更多。

另外，在所述驱动状态中，结点TH和TH_X的电位从接近NMOS晶体管阈值的电位开始上升，因此，最终确定所述逻辑需要的时间变得短于图10所示所述电位从完全逻辑“0”开始上升的结构所需的时间。

第三实施例

图27的框图示出了根据本发明逻辑电路的第三实施例，图28的电路示出了图27所述NMOS双干线型逻辑树部分和SR锁存单元的具体例子。

第三实施例与第二实施例的区别在于与所述NMOS晶体管NT101并联连接了一个用于控制所述NMOS双干线型逻辑树与一个不同于所述时钟信号(同步信号)的控制信号SLEEP同步接地NMOS的晶体管NT102。

注意，图28所示NMOS双干线型逻辑树部分和SR锁存单元的具体结构与图11所示的电路结构类似，因此，这里省略对它们的详细解释。

根据第三实施例，当控制信号SLEEP具有逻辑“0”时，NMOS晶体管NT102截止。此时的工作与根据第二实施例的图26所示相同。

相反，在控制信号SLEEP变成逻辑“1”的时间期间内，不考虑所述时钟信号(同步信号)CLK，在逻辑树110中具有可靠的接地路径。

即，此时电荷没有被保存或重新使用。

在控制信号SLFEP被最终被设置为逻辑“1”的空状态中，结点TH和TH_X变成完全逻辑“0”。

当时钟信号(同步信号)CLK停止在逻辑“0”时，需要使所述控制信号SLEEP变成逻辑“1”。

当前，为了减小功耗，停止向不工作的电路块提供时钟的方法已经变得很普通了。

被停止的时钟变成恒定的逻辑“0”或逻辑“1”。至于变成哪一个恒定值则取决于设计，但是，一旦设计完毕，所述时钟就总是停止在相同的逻辑值处。

根据第二实施例的图25和26所示结构的问题是所述时钟信号(同步信号)CLK停止在逻辑“0”的情况。

此时，由于空状态，结点TH和TH_X的电位变得略小于所述NMOS晶体管的阈值。

SR锁存单元120将其作为逻辑“0”予以接收并工作于保持模式。这不存在逻辑问题。

但是，在截止时的漏电流量成为了问题。

此时具有在SR锁存单元120中它们栅极处的结点TH和TH_X的NMOS处于截止状态。通常，所述MOS有电流流过，尽管这个电流量截止状态下非常小。这个电流被称之为漏电流。

所述漏电流的量值是由所述栅极电位的指数函数确定的。因此，在所述结点TH和TH X的电位是完全逻辑0V的情况和它们接近所述NMOS晶体管的阈值的情况之间的漏电流量值中，存在大约一个数量级到两个数量级的差异，尽管它们的绝对值很小。由于这个原因，当由于时钟停止而导致长时间的空状态时，其功耗也小于用于重新使用的电荷被丢弃和结点TH和TH_X的电位下降到完全逻辑“0”电位的情况。

图27和28所示根据本发明第三实施例的结构恰恰被用于实现这个功能。

如上所述，当时钟信号(同步信号)被停止在逻辑“0”时，在根据第二实施例的图25所示的结构中所述漏电流变得很大。

与此相反，在图27所示根据第三实施例的结构中，通过将控制信号SLEEP设置为逻辑“1”，空状态下结点TH和TH_X的电位可以下降到完全逻辑“0”。由于这个原因，所述漏电流可以变得很小。

图29示出了在SLEEP模式工作时内部结点TH和TH_X的电位波形以及漏电流值的模拟结果。

在图29中，横坐标表示时间，纵坐标表示电压。

在当前的模拟中，使用图27所示的电路，时钟信号(同步信号)CLK的脉冲被给出，执行用于最终确定所述逻辑的工作，和时钟信号CLK停止在逻辑“0”。

此时，控制信号SLEEP仍然处于辑辑“0”。因此，结点TH和TH_X不具有完全逻辑“0”的电位。

在所示周期内漏电流是557.3nA。

然后，当控制信号SLEEP被设置为逻辑“1”时，结点TH和TH_X的电位迅速下降到0V。在所示周期内的漏电流是24.6nA。

在这种方式下，SLEEP控制的影响很大。

概括如上所述本发明的效果，根据本发明，在静态CMOS逻辑电路中发生的误动作可以被消除从而减少了功耗并通过良好使用动态逻辑电路的特性可以实现高速工作。

另外，根据本发明，可以消除用于产生具有短于诸如PDN-F/F逻辑电路脉冲的机构并便于使用CAD自动布局和布线进行设计。

另外，根据本发明，工作速度对于逻辑树的高度和所述逻辑树中MOS的栅极宽度的依赖程度要小于SA-F/F逻辑电路，即使是在实现具有很多输入信号的复杂逻辑功能的情况下也能够实现高速工作。

另外，根据本发明，实现了能够承受电路常数和耦合噪声变化的工作并且稳定性要高于DCSL逻辑电路。

另外，根据本发明，通过提供所述SLEEP模式使用开关和当同步信号具有逻辑“0”以及在所述逻辑树的两个干线中持续建立所述接地路径时强迫将所述逻辑树中的内部结点固定到完全逻辑“0”电位，可以减小所述漏电流。

在已经结合为说明目的而选择的特殊实施例对本发明进行了描述的同时，很明显，本专业技术领域内的普通技术人员可以在不脱离本发明基本概念和精神的前提下作出很多修改。

Claims

1．一种用于与一个同步信号同步输出逻辑功能评估结果的逻辑电路，包括：

一个用于形成一个路径并实现所希望逻辑功能的双干线型逻辑树，其中，只有一个干线能够根据输入信号经过所述路径到达一个基准电位；

一个读出锁存单元，具有；

用于接收所述双干线型连接到第一逻辑输出和第二逻辑输出的第一逻辑输入结点和第二逻辑输入结点；

第一逻辑输出结点；

第二逻辑输出结点；

一个读出放大器，该读出放大器在接收指出驱动的所述同步信号的基础上工作并根据由输入给所述第一逻辑输出结点和第二逻辑输出结点的第一逻辑输入和第二逻辑输入所拥有的传导阻抗差将所述第一逻辑输出和第二逻辑输出的逻辑电位最终设置为不同的第一电平和第二电平；

第一转换装置，用于当接收一个指出空状态的同步信号时短路第一逻辑输出结点和第二逻辑输出结点；

第二转换装置，用于根据一个控制端的电位点连接或断开所述第一逻辑输入结点和第一逻辑输出结点；

第三转换装置，用于根据所述控制端的电位点连接或断开所述第二逻辑输入结点和第二逻辑输出结点；

和一个逻辑树断开控制装置，具有：

第一设定装置，用于将连接到所述第二转换装置和第三转换装置的控制端上的控制结点的电位设置为至少在包括其中在读出放大器中还没有最终确定所述逻辑的空状态的状态中在被连接有所述第二和第三转换装置的两个端之间进行连接的电位；和

第二设定装置，用于根据一个控制端的电位电连接或断开所述第一逻辑输入结点和第一逻辑输出结点；

第三转换装置，用于根据所述控制端的电位电连接或断开所述第二逻辑输入结点和第二逻辑输出结点；和

一个逻辑树断开控制装置，具有：

第一设定装置，用于在包括其中在所述读出放大器中还没有最终确定所述逻辑的空状态的状态处将连接到所述第二转换装置和第三转换装置控制端上的控制结点的电位设置为至少能够使连接有所述第二转换装置和第三转换装置的两个端之间进行连接的电位，和

第二设定装置，用于在其中在所述读出放大器中已经最终确定所述逻辑的一个状态处根据所述第一逻辑输出结点或第二逻辑输出结点将所述控制结点的电位设置为至少能够在被连接有所述第二转换装置和第三转换装置的两个端之间断开的电位；和

置位和复位锁存单元，用于在它的置位端接收所述读出锁存单元的第一逻辑输出，在它的复位端接收所述读出锁存单元的第二逻辑输出，并保持所述读出锁存单元的逻辑输出长达所述同步信号一个周期的时间周期。

2．根据权利要求1所述的逻辑电路，其特征是所述读出锁存单元的读出放大器具有第一反相器和第二反相器，所述第一反相器的输出与所述第二反相器的输入互联，其连接点被连接到所述第一逻辑输出结点，第一反相器的输入与第二反相器的输出互联，其连接点被连接到所述第二逻辑输出结点，和

其中，所述第一转换装置被连接在第一反相器的输入和第二反相器的输入之间。

3．根据权利要求1所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第四转换装置，和

其中，所述逻辑树断开控制装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于一个第一电平时变成导通的第五转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第六转换装置。

4．根据权利要求2所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第四转换装置，和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第五转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第六转换装置。

5．根据权利要求1所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第四转换装置，和

其中，所述逻辑树断开控制装置的第二设定装置包括在中间结点和控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第五转换装置，和连接中间结点和控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第六转换装置，和连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和一个中间结点之间、当第四转换装置导通时保持在非导通状态、当第四转换装置保持在非导通状态时变成导通的第七转换装置。

6．根据权利要求2所述的逻辑电路，其特征是所述连接到断开控制装置第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出空状态的同步信号的基础上变成导通的第四转换装置，和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第一—逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第五转换装置，连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第六转换装置，连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述中间结点之间、当第四转换装置导通时保持在非导通状态、当第四转换装置保持在非导通状态时变成导通的第七转换装置。

7．根据权利要求1所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和一个控制结点之间并在所述空状态中在所述空制端接收第一逻辑输出结点的电位和第二逻辑输出结点的电位的基础上变成导通的第四转换装置和第五转换装置，和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位之间、具有连接到所述第一逻辑输出结点的控制端和当所述第—逻辑输出电位处于所述第一电平时变成导通的第六转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置。

8．根据权利要求2所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和一个控制结点之间并在空状态中在其控制端接收所述第一逻辑输出结点电位和第二逻辑输出结点电位的基础上变成导通的第四转换装置和第五转换装置，和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第六转换装置，和连接第二电源电位和控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置。

9．一种用于与一个同步信号同步输出逻辑功能评估结果的逻辑电路，包括：

形成一个路径并实现所希望功能的双干线型逻辑树，其中只有一个干线能够根据输入信号经过所述路径到达所述基准电位：

一个读出锁存单元，具有：

用于接收所述双干线型逻辑树第—逻辑输出和第二逻辑输出的第一逻辑输入结点和第二逻辑输入结点；

第—逻辑输出结点：

第二逻辑输出结点；

一个读出放大器，该读出放大器在接收指出驱动的同步信号的基础上工作，并根据由输入给所述第一逻辑输入结点和第二逻辑输入结点的第一逻辑输入和第二逻辑输入拥有的传导阻抗差最终将所述第一逻辑输出和第二逻辑输出的逻辑电位设置为不同的第一电平和第二电平；

第一转换装置，用于当接收指出一个空状态的同步信号时短路第一逻辑输出结点和第二逻辑输出结点；

第二转换装置，用于根据所述控制端的电位电连接或断开所述第一逻辑输入结点和第一逻辑输出结点；

一个逻辑树断开控制装置，具有

第一设定装置，用于在包括其中在所述读出放大器中还没有最终确定所述逻辑的空状态的一个状态处将连接到所述第二转换装置和第三转换装置的控制端上的控制结点的电位设置为至少能够在被连接有所述第二和第三转换装置的两个端之间进行连接的电位；和

第二设定装置，用于在在所述读出放大器中已经最终确定所述逻辑的状态处根据所述第一逻辑输出结点或所述第二逻辑输出结点将所述控制结点的电位设置为至少能够在被连接有所述第二和第三转换装置的两个端之间执行断开的电位；

置位和复位锁存单元，用于在其置位端接收所述读出锁存单元的第一逻辑输出，在其复位端接收所述读出锁存单元的第二逻辑输出，并将所述读出锁存单元的输出保持所述同步信号一个周期的时间周期；和

第四转换装置，用于在所述空状态中电断开到所述双干线型逻辑树基准电位和所述基准电位的路径并在所述空状态以外的时间处连接它们。

10．根据权利要求9所述的逻辑电路，其特征是所述读出锁存单元的读出放大器具有反相器和第二反相器，第一反相器的输出与第二反相器的输入相连，其连接点被连接到所述第一逻辑输出结点，第一反相器的输入与第二反相器的输出相连，其连接点被连接到所述第二逻辑输出结点；和

11．根据权利要求9所述的逻辑电路，其特征是所述逻辑树断开装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的—个同步信号的基础上变成导通的第五转换装置；和

所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第六转换装置，和连接在第二电源电电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第一七转换装置。

12．根据权利要求10所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第五转换装置：和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平能够时变成导通的第六转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述所述逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置。

13．根据权利要求9所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第五转换装置：和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第—逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一输出电平时变成导通的第六转换装置，连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置，和连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述中间结点之间、当所述第五转换装置导通时保持在非导通状态和当所述第五转换装置保持在非导通状态时变成导通的第八转换装置。

14．根据权利要求10所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第五转换装置；和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第六转换装置，连接在所述中间结点和控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第七转换装置，和连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述中间结点之间、当所述第五转换装置导通时保持在非导通状态和当所述第五转换装置保持在非导通状态时变成导通的第八转换装置。

15．根据权利要求9所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在所述空状态中在它们控制端接收所述第一逻辑输出电位和第二逻辑输出电位的基础上变成导通的第五转换装置和第六转换装置；和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置。

16．根据权利要求10所述的逻辑电路，其特征是所述逻辑树的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在所述空状态中在它们控制端接收所述第一逻辑输出结点电位的基础上变成导通的第五转换装置和第六转换装置，和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置；和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置。

17．—种用于与一个同步信号同步输出逻辑功能评估结果的逻辑电路，包括：

用于形成—个路径并实现所希望逻辑功能的双干线型逻辑树，其中只有—个干线能够根据输入信号到达所述基准电位；

读出锁存单元，具有

用于接收所述双干线型逻辑树第—输出和第二输出的第—逻辑输入结点和第二逻辑输入结点；

第—逻辑输出结点；

第二逻辑输出结点；—个读出放大器，在接收指出驱动的—个同步信号的基础上工作，并根据被输入给所述第—逻辑输入结点和第二逻辑输入结点的第一逻辑输入和第二逻辑输入所拥有的传导阻抗差将所述第—逻辑输出和第二逻辑输出的电位设置为不同的第一电平和第二电平；

第一转换装置，用于当接收指出空状态的一个同步信号时短路第一逻辑输出结点和第二逻辑输出结点，

第三转换装置，用于根据所述控制的的电位电连接或断开第二逻辑输入结点和第二逻辑输出结点：和

一个逻辑树断开控制装置，具有

第一设定装置，用于在包括其中在所述读出放大器中没有最终确定所述逻辑的空状态的状态中将与第二转换装置和第三转换装置的控制端相连的控制结点的电位设置为至少能够使与所述第二和第三转换装置相连的两个端相连接的电位：

第二设定装置，用于在其中在所述读出放大器中已经最终确定所述逻辑的—个状态处根据所述第—逻辑输出结点或第二逻辑输出结点将所述控制结点的电位设置为至少能够使连接有所述第二转换装置和第三转换装置的两个端之间断开的电位：和

置位和复位锁存单元，用于在其置位端接收所述读出锁存单元的第一逻辑输出、在其复位端接收所述读出锁存单元的第二逻辑输出，并将所述读出锁存单元的逻辑输出保持同步信号一个周期的时间周期；

第四转换装置，用于在空状态中电断开到所述双干线型逻辑树的基准电位和所述基准电位的路径并在除空状态以外的状态中连接它们；和

第五转换装置，用于强迫连接到达所述双干线型逻辑树基准电位和所述基准电位的路径一个时间周期，在该时间周期内在空状态中利用第四转换装置当同步信号在指出所述空状态的同时停止时断开到达所述双干线型逻辑树基准电位和所述基准电位的路径。

18．根据权利要求17所述的逻辑电路，其特征是所述读出锁存单元的读出放大器具有第一反相器和第二反相器，第一反相器的输出与第二反相器的输入互联，其连接点被连接到所述第一逻辑输出结点，第一反相器的输入与第二反相器的输出互联，其连接点被连接到所述第二逻辑输出结点，和

19．根据权利要求17所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第六转换装置；和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置。

20．根据权利要求18所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第六转换装置；和

21．根据权利要求17所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连按状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第六转换装置；和

其中所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置，连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置，连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所处中间结点之间、当所述第六转换装置导通时保持在非导通状态和当所述第六转换装置保持在非导通状态时变成导通的第九转换装置。

22．根据权利要求18所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在其控制端接收指出所述空状态的同步信号的基础上变成导通的第六转换装置；和其中所述逻辑树断开控制装置的第二设定装置包括连接在一个中间结点和所述控制结点之间、具有连接到第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第七转换装置，连接在所述中间结点和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第八转换装置，连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所处中间结点之间、当所述第六转换装置导通时保持在非导通状态和当所述第六转换装置保持在非导通状态时变成导通的第九转换装置。

23．根据权利要求1 7所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在所述空状态中在它们控制端接收所述第一逻辑输出结点的电位和所述第二逻辑输出结点的电位的基础上变成导通的第六转换装置和第七转换装置；和

其中，所述逻辑树断开控制装置的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第八转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第九转换装置。

24．根据权利要求18所述的逻辑电路，其特征是所述逻辑树断开控制装置的第一设定装置包括串联连接在能够将所述第二转换装置和第三转换装置引入到连接状态的第一电源电位和所述控制结点之间并在所述空状态中在它们的控制端接收所述第一逻辑输出结点的电位和所述第二逻辑输出结点的电位的基础上变成导通的第六转换装置和第七转换装置，和

所述逻辑树断开控制的第二设定装置包括连接在能够将所述第二转换装置和第三转换装置引入到断开状态的第二电源电位和所述控制结点之间、具有连接到所述第一逻辑输出结点的控制端和当所述第一逻辑输出电位处于所述第一电平时变成导通的第八转换装置，和连接在所述第二电源电位和所述控制结点之间、具有连接到所述第二逻辑输出结点的控制端和当所述第二逻辑输出电位处于所述第一电平时变成导通的第九转换装置。