CN1992523A

CN1992523A - 开关电路和二极管

Info

Publication number: CN1992523A
Application number: CNA2006101682554A
Authority: CN
Inventors: 小野贵史
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Seeter Technology Co
Priority date: 2005-12-28
Filing date: 2006-12-28
Publication date: 2007-07-04
Anticipated expiration: 2026-12-28
Also published as: JP2007181084A; US7692473B2; CN1992523B; US20070146953A1; JP4938307B2

Abstract

在能够双向导电的传统开关电路中，在具有开关功能的晶体管中所包括的寄生晶闸管中存在发生闩锁效应的问题。因此，本发明的一个目的在于提供一种能够双向导电并且同时抑制由于寄生晶闸管的闩锁效应的发生的开关电路。本发明提供一种包括与具有开关功能的各MOS晶体管和在MOS晶体管的源极和漏极出现的寄生二极管并联连接的二极管的开关电路。

Description

开关电路和二极管

本申请基于日本公开的申请号为No.2005-379474的专利申请，在此结合其全部内容作为参考。

技术领域

本发明涉及一种具有控制由于寄生元件的闩锁效应的能力的开关电路。

背景技术

公开号为No.2003-224244、2000-224298、和2004-350127的日本专利申请各公开了一种传统开关电路，其中可以具有双向导电性。

公开号为No.2003-163589的日本专利申请公开了一种半导体器件，其中在同一芯片上提供了晶体管和肖特基势垒二极管。在肖特基势垒二极管中，晶体管的漏极连接到阴极，并且晶体管的源极连接到阳极。通过提供该具有肖特基势垒二极管的半导体器件，抑制在晶体管的漏扩散层和N阱区域之间的PN结表面中出现少数载流子，从而可能防止在半导体器件形成的衬底上出现的寄生晶体管的运行。

然而，公开号为No.2003-224244、2000-224298、和2004-350127的日本专利申请公开的用于配置开关电路的晶体管具有在作为漏极或源极的各扩散层和其中形成有这些扩散层的阱区域之间的PN结表面，并且当正向偏压施加给这些PN结表面，少数载流子注入发生。当少数载流子注入发生，由于形成开关电路的衬底上的寄生晶闸管的存在，将有发生闩锁效应的危险。

同时，公开号为No.2003-163589的日本专利申请公开了一种半导体器件，其可以通过减轻在漏端PN结表面发生的正向偏流抑制少数载流子的发生，但是当源极和漏极之间电流的方向反转时，不可能抑制在源端PN结表面发生的少数载流子。

为了解决这些问题，本发明的一个目的在于提供一种开关电路，二极管和晶体管，其中可以为双向导电性，并且所述开关电路、二极管和晶体管具有控制由于寄生元件引起的闩锁效应的发生能力。

发明内容

为了达到以上目的，本发明提供一种开关电路，包括：第一和第二输入输出端子；金属氧化物半导体(MOS)晶体管，其源极连接到第一输入输出端子，并且其漏极连接到第二输入输出端子；第一整流单元，在第一输入输出端子和MOS晶体管的背栅之间提供；第二整流单元，在第二输入输出端子和MOS晶体管的背栅之间提供；以及控制单元，基于控制信号控制MOS晶体管的导通/截止状态。

所述第一整流单元与寄生在MOS晶体管的源极和背栅之间的寄生二极管具有相同整流方向并且并联连接；并且所述第二整流单元与寄生在MOS晶体管的源极和背栅之间的寄生二极管具有相同整流方向并且并联连接。

根据以上结构，第一整流单元与寄生在MOS晶体管的源端上的寄生二极管具有相同整流方向并且并联连接，并且减少流向源端寄生二极管的电流。同时，第二整流单元与寄生在MOS晶体管的漏端上的寄生二极管具有相同整流方向并且并联连接。这样，可以减少流向两个寄生二极管的正向偏流，以抑制在包括源端寄生二极管的寄生元件和包括漏端寄生二极管的寄生元件二者中发生闩锁效应。因此，在允许电流从第一输入输出端子流向第二输入输出端子的情况下，以及在允许电流从第二输入输出端子流向第一输入输出端子的另一情况下，都可以获得能够抑制闩锁效应发生的极佳效果。

同时，所述MOS晶体管是P沟道型晶体管；第一整流单元和第二整流单元分别提供有阳极端子和阴极端子，阳极端子接收电流的输入而阴极端子输出电流；第一整流单元的阳极端子连接到第一输入输出端子，而阴极端子连接到MOS晶体管的背栅；并且第二整流单元的阳极端子连接到第二输入输出端子，而阴极端子连接到MOS晶体管的背栅。

开关电路还包括第三整流单元，其中阳极端子连接到电源电势，并且阴极端子连接到MOS晶体管的背栅；其中，控制单元从MOS晶体管的背栅获得工作电势。

根据该结构，控制单元从MOS晶体管的背栅获得工作电势，因此不需要独立电源。

同时，根据以上结构，电源电势通过第三整流单元一直提供给MOS晶体管的背栅。这样，控制单元可以一直正常工作，即使当提供给MOS晶体管的背栅的第一和第二输入输出端子的电势没有达到控制单元工作所需要的电势。

开关电路还包括辅助晶体管，其是N沟道型MOS晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子，并且其背栅连接到地电势；其中，控制单元还与MOS晶体管的导通/截止状态同步地控制辅助晶体管的导通/截止状态。

根据该结构，开关电路提供有N型辅助晶体管，其导通/截止状态与MOS晶体管的导通/截止状态同步地切换，因此可以扩展可在输入输出端子之间传输的电势的范围。

开关电路还包括第一调节晶体管，其是P沟道型MOS晶体管，其源极或漏极连接到第一输入输出端子，而其源极和漏极中的另一个以及其背栅连接到MOS晶体管的背栅，并且其栅极连接到第二输入输出端子；以及第二调节晶体管，其是P沟道型MOS晶体管，其源极或漏极连接到第二输入输出端子，而其源极和漏极中的另一个以及背栅连接到MOS晶体管的背栅，并且其栅极连接到第一输入输出端子。

根据该结构，当第一输入输出端子的电势高于第二输入输出端子的电势时，第一调节晶体管进入导通状态，并且第二调节晶体管进入截止状态。当处于导通状态时，第一调节晶体管和第一整流单元并联，允许电流从第一输入输出端子流向MOS晶体管的背栅，并且这样可以进一步减少流过MOS晶体管的源端寄生二极管的电流。相反的，当第二输入输出端子的电势高于第一输入输出端子的电势，第二调节晶体管进入导通状态，减少流过MOS晶体管的漏端寄生二极管的电流。

同时，当高电势施加给第一和第二输入输出端子，MOS晶体管的背栅的电势也成为高电势。然后，当低电势施加给第一和第二输入输出端子时，无论第一和第二输入输出端子的电势的大小，第一和第二调节晶体管都进入导通状态，并且MOS晶体管的背栅的电势减小到和第一和第二输入输出端子的电势之中高电势相等的电势。这样，可以防止由于MOS晶体管的衬底偏压效应引起的电流容量的减少。

同时，用来配置开关电路的MOS晶体管是N沟道型MOS晶体管；第一整流单元和第二整流单元分别包括：阳极端子，其接收电流输入；阴极端子，其输出电流；其中第一整流单元的阳极端子连接到MOS晶体管的背栅，而第一整流单元的阴极端子连接到第一输入输出端子；以及第二整流单元的阳极端子连接到MOS晶体管的背栅，而第二整流单元的阴极端子连接到第二输入输出端子。

开关电路还包括第三整流单元，其中阳极端子连接到MOS晶体管的背栅，并且阴极端子连接到地电势；其中，控制单元从MOS晶体管的背栅获得工作电势。

根据该结构，控制单元来自MOS晶体管的背栅获得不高于预定阈值的工作电势，因此不需要独立电源。

同时，通过以上结构，由于第三整流单元，在MOS晶体管的背栅一直保持不高于地电势的电势。这样，可以使控制单元一直正常工作，即使当通过第一和第二整流单元提供给MOS晶体管的背栅的第一和第二输入输出端子的电势超过控制单元的阈值。

开关电路还包括辅助晶体管，其是P沟道型MOS晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子，并且其背栅连接到电源电势；其中，控制单元还与MOS晶体管的导通/截止状态同步地控制辅助晶体管的导通/截止状态。

根据该结构，开关电路提供有P沟道型辅助晶体管，其导通/截止状态和MOS晶体管的导通/截止状态同步地切换，因此可以扩展可以在输入输出端子之间传输电势的范围。

同时，开关电路还包括第一调节晶体管以及第二调节晶体管，其中第一调节晶体管是N沟道型MOS晶体管，其源极或漏极连接到第一输入输出端子，而其源极和漏极中的另一个以及背栅连接到MOS晶体管的背栅，并且其栅极连接到第二输入输出端子；以及第二调节晶体管是N沟道型MOS晶体管，其源极或漏极连接到第二输入输出端子，而其源极和漏极中的另一个以及背栅连接到MOS晶体管的背栅，并且其栅极连接到第一输入输出端子。

根据该结构，当第一输入输出端子的电势低于第二输入输出端子的电势时，第一调节晶体管进入导通状态，并且第二调节晶体管进入截止状态。当处于导通状态，第一调节晶体管和第一整流单元并联，允许电流从MOS晶体管的背栅流向第一输入输出端子，并且这样可以进一步减少流过MOS晶体管的源端寄生二极管的电流。因此，可以进一步减小在包括源端PN结的寄生元件中发生闩锁效应的危险。

相反的，当第二输入输出端子的电势低于第一输入输出端子的电势时，第二调节晶体管进入导通状态，因此，可以进一步减小流向MOS晶体管的漏端寄生二极管的电流。

同时，当低电势施加给第一和第二输入输出端子时，MOS晶体管的背栅的电势也成为低电势。然后，当高电势施加给第一和第二输入输出端子时，无论第一和第二输入输出端子的电势的大小，第一和第二调节晶体管都进入导通状态，减小MOS晶体管的背栅的电势。这样，可以防止由于MOS晶体管的衬底偏压效应引起的电流容量的减少。

同时，第一和第二整流单元其中至少之一包括：第二导电类型的第一半导体区域，在第一导电类型的半导体衬底上形成；第二导电类型的第一扩散层，在第一半导体区域中形成；第一导电类型的第二半导体区域，在第一半导体区域中形成；第一导电类型的第二扩散层，在第二半导体区域中形成；第二导电类型的第三扩散层，在第二半导体区域中形成；第一端子，连接到第一扩散层和第二扩散层；以及第二端子，连接到第三扩散层。

为了使第一和第二整流单元减少流到MOS晶体管的寄生二极管的电流，需要允许流过更多电流，从而优选地采用其中通过第一和第二整流单元本身不会引起闩锁效应的结构。

根据该结构，寄生晶闸管出现在二极管中，但是因为第一和第二扩散层是连接的，相邻第一和第二半导体区域具有相同电势。这样，电流不在第一和第二半导体区域之间流通，因此即使在另一个PN结表面产生少数载流子注入在寄生晶闸管中也不会引起闩锁效应。

同时，在开关电路中，第一和第二整流单元其中至少之一包括：第二导电类型的第一半导体区域，在第一导电类型的半导体衬底上形成；第二导电类型的第一扩散层，在第一半导体区域中形成；第一导电类型的第二半导体区域，在第一半导体区域中形成；第一导电类型的第二扩散层，在第二半导体区域中形成；第二导电类型的内部MOS晶体管，在第二半导体区域中形成；第一端子，连接到第一扩散层、第二扩散层、内部MOS晶体管的源极或漏极，以及内部MOS晶体管的栅极；以及第二端子，连接到内部MOS晶体管的源极和漏极中的另一个。

根据该结构，在第一或第二整流单元中，第一和第二扩散层是连接的，因此相邻的第一和第二半导体区域具有相同电势，这样，电流不在第一和第二半导体区域之间流通，因此，在包括第一和第二半导体区域的寄生晶闸管中不会引起闩锁效应。

此外，对于具有以上结构的整流单元因为允许电流通过在内部MOS晶体管中形成的沟道区域流通所以可以减少内部MOS晶体管的PN结表面的少数载流子注入。因此，即使在包括内部MOS晶体管中的PN结表面的寄生晶闸管中没有发生闩锁效应。

同时，在开关电路中，内部MOS晶体管的阈值电压低于寄生二极管的内置电势。

如上所述，当内部MOS晶体管的阈值电压减少，通过沟道区域的电流在内部MOS晶体管中增加，减少通过内部MOS晶体管的源极或漏极和背栅之间的寄生二极管的电流。因此，可以进一步减少在包括内部MOS晶体管中的PN结表面的寄生晶闸管中发生闩锁效应的危险。

开关电路还包括分压单元，其导致MOS晶体管的源极和第一输入输出端子之间的预定压降，和/或MOS晶体管的漏极和第二输入输出端子之间的预定的压降。

根据以上结构，可以减少施加给在MOS晶体管的源端上出现的寄生二极管和漏端上出现的寄生二极管中至少之一。流向寄生二极管的电流根据施加给寄生二极管的电压增加。因此，通过减少施加给寄生二极管的电压，可以减少流向寄生二极管的电流。

本发明提供一种开关电路，包括：第一和第二输入输出端子；P沟道型MOS晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子；第一整流单元，其阳极端子连接到第一输入输出端子，而其阴极端子连接到P沟道型MOS晶体管的背栅，阳极端子接收电流输入而阴极端子输出电流；第二整流单元，其阳极端子连接到第二输入输出端子，而其阴极端子连接到P沟道型MOS晶体管的背栅，第三整流单元，其阳极端子连接到电源电势，而其阴极端子连接到P沟道型MOS晶体管的背栅；第一控制单元，其从P沟道型MOS晶体管的背栅获得工作电势，并且基于控制信号控制P沟道型MOS晶体管的导通/截止状态；N沟道型MOS晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子；第四整流单元，其阳极端子连接到N沟道型MOS晶体管的背栅，而其阴极端子连接到第一输入输出端子；第五整流单元，其阳极端子连接到N沟道型MOS晶体管的背栅，而其阴极端子连接到第二输入输出端子；第六整流单元，其阳极端子连接到N沟道型MOS晶体管的背栅，而其阴极端子连接到地电势；并且第二控制单元，其从N沟道型MOS晶体管的背栅获得工作电势，并且基于控制信号控制N沟道型MOS晶体管的导通/截止状态。

用于配置以上开关电路的P沟道型MOS晶体管和N沟道型MOS晶体管的结构包括寄生二级管，其配置有在背栅和形成在背栅上的源极和漏极之间的PN结。

第一整流单元和P沟道型MOS晶体管的源端寄生二二极管并联连接，并且减少流向源端寄生二极管的电流。同时，第二整流单元和P沟道型MOS晶体管的漏端寄生二极管并联连接，并且减少流向漏端寄生二极管的电流。这样，可以抑制在包括源端寄生二极管的寄生晶闸管中以及在漏端寄生二极管的寄生晶闸管中发生闩锁效应。因此，无论允许电流从第一输入输出端子流向第二输入输出端子，或者允许相反的从第二输入输出端子流向第一输入输出端子，都可以获得能够抑制闩锁效应发生的极佳效果。

同时，第四整流单元和第五整流单元分别减少流到N沟道型MOS晶体管的源极和背栅之间的寄生二极管的电流，以及流到漏极和背栅之间的寄生二极管的电流，从而控制闩锁效应的发生。

此外，具有以上结构的P沟道型MOS晶体管能够传输正电势，并且N沟道型MOS晶体管能够传输负电势。这样，通过并联连接两个导电类型MOS晶体管，可以传输更宽范围的电势。

此外，因为第一控制单元从P沟道型MOS晶体管的背栅获得工作电势，因此不需要独立外部电源。同时，P沟道型MOS晶体管的背栅通过第三整流单元连接到电源电势。即使当通过第一和第二整流单元传输到P沟道型MOS晶体管的背栅的第一和第二输入输出端子的电势没有达到第一控制单元工作所需要的电势，第一控制单元也可以正常工作。

同样，因为第二控制单元从MOS晶体管的背栅获得不高于预定阈值的工作电势，因此不需要独立外部电源。同时，由于第六整流单元，在MOS晶体管的背栅一直保持不高于地电势的电势。这样，即使当通过第四和第五整流单元提供给MOS晶体管的背栅的第一和第二输入输出端子的电势超过第二控制单元阈值，第二控制单元也可以一直正常工作。

同时，本发明提供一种二极管，包括：第二导电类型的第一半导体区域，在第一导电类型的半导体衬底上形成；第二导电类型的第一扩散层，在第一半导体区域中形成；第一导电类型的第二半导体区域，在第一半导体区域中形成；第一导电类型的第二扩散层，在第二半导体区域中形成；第二导电类型的第三扩散层，在第二半导体区域中形成；第一端子，连接到第一扩散层和第二扩散层；以及第二端子，连接到第三扩散层。

通过该结构，在本发明的二极管中出现寄生晶闸管，但是因为第一和第二扩散层是连接的，相邻的第一和第二半导体区域具有相同的电势。这样，在第一和第二半导体区域之间没有电流流通，因此即使在另一PN结表面发生少数载流子注入，在寄生晶闸管中不会导致闩锁效应。

同时，本发明提供一种二极管包括：第二导电类型的第一半导体区域，在第一导电类型的半导体衬底上形成；第二导电类型的第一扩散层，在第一半导体区域中形成；第一导电类型的第二半导体区域，在第一半导体区域中形成；第一导电类型的第二扩散层，在第二半导体区域中形成；第二导电类型的内部MOS晶体管，在第二半导体区域中形成；第一端子，连接到第一扩散层、第二扩散层、内部MOS晶体管的源极或漏极、以及内部MOS晶体管的栅极；以及第二端子，连接到内部MOS晶体管的源极和漏极中的另一个。

通过该结构，因为第一和第二扩散层是连接的，相邻的第一和第二半导体区域具有相同的电势，从而在第一和第二半导体区域之间没有电流流通。因此在本发明的二极管中，在包括第一和第二半导体区域的寄生晶闸管中不会发生闩锁效应。

此外，在具有以上结构的二极管中，由于允许电流通过在内部MOS晶体管中形成的沟道区域流通，减少了内部MOS晶体管中PN结表面的少数载流子注入。因此，即使在包括内部MOS晶体管中的PN结表面的寄生晶闸管中不可能发生闩锁效应。

附图说明

本发明这些和其它目的、优势和特征从以下说明书结合说明本发明具体实施方式的附图将很明显。

在附图中：

图1是表示开关电路1的结构的电路图；

图2是其上形成有开关电路1的衬底的截面图；

图3A是表示二极管115的截面结构的截面图；

图3B是寄生在二极管115上的寄生晶闸管121的电路图；

图3C是寄生在二极管115的寄生晶闸管126的电路图；

图4是表示二极管130的结构的截面图；

图5是表示开关电路1a的结构的电路图；

图6是表示开关电路1b的结构的电路图；

图7是表示晶体管135的截面结构的截面图；

图8是表示开关电路1c的结构的电路图；

图9是表示晶体管141的截面结构的截面图；

图10是表示开关电路2的结构的电路图；

图11是表示开关电路2的截面结构的截面图；

图12是表示开关电路2a的结构的电路图；

图13是表示开关电路2b的结构的电路图；

图14是表示开关电路2c的结构的电路图；

图15是表示开关电路3的结构的电路图；

图16是表示开关电路3a的结构的电路图；

图17是表示开关电路3b的结构的电路图；

图18是表示开关电路3c的结构的电路图；

图19是表示开关电路4的结构的电路图；

图20是表示开关电路4a的结构的电路图；

图21是表示开关电路4b的结构的电路图；

图22是表示开关电路4c的结构的电路图；

图23是表示开关电路5的结构的电路图；

图24是表示开关电路5a的结构的电路图；

图25是表示开关电路5b的结构的电路图；

图26是表示开关电路5c的结构的电路图；

图27是表示开关电路6的结构的电路图；

图28是表示开关电路6a的结构的电路图；

图29是表示开关电路6b的结构的电路图；

图30是表示开关电路6c的结构的电路图；

图31是表示开关电路7的结构的电路图；

图32是表示开关电路8的结构的电路图；

图33是表示开关电路8a的结构的电路图；

图34是表示开关电路8b的结构的电路图；

图35是表示开关电路8c的结构的电路图；

图36是表示开关电路9的结构的电路图；

图37是表示开关电路9a的结构的电路图；

图38是表示开关电路9b的结构的电路图；以及

图39是表示开关电路9c的结构的电路图。

具体实施方式

1.实施方式1

下面将参照附图说明根据本发明实施方式1的开关电路1。

1.1开关电路1的概述

开关电路1具有PMOS晶体管113和两个二极管，其中两个二极管分别与位于背栅和PMOS晶体管113的源极和漏极之间的PN结表面并联连接。流过背栅和漏极极或源极之间的寄生二极管的正向偏流被这些二极管降低，从而防止了由于在形成有开关电路的衬底上存在的寄生晶闸管导致的闩锁效应。

在本说明书的MOS晶体管中，面向栅极的半导体层、夹在中间的绝缘氧化膜被称为背栅。

1.2开关电路1的结构

图1所示为表示开关电路1的结构的电路图。如图1所示，开关电路1由PMOS晶体管113、二极管115和116、电平转换电路114以及输入输出端子111、112构成。PMOS晶体管113的源极或者漏极与输入输出端子111连接，而另一个与输入输出端子112连接。电平转换电路114的输入端子与输出控制信号的外部电路连接，并且输出端子与PMOS晶体管113的栅极连接。电平转换电路114的正高电压源端与PMOS晶体管113的背栅连接。二极管115的阳极端子与输入输出端子111连接并且二极管115的阴极端子与PMOS晶体管113的背栅连接。二极管116的阳极端子与输入输出端子112连接并且二极管116的阴极端子与PMOS晶体管113的背栅连接。

在图1中的寄生二极管117和118为PMOS晶体管113中所包含的寄生二极管。

图2所示为其上已经形成开关电路1的半导体衬底的截面结构图。在图2中省略图1中所包括的电平转换电路114。

(1)PMOS晶体管113

如图2所示，该PMOS晶体管113由形成于P型衬底1100上的N阱区域1130、形成在N阱区域1130的P+扩散层1132和1133以及栅极1160构成。尽管没有在图2中示出，但是在栅极1160和N阱区域1130之间设置有绝缘氧化膜。P型衬底1100与地电势连接。

位于P+扩散层1132和N阱区域1130之间的PN结形成寄生二极管117，并且位于P+扩散层1133和N阱区域1130之间的PN结形成寄生二极管118。

在PMOS晶体管113中，当以双向传输电势并且输入输出端子111的电势高于输入输出端子112的电势时，P+扩散层1132用作源极，而P+扩散层1133用作漏极。相反，当输入输出端子112的电势高于输入输出端子111的电势时，P+扩散层1132用作漏极，而P+扩散层1133用作源极。

如图1和图2所示，PMOS晶体管113的P+扩散层1132与输入输出端子111连接，而P+扩散层1133与输入输出端子112连接。PMOS晶体管113通过形成在N阱区域1130(背栅)中的N+扩散层1131和1134与二极管115和116的阴极连接。因此，N阱区域1130(背栅)的电势和输入输出端子111和112之间的较高电势相同。栅极1160与电平转换电路114的输出端子连接。

在PMOS晶体管113中，从电平转换电路114向栅极输入和地电势相同电势的信号或者和PMOS晶体管113的背栅一样电势的信号。根据该输入信号，PMOS晶体管113导通或者截止从而允许或者截断在输入输出端子111和112之间流动的电流。具体地，当输入和背栅电势相同电势的信号时PMOS晶体管113进入截止状态，而当输入与地电势相同电势的信号时该PMOS晶体管113进入导通状态。

在上述结构中，即使当PMOS晶体管113的栅极电势为地电势(在本说明书中，0V)时，如果PMOS晶体管113的源极或者漏极(即，P+扩散层1132和P+扩散层1133其中之一)和栅极之间的电势差不大于PMOS晶体管113的阈值电压，则PMOS晶体管113不会进入导通状态。因此，开关电路1可以传送的电势限于不小于对PMOS晶体管113的阈值电压和地电势求和所得的数值，并且该开关电路1不能传送负电势。

(2)二极管115和116

如图2所示，二极管115由形成在P型衬底1100上的N阱区域1110、形成在N阱区域1110中的P阱区域1120和N+扩散层1111、以及形成在P阱区域1120中的P+扩散层1121和N+扩散层1122构成。N+扩散层1111和P+扩散层1121均与输入输出端子111连接，并且N阱区域1110和P阱区域1120具有和输入输出端子111一样的电势。在二极管115中，N+扩散层1111和P+扩散层1121与阳极端子连接，而N+扩散层1122与阴极端子连接。

二极管115的阳极端子与输入输出端子111连接，而阴极端子通过N+扩散层1131与PMOS晶体管113的背栅连接。当输入输出端子111的电势高于PMOS晶体管113的背栅的电势时，二极管115导电，从而将输入输出端子111的电势传输给PMOS晶体管113的背栅。当PMOS晶体管113的背栅的电势高于输入输出端子111的电势时，二极管115不导电，从而使得输入输出端子111和PMOS晶体管113的背栅之间的电势的传输截止。

如图2所示，二极管116由形成在P型衬底1100上的N阱区域1140、形成在N阱区域1140的P阱区域1150和N+扩散层1141、以及形成在P阱区域1150中的P+扩散层1151和N+扩散层1152构成。N+扩散层1141和P+扩散层1151均与输入输出端子112连接，并且N阱区域1140和P阱区域1150具有和输入输出端子112一样的电势。

N+扩散层1141和P+扩散层1151与二极管116的阳极端子连接，而N+扩散层1152与二极管116的阴极端子连接。

二极管116的阳极端子与输入输出端子112连接，而阴极端子通过N+扩散层1134与PMOS晶体管113的背栅连接。当输入输出端子112的电势高于PMOS晶体管113的背栅的电势时，二极管116导电，从而将输入输出端子112的电势传输给PMOS晶体管113的背栅。当PMOS晶体管113的背栅的电势高于输入输出端子112的电势时，二极管116不导电，从而使得输入输出端子112和PMOS晶体管113的背栅之间的电势传输截止。

(3)电平转换电路114

电平转换电路114的正高电压源端子与PMOS晶体管113的背栅连接，并且输出端子与PMOS晶体管113的栅极连接。

电平转换电路114通过接收不低于工作阈值的工作电势正常工作，并且通过正高电压源端子从PMOS晶体管113的背栅获得工作电势。这里，工作阈值电势为电源电势。

电平转换电路114从外部电路接收H电平或者L电平控制信号。在本说明书中，H电平为电源电势，并且L电平为地电势。

当收到的控制信号NCNT为H电平信号时，输出PMOS晶体管113的背栅电势而非电源电势。当控制信号NCNT为L电平信号时，输出地电势。在本说明书中，输入到电极和端子的电势为基于地电势的相对电势，因此在如下说明书中采用0V作为地电势。

1.3开关电路1的工作原理

以下对开关电路1的工作原理进行具体说明。这里，输入输出端子111的电势为10V，而输入输出端子112的电势为3V。

当分别向输入输出端子111和112施加电压时，电流以正向偏压方向流向二极管115和寄生二极管117，从而使得PMOS晶体管113的背栅电势变为10V。

当控制信号NCNT为H电平时，电平转换电路114向PMOS晶体管113的栅极输出10V电压，该电压为PMOS晶体管113的背栅的电势。此时，由于PMOS晶体管113的栅极和源极(P+扩散层1132)之间的电势为0，因此PMOS晶体管113进入截止状态，从而在输入输出端子111和112之间截断电流。

当控制信号NCNT为L电平信号时，电平转换电路114向PMOS晶体管113的栅极输出地电势(0V)，此时，由于PMOS晶体管113的栅极和源极(P+扩散层1132)之间的电势差为10V，因此PMOS晶体管113进入导通状态，从而在输入输出端子111和112之间流过电流。

当调换施加给输入输出端子111和112的电势的大小关系时，通过二极管116和寄生二极管118将输入输出端子112的电势传输给PMOS晶体管113的背栅，从而使得P+扩散层1133用作源极。

1.4效果

如上所述，对于本发明的开关电路，通过二极管115和寄生二极管117将电势传输给PMOS晶体管113的背栅，其中二极管115和PMOS晶体管113形成在一个衬底上，寄生二极管117位于PMOS晶体管113的N阱区域1130和P+扩散层1131之间。即，向用于配置寄生二极管117的PN结施加正向偏压，并且根据该施加的电压流过正向偏流。即，在N阱区域1130和P+扩散层1132的PN结表面发生少数载流子注入。

作为在形成有开关电路1的衬底上存在的寄生元件的实施例，可以想到寄生晶闸管由P+扩散层1132、N阱区域1130、P型衬底1100和形成在P型衬底1100上除了N阱区域1130以外的N型扩散层构成。该寄生晶闸管等效于双极第一寄生晶体管与双极第二寄生晶体管连接的电路，其中该双极第一寄生晶体管由P+扩散层1132、N阱区域1130和P型衬底1100构成，双极第二寄生晶体管由N阱区域1130、P型衬底1100和形成在P型衬底1100上除了N阱区域1130以外的N型扩散层构成。

当在N阱区域1130和P+扩散层1131的PN结表面发生少数载流子注入时，基极电流流向第一寄生晶体管。此时，如果除了N阱区域1130以外的N型扩散层的电势足够低，集电极电流流向第一寄生晶体管使得该寄生晶体管进入导通状态，即，存在出现闩锁效应的危险。

此时，少数载流子的数量随着以正向偏压方向流过形成寄生二极管117的PN结的电流增加而增多，增大了发生闩锁效应的危险。

这里，将更加具体描述本发明的开关电路1的作用，假设在开始阶段，所有输入输出端子111和112以及PMOS晶体管113的背栅的电势为地电势(0V)，并且假设输入输出端子111的电势为10V而输入输出端子112的电势为3V。

当从外部电路向输入输出端子111施加10V的电势时，有限时间Ta(Ta＞0)为输入输出端子111的电势到达10V所需的时间。当输入输出端子111的电势对于从开始向输入输出端子111施加电势的所用时间t表示为Ea(t)时，这可以表示为Ea(Ta)＝10V。此外，PMOS晶体管113的背栅的电势对于从开始向输入输出端子111施加电势的所用时间(t)表示为E(t)。E(t)随着施加给背栅的电荷总量而增加，并且当Ea(t)＝E(t)＝10V时，输入输出端子111和背栅之间的电流终止。施加给背栅的电荷总量与通过输入输出端子111和背栅之间电流在时间t期间的积分所得值成比例。

当自开始向输入输出端子111施加电势的所用时间为t1(0≤t1≤Ta)时，施加给寄生二极管117的正向偏压为Ea(t1)-E(t1)，因此施加给寄生二极管117的正向偏压随着背栅电势的增加而降低，或者换句话说，施加给寄生二极管117的正向偏压在时间t1阶段随着施加给背栅的电荷增加而降低。流过寄生二极管117的正向偏流随着施加的正向偏压的降低而降低。

在本发明的开关电路1中，寄生二极管117和二极管115并联连接，并且通过二者向背栅施加电荷，因此相对来说施加电荷的速度比不存在二极管115时的速度更快。因此，由于在所用时间t1时间点处背栅电势E(t1)高于不存在二极管115时的电势，因此施加给寄生二极管的正向偏压Ea(t1)-E(t1)降低。因此，流入寄生二极管117的正向偏流也减少，并且因此可以抑制在寄生晶闸管中产生闩锁效应。

相反，同样当输入输出端子112的电势高于输入输出端子111的电势时，由于存在二极管116，因此可以抑制寄生晶闸管的闩锁效应，其中该寄生晶闸管包括位于PMOS晶体管113的P+扩散层1133和N阱区域1130之间的PN结表面。

这样，通过分别与PMOS晶体管113的两个晶闸管并联设置二极管115和116，在本发明的开关电路1中，既可以抑制从输入输出端子111到输入输出端子112的电势传输过程中出现闩锁效应，又可以抑制在从输入输出端子112向输入输出端子111传输电势的过程中出现闩锁效应。

而且，在该开关电路1中，将输入输出端子111和输入输出端子112的电势中的较高电势传输给PMOS晶体管113，并且电平转换电路114通过正高电压端子从PMOS晶体管113的背栅获得工作电势。因此，由于存在该电平转换电路114，因此该开关电路1在不需要特殊外部电源的情况允许在输入输出端子111和输入输出端子112之间导通或者截止电流。

1.5二极管115和116的特性

在上述说明书中，如图2所示，将二极管115和116描述为通过N+扩散层和P阱区域的PN结形成的PN结二极管，但是可以采用任意所需的二极管。然而，由于希望这里所采用的二极管能够减小流过寄生二极管117和118的正向偏流，并因此有效允许大电流从中流过。因此，希望二极管本身具有不产生闩锁效应的结构。因此，必须满足如下两个条件其中之一。

条件1：当正向偏流流过在二极管中包括的PN结表面时即使出现少数载流子注入的情况也不会导致闩锁效应。

条件2：即使允许流过正向偏流也不会发生少数载流子注入现象。

图2中的二极管115和116满足上述条件1。图5到图9示出用作二极管的晶体管的实施例，并且这些晶体管用作满足上述条件2的二极管。肖特基势垒二极管为满足上述条件2的二极管的实施例。肖特基势垒二极管为公知技术，因此这里不作描述。

以下参照附图描述满足条件1和条件2的二极管和晶体管的结构和属性。

(1)满足条件1的二极管

以下为满足上述条件1的描述。

(1-1)图3A所示为在上述实施方式1中描述的二极管115的截面结构，并且图3B和3C示出位于形成有二极管115的衬底上的寄生晶闸管的实施例。

如上所述，在图3A中所示的二极管115由形成在P型衬底1100上的N阱区域1110、形成在N阱区域1110中的P阱区域1120和N+扩散层1111以及形成在P阱区域1120中的P+扩散层1121和N+扩散层1122构成。N+扩散层1111和P+扩散层1121连接到一起，因此N阱区域1110和P阱区域1120具有同样的电势。P型衬底1100与地电势(0V)连接。

如图3B所示，二极管115包括寄生晶闸管121，该寄生晶闸管121由P型衬底1100、N阱区域1110、P阱区域1120和N+扩散层1122构成。该寄生晶闸管121等效于其中寄生晶体管122和123连接的电路。寄生晶体管122为PNP双极晶体管，其中P型衬底1100用于发射极，N阱区域1110用作基极并且P阱区域1120用作集电极。寄生晶体管123为NPN双极晶体管，其中N+扩散层1122用作发射极、P阱区域1120用作基极并且N阱区域1110用作集电极。

当在二极管115的阳极端子和阴极端子之间以正向施加电压时，向位于N+扩散层1122和P阱区域1120之间的PN结施加正向偏压，由此出现少数载流子注入。但是，如图3A所示，N阱区域1110和P阱区域1120具有和阳极端子一样的电势。P型衬底1100具有地电势(0V)，并且同时处于在基极和发射极之间一直具有反相偏压的状态。即，基极电流没有流过寄生晶体管122，因此寄生晶体管122以及寄生晶体管121不工作。因此，即使在PN结表面上出现少数载流子注入，但是在二极管115中不会出现闩锁效应。

如图3C所示，在设置有二极管115的衬底上可以出现寄生晶闸管126，该寄生晶闸管126由P阱区域1120、N阱区域1110、P型衬底1100以及在P型衬底1100上除了N阱区域1110以外的N型扩散层。

该寄生晶闸管126等效于与其中寄生晶体管127和128连接的电路。寄生晶体管127为PNP双极晶体管，在该PNP双极晶体管中P阱区域1120用作发射极，N阱区域1110用作基极并且P型衬底1100用作集电极。寄生晶体管128为NPN双极晶体管，在NPN双极晶体管中N阱区域1110用作集电极、P型衬底1100用作基极并且采用P型衬底1100上除了N阱区域1110以外的N型扩散层作为发射极。

在该结构中，N阱区域1110和P阱区域1120具有同样的电势。即，在寄生晶体管127的基极和发射极之间不存在电势差，因此基极电流不会在基极和发射极之间流动，从而使得寄生晶体管127，并进而使得寄生晶闸管126不工作。因此二极管115不会由于形成有二极管115的P型衬底1100上其它区域的影响而产生闩锁效应。

(1-2)图4所示为在N型衬底上形成的和(1-1)中描述的二极管115工作情况类似的二极管130的结构截面图。二极管130由形成在N型衬底1260上的P阱区域1270、形成在P阱区域1270中的P+扩散层1271和N阱区域1280以及形成在N阱区域1280中的N+扩散层1272和P+扩散层1273构成。N型衬底1260与电源电势连接。

当以正向方向在二极管130的阳极端子和阴极端子之间施加电势时，在P+扩散层1273和N阱区域1280之间PN结表面上施加正向偏压，导致产生少数载流子注入。但是，由于N阱区域1280和P阱区域1270具有一样的电势，因此即使发生少数载流子注入情况，也不会产生由于寄生晶闸管导致的闩锁效应。

(2)满足条件2的二极管

以下对用于满足上述条件2的二极管进行描述。

(2-1)作为用于满足上述条件2的晶体管，可以考虑采用NMOS晶体管，其背栅与地电势连接，并且漏极与栅极连接。在这种情况该NMOS晶体管用作二极管，其中连接到漏极和栅极的端子用作阳极端子，并且源极用作阴极端子。当在栅极和源极之间的电势差超过NMOS晶体管的阈值电压时，该NMOS晶体管导通。

图5所示为提供有具有上述结构的晶体管131和132替代图1所示的开关电路1的二极管115和116的开关电路1a。在图5中，省略寄生二极管117和118。

在该结构中，晶体管131的背栅总是具有地电势(0V)。当输入输出端子111和PMOS晶体管113的背栅的电势差大于晶体管131的阈值电压时，在晶体管131的背栅中形成N型沟道层，从而可以从输入输出端子111向PMOS晶体管113传输电势。在形成有晶体管131的源极和漏极的N+扩散层和P阱区域之间存在PN结表面，但是此时，在晶体管131中，允许在该沟道中流过电流，从而在PN结表面不产生少数载流子注入。

晶体管132的结构和功能和晶体管131的一样。

当施加给输入输出端子111和112的电势分别为Va和Vb时，在向输入输出端子111和112施加Va和Vb前，PMOS晶体管背栅的电势为Vbac，在初始使用状态，满足Va＞Vbac＞Vb或者Vb＞Vbac＞Va的条件，使得晶体管131和132不同时处于导通状态。因此，该晶体管131和132用作二极管，在该二极管中不出现少数载流子注入情况。

(2-2)此外，还可以考虑采用PMOS晶体管，在该PMOS晶体管中漏极、栅极和背栅连接在一起。这样，该PMOS晶体管作为二极管使用，其中连接至漏极、栅极和背栅的端子用作阴极端子，而源极用作阳极端子。当源极和漏极的电势差超过阈值电压时，该PMOS晶体管进入导通状态，并且允许电流从阳极端子向阴极端子流动。

图6所示为提供有根据上述结构的晶体管134和135以替代图1所示的二极管115和116的开关电路1b。在图6中，省略寄生二极管117和118。图7所示为表示晶体管135结构的截面图。

晶体管135由形成在N型衬底1310上的P阱区域1320、形成在P阱区域1320中的P+扩散层1321和N阱区域1330以及形成在N阱区域1330中的N+扩散层1331和P+扩散层1332、P+扩散层1333以及栅极1340构成。N型衬底1310与电源电势连接。

在形成有晶体管135的衬底上存在寄生晶闸管。作为实施例可以考虑由N阱区域1330、P阱区域1320、N型衬底1310以及位于N型衬底上除P阱区域1320以外的P型扩散层构成的寄生晶闸管，以及由P+扩散层1333、N阱区域1330、P阱区域1320以及N型衬底1310构成的寄生晶闸管。但是，和在以上(1-1)中所述的二极管115的情况一样，由于相邻N阱区域1330和P阱区域1320具有同样的电势，因此这些寄生晶闸管不工作。

在晶体管135中，当栅极和源极的电势差超过晶体管135的阈值电压时，形成P型沟道区域并且因此该晶体管135进入导通状态。

当从阳极端子向阴极端子传输电势时，以正向偏压方向向位于N阱区域1330和P+扩散层1333之间的PN结表面施加电势，但是由于与PN结表面相比电流主要流过沟道区域，因此在晶体管135中，基本上不出现少数载流子注入情况。

晶体管134的结构和功能与晶体管135的一样。

同样如上述(2-1)所述，在初始使用时，输入到输入输出端子111和112的电势满足Va＞Vbac＞Vb或者Vb＞Vbac＞Va的条件，使得晶体管134和135不会同时处于导通状态。

因此，该晶体管134和135用作二极管，在该二极管中不出现少数载流子注入情况。

(2-3)同样，可以考虑使用NMOS晶体管，其中在该NMOS晶体管中漏极、栅极和背栅相互连接。在该情况，该NMOS晶体管作为二极管使用，其中与漏极、栅极和背栅连接的端子用作阳极端子，而源极用作阴极端子。当漏极和源极中间的电势差等于或者大于阈值电压时，该NMOS晶体管进入导通状态。

图8所示为提供有关于上述结构的晶体管141和142以替代图1所示的二极管115、116的开关电路1c。图9示出晶体管141的截面结构。

如图9所示，晶体管141由形成在P型衬底1360上的N阱区域1370、形成在N阱区域1370中的P阱区域1380和N+扩散层1371以及形成在P阱区域1380中的P+扩散层1381和N+扩散层1382、1383和栅极1390构成。P型衬底1360与地电势(0V)连接。

和在以上(1-1)和(2-2)中的情况一样，由于相邻N阱区域1370和P阱区域1380具有同样的电势，因此在晶体管141的寄生晶闸管中不会出现闩锁效应。

在晶体管141中，当栅极和源极的电势差超过阈值电压时，则形成N型沟道区域并且从而通过该沟道区域，电流从阳极端子流向阴极端子。这样，向P阱区域1380和N+扩散层1383之间的PN结表面施加正向偏压。但是，和在以上(1-1)和(2-2)中的情况一样，由于与PN结表面相比电流主要流过沟道区域，因此在晶体管141中，基本上不出现少数载流子注入情况。

晶体管142的结构和功能与晶体管141一样。此外，和以上(2-2)中的情况一样，晶体管141和142永远不会同时处于导通状态。

(4)如上所述，即使出现少数载流子注入现象，具有以上(1)所述结构的PN结二极管也不会产生闩锁效应。

此外，具有(2)中所述结构的晶体管用作二极管，在该二极管中基本上不会出现少数载流子注入的情况。具体地，通过设定晶体管的阈值电压使其小于在该晶体管内由PN结的表面形成的寄生二极管的内置电势，流经PN结表面的电流和流经沟道区域的电流差增大，并且从而可以降低出现闩锁效应的危险。

而且，在(1)中的二极管和采用(2-2)和(2-3)所述结构的晶体管中，通过对于相邻的P阱区域和N阱区域采用同样的电势，不会出现由于围绕在同一衬底上的电路导致的闩锁效应。

同时，与肖特基势垒二极管相比，关于上述(2)的晶体管的优点在于在不必包括制造肖特基势垒结的工艺的情况下按照现状采用广泛的晶体管制造工艺制造晶体管。

而且，由于在满足条件2的二极管中不会出现少数载流子注入现象，因此没必要担心由于二极管本身导致的闩锁效应。因此，该技术方案的优点在于当采用多个这种二极管设计开关电路时，该开关电路的截面结构具有更大的自由度。

2.实施方式2

以下描述根据本发明的实施方式2的开关电路2。

2.1开关电路2的概述

开关电路2采用NMOS晶体管153允许电流在两个输入输出端子之间流动或者截止，该开关电路2具有与寄生二极管并联连接的两个二极管，其中寄生二极管寄生于NMOS晶体管153的背栅和源极、漏极之间的PN结表面。通过这些二极管降低流入位于NMOS晶体管153的背栅和源极或者漏极之间寄生二极管的正向偏流，从而防止由于在形成有开关电流2的衬底上存在的寄生晶闸管导致的闩锁效应。

1.2开关电路2的结构

图10所示为表示开关电路2的结构的电路图。在图10中，对于和实施方式1中的开关电路1结构中一样的元件使用相同的附图标记。

如图10所示，开关电路2由NMOS晶体管153、二极管155和156、电平转换电路154以及输入输出端子111、112构成。NMOS晶体管153的源极或者漏极与输入输出端子111连接，而另一个与输入输出端子112连接。电平转换电路154的输入端子与输出控制信号CNT的外部电路连接，并且输出端子与NMOS晶体管153的栅极连接。负高电压源端与NMOS晶体管153的背栅连接。二极管155的阳极端子与NMOS晶体管153的背栅连接而二极管155的阴极端子与输入输出端子111连接。二极管156的阳极端子与NMOS晶体管153的背栅连接而二极管156的阴极端子与输入输出端子112连接。

寄生二极管157和158为NMOS晶体管153中出现的寄生二极管。

图11所示为其上已经形成开关电路2的半导体衬底的截面结构图。在图11中省略图10中所包括的电平转换电路154。

(1)NMOS晶体管153

如图11所示，该NMOS晶体管153由形成在N型衬底1400上的P阱区域1430、形成在P阱区域1430中的N+扩散层1432和1433以及栅极1443构成。尽管没有在图11中示出，但是在栅极1443和P阱区域1430之间设置有绝缘氧化膜。N型衬底1400与地电势连接。

这里，位于N+扩散层1432和P阱区域1430之间的PN结为寄生二极管157，并且位于N+扩散层1433和P阱区域1430之间的PN结形成寄生二极管158。

在NMOS晶体管153中，当以双向传输电势并且输入输出端子111的电势高于输入输出端子112的电势时，N+扩散层1432用作漏极，而N+扩散层1433用作源极。相反，当输入输出端子112的电势高于输入输出端子111的电势时，N+扩散层1432用作源极，而N+扩散层1433用作漏极。

如图10和图11所示，NMOS晶体管153的N+扩散层1432与输入输出端子111连接，而N+扩散层1433与输入输出端子112连接。NMOS晶体管153通过形成在P阱区域1430(背栅)中的P+扩散层1431和1434与二极管155和156的阳极连接。因此，P阱区域1430(背栅)的电势和输入输出端子111和112中的较低电势相同。栅极1443与电平转换电路114的输出端子连接。

在NMOS晶体管153中，从电平转换电路154向栅极输入与电源电势相同电势的信号或者和NMOS晶体管153的背栅相同电势的信号。根据该输入信号的电势，NMOS晶体管153导通或者截止。

具体地，当输入和NMOS晶体管153的背栅相同电势的信号时，NMOS晶体管153进入截止状态并且输入输出端子111和112之间的连接切断。当输入和电源电势相同电势的信号时，在P阱区域1430中形成N型沟道，该NMOS晶体管153进入导通状态，从而使得电流在输入输出端子111和112之间流动。

在上述结构中，即使当NMOS晶体管153的栅极电势为电源电势时，如果NMOS晶体管153的源极或者漏极(即，N+扩散层1432和1433)和栅极之间的电势差小于NMOS晶体管153的阈值电压，NMOS晶体管153不会进入导通状态。因此，开关电路2可以传送的电势限于不大于从电源电势减去NMOS晶体管153的阈值电压所得的数值。

(2)二极管155和156

如图11所示，二极管155由形成在N型衬底1400上的P阱区域1410、形成在P阱区域1410的N阱区域1420和P+扩散层1411、以及形成在N阱区域1420中的N+扩散层1421和P+扩散层1422构成。在二极管155中，P+扩散层1411和N+扩散层1421与阴极端子连接，而P+扩散层1422与阳极端子连接。

二极管155的阴极端子与输入输出端子111连接，P阱区域1410和N阱区域1420具有和输入输出端子111一样的电势。而阳极端子通过P+扩散层1431与NMOS晶体管153的背栅连接。当输入输出端子111的电势低于NMOS晶体管153的背栅的电势时，二极管155导通，从而将NMOS晶体管153的背栅的电势降低为输入输出端子111的电势。相反，当输入输出端子111的电势高于NMOS晶体管153的背栅的电势时，二极管155不导通，从而使得输入输出端子111的电势传输截止。

如图11所示，二极管156由形成在N型衬底1400上的P阱区域1440、形成在P阱区域1440中的N阱区域1450和P+扩散层1441、以及形成在N阱区域1450中的N+扩散层1451和P+扩散层1452构成。在二极管156中，P+扩散层1441和N+扩散层1451与阴极端子连接，而P+扩散层1452与阳极端子连接。

二极管156的阴极端子与输入输出端子112连接，P阱区域1440和N阱区域1450具有相同的电势。阳极端子通过P+扩散层1434与NMOS晶体管153的背栅连接。当输入输出端子112的电势低于NMOS晶体管153的背栅的电势时，二极管156导通，从而将NMOS晶体管153的背栅的电势降低为输入输出端子112的电势。相反，当输入输出端子112的电势大于NMOS晶体管153的背栅的电势时，二极管156不导通，从而使得输入输出端子112的电势传输截止。

二极管155和156的结构与图4所示的二极管130的结构一样。

(3)电平转换电路154

电平转换电路154的负高电压源端子与NMOS晶体管153的背栅连接，并且输出端子与NMOS晶体管153的栅极连接。

电平转换电路154通过接收不低于预定工作阈值的工作电势正常工作，并且通过负高电压源端子从NMOS晶体管153的背栅获得工作电势。这里，电平转换电路154的工作阈值电势为地电势(0V)。

电平转换电路154从外部电路接收H电平或者L电平控制信号CNT。当收到的控制信号为H电平信号时，输出电源电势。当控制信号为L电平信号时，输出NMOS晶体管153的背栅电势。

2.3开关电路2的工作原理

以下对开关电路2的工作原理进行具体说明。这里，假设输入输出端子111的电势为-10V，而输入输出端子112的电势为-3V。

当分别向输入输出端子111和112施加电压时，电流以正向偏压方向流向二极管155和寄生二极管157，从而使得NMOS晶体管153的背栅电势降低为-10V。

当控制信号为H电平信号时，电平转换电路154向NMOS晶体管153的栅极输出电源电压。此时，NMOS晶体管153的栅极和源极(N+扩散层1432)的电势差变为电源电势-(-10V)，因此NMOS晶体管153进入导通状态，从而在输入输出端子111和112之间流过电流。

当控制信号为L电平信号时，电平转换电路154向NMOS晶体管153的栅极输出-10V电压，该电压为NMOS晶体管153的背栅电势。此时，由于NMOS晶体管153的栅极和源极之间的电势差变为0V，因此NMOS晶体管153进入截止状态，从而在输入输出端子111和112之间截断电流。

当调换施加给输入输出端子111和112的电势的大小关系时，通过二极管156和寄生二极管158将NMOS晶体管153的背栅电势降低为输入输出端子112的电势，从而使得N+扩散层1433用作源极。

2.4效果

如上所述，在本发明的开关电路2中，通过二极管155和寄生二极管157将电势从输入输出端子111传输给NMOS晶体管153的背栅，其中二极管155和NMOS晶体管153形成在相同衬底上，寄生二极管157位于NMOS晶体管153的P阱区域1430和N+扩散层1431之间。即，向用于配置寄生二极管157的PN结施加正向偏压，并且根据该施加的电压流过正向偏流。当流过正向偏流时，在PN结表面发生少数载流子注入。

作为在形成有开关电路2的衬底上存在的寄生元件的实施例，可以想到由N+扩散层1432、P阱区域1430、N型衬底1400和形成在N型衬底1400上除P阱区域1430以外的P型扩散层构成的寄生晶闸管。该寄生晶闸管等效于其中双极第一寄生晶体管与双极第二寄生晶体管连接的电路，其中该双极第一寄生晶体管由N+扩散层1432、P阱区域1430和N型衬底1400构成，双极第二寄生晶体管由P阱区域1430、N型衬底1400和形成在N型衬底1400上除P阱区域1430以外的P型扩散层构成。

当在P阱区域1430和N+扩散层1431的PN结表面发生少数载流子注入时，基极电流流向第一寄生晶体管。并且如果除了P阱区域1430以外的P型扩散层的电势足够高，集电极电流流向第一寄生晶体管，并且由此可能在该寄生晶闸管中出现闩锁效应。

此时，少数载流子的数量随着流过形成寄生二极管157的PN结的电流增加而增多，从而增大了发生闩锁效应的危险。

这里，将更加具体描述本发明的开关电路2的作用，假设在开始阶段，所有输入输出端子111和112以及NMOS晶体管153的背栅的电势均为地电势(0V)。

当从外部电路向输入输出端子111施加-10V的电势时，有限时间Ta(Ta＞0)为输入输出端子111的电势到达-10V所需的时间。当输入输出端子111的电势对于自开始向输入输出端子111施加电势的所用时间t时刻一脚尖为Ea(t)时，这可以表示为Ea(Ta)＝-10V。此外，NMOS晶体管153的背栅的电势对于自开始向输入输出端子111施加电势的所用时间(t)表示为E(t)。E(t)根据从背栅上迁移的电荷总量而降低。从背栅上迁移的电荷总量与在输入输出端子111和背栅之间的电流在时间t求积分所得到的数值成比例。

当自开始向输入输出端子111施加电势的所用时间为t1(0≤t1≤Ta)时，施加给寄生二极管157的正向偏压为E(t1)-Ea(t1)，因此施加给寄生二极管157的正向偏压随着背栅电势的降低而降低，或者换句话说，施加给寄生二极管157的正向偏压在时间t1阶段随着从背栅迁移的电荷量的增加而降低。流过寄生二极管157的正向偏流随着施加的正向偏压的降低而降低。

在本发明的开关电路2中，寄生二极管157和二极管155并联连接，并且通过二者向背栅迁移电荷，因此相对来说电荷的迁移速度比不存在二极管155时的速度更快。因此，由于在所用时间t1时间点处背栅电势E(t1)低于不存在二极管115时的电势，因此施加给寄生二极管157的正向偏压E(t1)-Ea(t1)降低。因此，流入寄生二极管157的正向偏流也减少，并且因此可以抑制在寄生晶闸管中产生闩锁效应。

相反，同样当输入输出端子112的电势低于输入输出端子111的电势时，由于存在二极管156，因此可以抑制在寄生晶闸管中产生闩锁效应，其中该寄生晶闸管包括位于N+扩散层1433和P阱区域1430之间的PN结表面。

这样，通过该方式，分别提供与NMOS晶体管153的寄生二极管157和158并联的二极管155和156，在本发明的开关电路2中，既可以抑制在从输入输出端子111到输入输出端子112的电势传输过程中出现闩锁效应，又可以抑制在从输入输出端子112向输入输出端子111传输电势的过程中出现闩锁效应。

而且，在该开关电路2中，将输入输出端子111和输入输出端子112的电势中的较低电势传输给NMOS晶体管153的背栅，并且电平转换电路114通过负高电压端子从NMOS晶体管153的背栅获得工作电势。因此，该开关电路2在电平转换电路154不需要特殊外部电源的情况允许在输入输出端子111和输入输出端子112之间导通或者截止电流。

2.5实施方式2的修改实施例

在上述说明书中，如图11所示，二极管155和156描述为通过P+扩散层和N阱区域的PN结形成的PN结二极管，但是可以采用任意所需的二极管。然而，由于希望这里所采用的二极管能够减小流过寄生二极管157和158的电流，并因此他们允许大电流从中流过。因此，人们希望二极管本身具有不产生闩锁效应的结构。因此，和实施方式1的情况一样，必须满足如下两个条件其中之一。

上述二极管155和156满足上述条件1。认为具有实施方式1中所述的图3A所示的结构的二极管为满足条件1的二极管。

关于满足上述条件2的电路，可以想到采用肖特基势垒二极管和晶体管作为二极管的实施例，如实施方式1的1.5部分所述。肖特基势垒二极管为公知技术，因此这里不作描述。

以下描述用作满足条件2的二极管的晶体管。

(1)可以考虑采用PMOS晶体管作为用于满足条件2的二极管的一晶体管，其中晶体管的背栅与电源电势连接并且漏极与栅极连接。该PMOS晶体管用作二极管使用，其中晶体管漏极和栅极与阴极端子连接，并且源极与阳极端子连接。当栅极和源极的电势差等于或者大于阈值电压时，该PMOS晶体管进入导通状态。

图12所示为提供有具有上述结构的晶体管161和162以替代图10所示的开关电路2的二极管155和156的开关电路2a。在图12中，省略寄生二极管157和158。

在该结构中，晶体管161的背栅一直具有电源电势。源极和漏极的电势差，即NMOS晶体管153的背栅的电势和施加给输入输出端子111的电势的电势差大于晶体管161的阈值电压时，在晶体管161的背栅中形成P型沟道层，并且晶体管161进入导通状态。因此，NMOS晶体管153的背栅电势降低为输入输出端子111的电势。在形成有晶体管161的源极和漏极的N+扩散层和P阱区域之间存在PN结表面，并且同时在晶体管161中电流主要流过该沟道，从而在PN结表面基本上不产生少数载流子注入。

(2)图13所示为采用晶体管163和164替代开关电路2的二极管155和156的开关电路2b。晶体管163和164具有和图7所示的晶体管135一样的结构，并且用作二极管，其中源极与阳极端子连接，并且漏极、栅极和背栅与阴极端子连接。在图6和图7中已经描述了该晶体管，此处不再进行描述。

(3)图14所示为采用晶体管166和167替代开关电路2的二极管155和156的开关电路2c。晶体管166和167具有和图9所示的晶体管141一样的结构，并且用作二极管，其中NMOS晶体管的漏极、栅极和背栅与阳极端子连接，NMOS晶体管的源极与阴极端子连接。在图8和图9中已经描述了该晶体管，此处不再进行描述。

(4)由于以上述结构配置的晶体管和二极管中不会产生闩锁效应，因此在本发明的开关电路中采用所述晶体管和二极管。

3.实施方式3

下面参照附图描述根据本发明实施方式3的开关电路3。

3.1开关电路3的概述

在开关电路3中，二极管还连接到实施方式1中所述的开关电路1中。在该二极管中，阳极端子与电源电势连接，而阴极端子与PMOS晶体管的背栅连接。PMOS晶体管的背栅电势至少不低于电源电势，并且因此即使在来自输入输出端子的电势输入低于电平转换电路的工作阈值时该电平转换电路仍能正常工作。

在如下说明中，省略和实施方式1相同的描述，从而主要描述和本实施方式的区别部分。此外，在图15中，和实施方式1相同的组成元件具有一样的附图标记。

3.2开关电路3的结构

如图15所示，开关电路3由输入输出端子111、112、PMOS晶体管113、二极管115和116、电平转换电路114以及二极管171构成。尽管在图15中没有描述，但是和图1所示的开关电路1一样，PMOS晶体管113包括两个寄生二极管117和118。除了二极管171及其连接关系以外的组成元件和实施方式1的开关电路1一样，并因此这里省略对其描述。

在二极管171中，阳极端子与电源电势连接，而阴极端子与PMOS晶体管113的背栅连接。当PMOS晶体管113的背栅电势低于电源电势时，则进入导通状态，并因此将电源电势传输给PMOS晶体管113的背栅。可以采用根据需要配置的二极管作为二极管171，但是这里，二极管171具有和图3A所示的二极管115一样的结构。

开关电路3的工作原理与实施方式1中的开关电路1的工作原理一样，因此这里省略对其描述。

3.3效果

通过上述结构，用于构成开关电路3的PMOS晶体管113的背栅电势与输入输出端子111的电势、输入输出端子112的电势和电源电势中的最高电势相同。

在用于构成开关电路3的电平转换电路114中，正高电压源端子与PMOS晶体管113的背栅连接，并且从背栅获得工作电势。如果所获得的工作电势等于或者大于工作阈值，则该开关电路3正常工作。

在本发明的开关电路3中，即使当输入输出端子111和112的电势低于电平转换电路114的工作阈值时，也可以通过二极管171和PMOS晶体管113的背栅施加电源电势。因此，电平转换电路114能够一直正常控制PMOS晶体管113的导通-截止状态。

3.4修改实施例

如图3A到3C所示的PN结用作用于配置上述开关电路3的二极管115、116和171，但是可以采用任意需要的二极管。然而，如同在实施方式1中所述，希望二极管115、116能够减小流过PMOS晶体管113的寄生二极管的正向偏流，并因此有效允许大电流从中流过。此外，当输入输出端子111和112的电势较低时，仅通过二极管171向PMOS晶体管113的背栅传输电势。因此，希望存在一种不产生闩锁效应的结构，并且尤其希望满足实施方式1中所述的两个条件其中之一。

在上述开关电路3中，采用具有图3A所示的结构的PN结二极管作为满足条件1的二极管，但是也可以采用具有图4所示结构的PN结二极管。

此外，同样如实施方式1所述，采用用于满足条件2的晶体管作为二极管。在实施方式1中已经参照图5到9对该晶体管进行了描述，因此这里只进行简要说明。

图16到18所示为其中采用晶体管作为二极管替代各晶体管115、116和171的开关电路。

图16示出采用晶体管173、174和175替代在开关电路3中提供的三个二极管的开关电路3a。晶体管173、174和175具有和图5所示的晶体管131一样的结构。这些都是背栅与地电势连接的NMOS晶体管，并且起二极管作用其中漏极与阴极端子连接，并且源极和栅极与阳极端子连接。

图17所示为采用晶体管176、177和178替代在开关电路3中提供的三个二极管的开关电路3b。晶体管176、177和178具有和图6所示的晶体管135一样的结构，并且用作二极管，其中PMOS晶体管的源极与阳极端子连接，并且漏极、背栅和栅极与阴极端子连接。

图18所示为采用晶体管179、180和181替代在开关电路3中提供的三个二极管的开关电路3c。晶体管179、180和181具有和图8所示的晶体管141一样的结构，并且用作二极管，其中NMOS晶体管的源极与阴极端子连接，漏极、背栅和栅极与阳极端子连接。

4.实施方式4

以下参照附图描述根据本发明的实施方式4的开关电路4。

4.1开关电路4的概述

在开关电路4中，二极管还连接到实施方式2中所述的开关电路2中。在该二极管中，阳极端子与NMOS晶体管153的背栅连接，而阴极端子与地电势连接。晶体管153的背栅电势一定不小于地电势，因此即使输入输出端子的电势高于电平转换电路的工作阈值时该电平转换电路仍能正常工作。在如下说明中，省略和实施方式2相同部分的描述，从而主要描述和本实施方式的区别部分。此外，在图19中，和实施方式2相同的组成元件具有一样的附图标记。

4.2开关电路4的结构

如图19所示，开关电路4由输入输出端子111、112、NMOS晶体管153、二极管155和156、电平转换电路154以及二极管191构成。尽管在图19中没有描述，但是和图10所示的开关电路2一样，NMOS晶体管153包括两个寄生二极管157和158。除了二极管191以外的组成元件及其连接关系都与实施方式2的开关电路2一样，并因此这里省略对其描述。

在二极管191中，阳极端子与NMOS晶体管153的背栅连接，而阴极端子与地电势连接。当NMOS晶体管153的背栅电势大于地电势时，则允许电流以正向方向流动，并因此将NMOS晶体管153的背栅电势降低为地电势。可以采用根据需要配置的二极管作为二极管191，但是作为实施例，二极管191具有和图11所示的二极管155一样的结构。

开关电路4的工作原理与实施方式2中的开关电路2的工作原理一样，因此这里省略对其描述。

4.3效果

通过上述结构，用于构成开关电路4的NMOS晶体管153的背栅电势与输入输出端子111的电势、输入输出端子112的电势和地电势中的最低电势相同。

在用于构成开关电路4的电平转换电路154中，通过负高电压源端子从NMOS晶体管153的背栅获得工作电势。如果所获得的工作电势等于或者小于工作阈值(这里为地电势)，则该开关电路4正常工作。

在本发明的开关电路4中，即使当输入输出端子111和112的电势大于电平转换电路154的工作阈值时，也可以通过二极管191和NMOS晶体管153的背栅施加地电势。因此，电平转换电路154能够一直正常地控制NMOS晶体管153的导通-截止状态。

4.4修改实施例

在上述开关电路4中，将二极管155和156以及191描述为如图11所示的PN结二极管，但是可以采用任意需要的二极管。然而，如实施方式1和2中所述，希望与寄生二极管157、158并联连接的二极管能够减小流过寄生二极管157、158的正向偏流，并因此二极管155、156和191必须有效允许大电流从中流过。此外，当输入输出端子111和112的电势为高时，仅通过二极管191向NMOS晶体管153的背栅传输电势。因此，希望存在一种不产生闩锁效应的结构，并且尤其希望满足实施方式1中所述的两个条件其中之一。

在开关电路4中，采用满足条件1的具有图11所示的结构的PN结二极管。但是也可以采用具有图3A所示结构的PN结二极管。

此外，同样如实施方式2所述，采用晶体管作为满足条件2的二极管。在实施方式1和2中已经参照图6到9以及图12到14中详细描述了该晶体管，因此这里只进行简要说明。图20到22所示为采用晶体管作为二极管以替代各晶体管115、116和171的开关电路。

图20示出采用晶体管196、197和198替代在开关电路4中提供的三个二极管的开关电路4a。晶体管196、197和198和图12中所述的晶体管161一样为背栅连接到电源电势的PMOS晶体管并且用作二极管，其中源极与阳极端子连接，并且漏极和栅极与阴极端子连接。

图21所示为采用晶体管201、202和203替代在开关电路4中提供的三个二极管的开关电路4b。晶体管201、202和203和图7所述中的晶体管135一样，用作二极管，其中PMOS晶体管的源极与阳极端子连接，而漏极、背栅和栅极与阴极端子连接。

图22所示为采用晶体管206、207和208替代在开关电路4中提供的三个二极管的开关电路4c。晶体管206、207和208和图8所述中的晶体管141一样，用作二极管，其中NMOS晶体管的源极与阴极端子连接，而漏极、背栅和栅极与阳极端子连接。

5.实施方式5

以下参照附图描述根据本发明的实施方式5的开关电路5。

5.1开关电路5的概述

在开关电路5中，在实施方式3中所述的开关电路3上还连接有NMOS晶体管和反相器。NMOS晶体管与PMOS晶体管并联连接。当输入输出端子111和112与地电势之间的电势差小于PMOS晶体管113的阈值电压时，开关电路5允许电流通过与PMOS晶体管113并联连接的NMOS晶体管在输入输出端子111和112之间流动。

在如下的描述中，省略和实施方式3相同的描述，从而主要描述和本实施方式的区别部分。此外，在图23中，和实施方式3相同的组成元件具有一样的附图标记。

5.2开关电路5的结构

如图23所示，开关电路5由输入输出端子111、112、PMOS晶体管113、电平转换电路114以及二极管115、116和171、NMOS晶体管211以及反相器212构成。

输入输出端子111、112、PMOS晶体管113、电平转换电路114以及二极管115、116和171和实施方式3所描述的结构以及连接关系相同，因此省略对其的描述。

在NMOS晶体管211中，背栅与地电势连接，源极或者漏极其中之一与输入输出端子111连接，另一个与输入输出端子112连接。栅极与反相器212的输出端子连接，并从反相器212输入H电平(电源电势)或者L电平(地电势)信号。当栅极和输入输出端子111之间的电势差等于或者大于NMOS晶体管211的阈值电压时，或者当栅极和输入输出端子112之间的电势差等于或者大于NMOS晶体管211的阈值电压时，该NMOS晶体管进入导通状态。NMOS晶体管211能够传输的电势范围为从地电势到通过从电源电压中减去阈值电压所得的电势。

反相器212反相从外部电路输入的控制信号并且向NMOS晶体管的栅极输出反相后的控制信号。具体地，如果该控制信号为H电平信号，则反相器212输出L电平(地电势)信号，并且如果控制信号为L电平信号，则反相器212输出H电平(电源电势)信号。

5.3开关电路5的工作原理

以下描述开关电路5的工作原理。这里，电源电势表示为E，输入输出端子111的电势表示为Va，输入输出端子112的电势表示为Vb，PMOS晶体管113的阈值电压表示为Tp，NMOS晶体管211的阈值电压表示为Tn，并且将电平转换电路114的工作阈值表示为Ts。这里，和阈值Tp、Tn以及工作阈值Ts相比，电源电势E足够大。

如在实施方式1所述，可以通过PMOS晶体管113传输的电势限于不小于通过对PMOS晶体管113的阈值电压和地电势(0V)求和所得的数值的电势，即，不低于Tp的电势。

当分别向输入输出端子111、112施加电势时，PMOS晶体管113的背栅电势等于电势Va、Vb和E中的最大值。该背栅电势等于或者大于工作电势值Ts，从而电平转换电路114正常工作。

这里，假设Va＜Tp并且Vb＜Tp。PMOS晶体管113的背栅电势为E。

当控制信号为H电平信号时，电平转换电路114输出PMOS晶体管113的背栅电势E。此时，PMOS晶体管栅极和背栅的电势差为0V，因此PMOS晶体管113进入截止状态。

反相器212反相控制信号并向NMOS晶体管211的栅极输出L电平信号。NMOS晶体管211的背栅与地电势连接，因此NMOS晶体管211进入截止状态。由于PMOS晶体管113和NMOS晶体管211均为截止状态，因此开关电路5截断输入输出端子111和112之间的电流。

当控制信号为L电平信号时，电平转换电路114输出地电势。此时，栅极和背栅的电势差为E，但是输入输出端子111和栅极之间的电势差为Va，并且输入输出端子112和栅极之间的电势差为Vb，二者均低于Tp，因此PMOS晶体管113保持截止状态。

另一方面，反相器212反相L电平控制信号并向NMOS晶体管211输出H电平(电源电势)控制信号。与阈值电压Tp和Tn相比，电源电势E足够大，由此可得到E-Tn＞Tp。此外，由于Tp＞Va，所以E-Tn＞Va。因此，E-Va＞Tn，即，栅极和输入输出端子111之间的电势差等于或者大于NMOS晶体管211的阈值电压，因此NMOS晶体管211进入导通状态。

PMOS晶体管113处于截止状态，而NMOS晶体管211处于导通状态，因此允许电流在输入输出端子111和112之间流动。

5.4效果

如上所述，PMOS晶体管113的背栅电势和输入输出端子111和112以及电源电势中的最高值一样。当控制信号为L电平信号时，电平转换电路114输出地电势，从而在PMOS晶体管113的背栅和栅极之间出现电势差，并且因此PMOS晶体管113预期进入导通状态。但是，当输入输出端子111和栅极之间的电势差以及输入输出端子112和栅极之间电势差都小于PMOS晶体管113的阈值时，PMOS晶体管113保持截止状态。

然而，本实施方式的开关电路5提供有NMOS晶体管211，并且当PMOS晶体管113处于截止状态时，NMOS晶体管211进入导通状态。因此，可以将开关电路5所能传输的电势范围扩大为不低于地电势。

5.5实施方式5的修改实施例

采用图3A所示的PN结二极管作为用于配置上述开关电路5的二极管115、116和171。但是和实施方式1到4一样，可以根据需要替代采用其他二极管，希望采用满足上述条件1和2其中之一的二极管。用于配置上述开关电路5的二极管115、116和171满足条件1。可选地，可以采用具有图4中所示结构的PN结二极管。

此外，如实施方式1到4所示，可以采用晶体管作为满足条件2的二极管。图24到26分别示出设置有用作二极管的晶体管的实施例。在实施方式3中已经陈述了图24到26所示的用于配置开关电路5a到5c的晶体管，并且这里省略对其的描述。

6.实施方式6

如下参照附图描述根据本发明的实施方式6所述的开关电路6。

6.1开关电路6的概述

开关电路6配置有进一步连接到实施方式4中所述的开关电路4的PMOS晶体管和反相器。该PMOS晶体管与NMOS晶体管并联连接。当输入输出端子111和112和电源电势之间的电势差小于NMOS晶体管153的阈值电压，则开关电路6允许电流通过与NMOS晶体管153并联连接的NMOS晶体管在输入输出端子111和112之间流动电流。

在如下的描述中，省略和实施方式4相同的描述，从而主要描述本实施方式的区别部分。此外，在图27中，和实施方式4相同的组成元件具有一样的附图标记。

6.2开关电路6的结构

如图27所示，开关电路6由输入输出端子111、112、NMOS晶体管153、电平转换电路154、二极管155、156和191、PMOS晶体管231以及反相器232构成。

输入输出端子111、112、NMOS晶体管153、电平转换电路154、二极管155、156和191具有与实施方式4所述相同的结构以及连接关系，因此省略对其的描述。

在PMOS晶体管231中，背栅与电源电势连接，源极或者漏极与输入输出端子111连接，另一个与输入输出端子112连接。栅极与反相器232的输出端子连接，并从反相器232输入H电平(电源电势)或者L电平(地电势)信号。当将L电平信号输入到栅极，并且当栅极和输入输出端子111或者112之间的电势差等于或者大于PMOS晶体管231的阈值电压时，或者当栅极和输入输出端子112之间的电势差等于或者大于PMOS晶体管231的阈值电压时，PMOS晶体管231进入导通状态。PMOS晶体管231能够传输的电势范围为从阈值电势到电源电压。

反相器232反相从外部电路输入的控制信号并且向PMOS晶体管231的栅极输出反相后的控制信号。具体地，如果该控制信号为H电平信号，则反相器232输出L电平信号，并且如果控制信号为L电平信号，则反相器232输出H电平信号。

6.3开关电路6的工作原理

以下描述开关电路6的工作原理。这里，电源电势表示为E，输入输出端子111的电势表示为Va，输入输出端子112的电势表示为Vb，NMOS晶体管153的阈值电压表示为Tn，PMOS晶体管231的阈值电压表示为Tp，并且电平转换电路154的工作阈值表示为Ts(0V)。这里，假设与阈值Tp、Tn以及工作阈值Ts相比电源电势E足够大。

如在实施方式2所述，可以通过NMOS晶体管153传输的电势限于不大于通过从电源电势中减去NMOS晶体管153的阈值电压所得的电势，即，不大于E-Tn的电势。

当分别向输入输出端子111、112施加电势时，NMOS晶体管153的背栅电势等于输入输出端子111、112的电势和地电势中的最小值。此时，NMOS晶体管153的背栅电势等于或者小于Ts，从而电平转换电路154正常工作。

这里，假设E-Va＜Tn并且E-Vb＜Tn。此时，NMOS晶体管153的背栅电势为地电势(0V)。

当控制信号为L电平信号时，电平转换电路154输出NMOS晶体管153的背栅电势。此时，NMOS晶体管153栅极和背栅的电势差为0V，因此NMOS晶体管153进入截止状态。

反相器232反相控制信号并向PMOS晶体管231的栅极输出H电平信号。H电平信号输入栅极，因此PMOS晶体管231进入截止状态。

由于NMOS晶体管153和PMOS晶体管231均处于截止状态，因此开关电路6截断输入输出端子111和112之间的电流。

当控制信号为H电平信号时，电平转换电路154输出电源电势。此时，背栅和栅极的电势差为E-0＝E＞Tn。但是，栅极和输入输出端子111之间的电势差为E-Va，并且栅极和输入输出端子112之间的电势差为E-Vb，二者均低于Tp，因此NMOS晶体管153保持截止状态。

另一方面，反相器232反相H电平控制信号并向PMOS晶体管231的栅极输出L电平控制信号。此时，输入输出端子111和PMOS晶体管231的栅极的电势差为Va。于是得到E-Va＜Tn，因此E-Tn＜Va。此外，与Tp和Tn相比电源电势E足够大，由此可得到Tp＜E-Tn。从而得到Tp＜Va，从而PMOS晶体管231的栅极和输入输出端子111之间的电势差等于或者大于阈值电压Tp，因此PMOS晶体管231进入导通状态。

NMOS晶体管153处于截止状态，而PMOS晶体管231处于导通状态，因此电流可以在输入输出端子111和112之间流动。

6.4效果

如上所述，NMOS晶体管153的背栅电势与输入输出端子111和112的电势以及地电势中的最低值一样。当控制信号为H电平信号时，电平转换电路154输出电源电势，从而在NMOS晶体管153的背栅和栅极之间产生电势差。但是，当输入输出端子111和栅极之间的电势差以及输入输出端子112和栅极之间电势差都小于NMOS晶体管153的阈值电压时，NMOS晶体管153保持截止状态。

然而，本实施方式的开关电路6设置有PMOS晶体管231，并且即使当NMOS晶体管153处于截止状态时，由于施加给输入输出端子111和112的电势为高，因此NMOS晶体管153进入导通状态。因此，通过开关电路6所能传输的电势范围的上限扩展为电源电势。

6.5实施方式6的修改实施例

采用图11所示的PN结二极管作为用于配置上述开关电路6的二极管155、156和191。但是和实施方式1到4一样，可以根据需要替代采用其他二极管，希望采用满足上述条件1和2其中之一的二极管。二极管155、156和191满足条件1。可选地，可以采用具有图3A中所示结构的PN结二极管。

此外，如实施方式1到4所示，可以采用晶体管作为满足条件2的二极管。图28到30分别示出设置有用作二极管的晶体管以替代二极管155、156和191的实施例。在实施方式4中已经陈述了图28到30所示的用于配置开关电路6a到6c的晶体管，并且这里省略对其的描述。

7.实施方式7

如下参照附图描述根据本发明的实施方式7所述的开关电路7。

7.1开关电路7的概述

开关电路7配置有与实施方式4中所述的开关电路4并联连接的实施方式3中所述的开关电路3，并且可以传输正电势和负电势。

在如下描述中，省略和实施方式3和4相同的描述，从而主要描述本实施方式的区别部分。

7.2开关电路7的结构

如图31所示，开关电路7由输入输出端子111、112、PMOS晶体管113、电平转换电路114和二极管115、116和171以及NMOS晶体管153、电平转换电路154、二极管155、156和191以及反相器249构成。在图31中，和实施方式3和4相同的组成元件具有和图15和19一样的附图标记。

在开关电路7中，由输入输出端子111、112、PMOS晶体管113、电平转换电路114和二极管115、116和171构成的部分和实施方式3中的开关电路3一样。

在开关电路7中，由输入输出端子111、112、NMOS晶体管153、电平转换电路154、反相器249和二极管155、156和191构成的部分中，在输入输出端子111和实施方式4中的开关电路4的电平转换电路154之间设置有反相器249。

开关电路7k中除反相器249及其连接关系以外的构成组件已经在实施方式3和4中描述了，因此这里，因此省略对其的详细描述。和实施方式3和4一样，PMOS晶体管113和NMOS晶体管153包括由内部PN结表面形成的寄生二极管117、118、157和158，但在图31未示出所述寄生二极管。

反相器249的输入端子与输出控制信号的外部电路连接，并且该输出端子与NMOS晶体管153的栅极连接。反相器249反相从外部电路输入的控制信号并且向电平转换电路154输出反相后的控制信号。

7.3开关电路7的工作原理

以下描述开关电路7的工作原理。

这里，电源电势表示为E，输入输出端子111的电势表示为Va，输入输出端子112的电势表示为Vb，PMOS晶体管113的阈值电压表示为Tp，NMOS晶体管153的阈值电压表示为Tn，并且电平转换电路114的工作阈值表示为Ts。这里，假设和阈值Tp、Tn以及工作阈值Ts相比电源电势E足够大。

如在实施方式1所述，通过PMOS晶体管113传输的电势限于不小于通过将PMOS晶体管113的阈值电压和地电势(0V)求和所得数值，即，不小于Tp的数值。

此外，如在实施方式2所述，通过NMOS晶体管153传输的电势限于不大于通过从电源电势中减去NMOS晶体管153的阈值电压所得的数值，即，不大于E-Tn的电势。

(1)Va≥Tp或者Vb≥Tp

通过NMOS晶体管153传输的电势范围等于或者小于E-Tn，因此当电势位于该范围以外时，NMOS晶体管153一直处于截止状态。当Va或者Vb等于或者小于E-Tn时，通过向输入至栅极的信号切换导通-截止状态。

Va或者Vb等于或者大于Tp，因此PMOS晶体管113正常工作，因此当输入开关电路7中的控制信号为H电平信号时，PMOS晶体管113进入导通状态。当控制信号为L电平信号时，PMOS晶体管113进入截止状态。

反相器249反相来自外部电路的控制信号，并向电平转换电路154输出反相后的控制信号，因此不管是Va还是Vb等于或者小于E-Tn时，PMOS晶体管113和NMOS晶体管153同步地切换导通-截止状态。

(2)E-Tn≥Va或者E-Tn≥Vb

通过PMOS晶体管113传输的电势范围不小于Tp，因此当电势位于该范围以外时，PMOS晶体管113一直处于截止状态。当Va或者Vb等于或者大于Tp时，通过输入至栅极的信号切换导通-截止状态。

Va或者Vb等于或者小于E-Tn，NMOS晶体管153都正常工作，反相器249反相输入给开关电路7的控制信号，当来自外部电路的控制信号为H电平信号时，NMOS晶体管153进入截止状态。当来自外部电路的控制信号为L电平信号时，NMOS晶体管153进入导通状态。

(3)E-Tn≥Va≥Tp或者E-Tn≥Vb≥Tp

此时，Va或者Vb包括在通过PMOS晶体管113传输的电势范围和通过NMOS晶体管153传输的电势范围的共同范围部分内，因此PMOS晶体管113和NMOS晶体管153均正常工作。

此时，反相器249反相从外部电路输入的控制信号，因此电平转换电路114同步地切换PMOS晶体管113和NMOS晶体管153的导通-截止状态。

7.4效果

如上所述，用于配置实施方式7的开关电路7的电平转换电路114和154同步以切换PMOS晶体管113和NMOS晶体管153的导通-截止状态。当从输入输出端子111和112输入的信号等于或者大于PMOS晶体管113的阈值电压时，则根据来自电平转换电路114的信号切换PMOS晶体管113的导通-截止状态。

与从输入输出端子111和112输入的电势无关，PMOS晶体管113和NMOS晶体管153其中至少之一正常工作。因此，开关电路传输很宽范围内的电势，即从正电压到负电压。

在上述描述中，包含在开关电路7中的6个二极管是图3和4中所示的PN结二极管，但是和上述的实施方式一样，可以采用满足条件1或者2的二极管替代所述二极管。

8.实施方式8

如下参照附图描述根据本发明的实施方式8所述的开关电路8。

8.1开关电路8的概述

开关电路8配置有进一步连接到实施方式1中所述的开关电路1的两个PMOS晶体管。在这些PMOS晶体管中，源极或者漏极与PMOS晶体管113的背栅连接，其中PMOS晶体管113用于在输入输出端子之间允许或者截断电流。所述PMOS晶体管根据需要进入导通状态，与二极管115和116并联连接允许电流流动，从而控制流向PMOS晶体管113的寄生二极管的电流。

在如下的描述中，省略和实施方式1相同部分的描述，从而主要描述本实施方式的区别部分。

8.2开关电路8的结构

图32所示为表示开关电路8的结构的电路图。在图32中，和实施方式1相同的组成元件具有一样的附图标记。

如图32所示，开关电路8由PMOS晶体管113、二极管115和116、电平转换电路114、输入输出端子111、112，以及PMOS晶体管301和302构成。PMOS晶体管113、二极管115和116、电平转换电路114、输入输出端子111、112具有和实施方式1相同的结构以及连接关系，因此省略对其的描述。此外，此处省略了实施方式1中所述的寄生二极管117和118。

在PMOS晶体管301中，源极或者漏极与输入输出端子111连接，另一个与PMOS晶体管113的背栅连接。而且，栅极与输入输出端子112连接，同时背栅与PMOS晶体管113的背栅连接。

在PMOS晶体管302中，源极或者漏极与输入输出端子112连接，另一个与PMOS晶体管113的背栅连接。而且，栅极与输入输出端子111连接，同时背栅与PMOS晶体管113的背栅连接。

8.3开关电路8的工作原理

按下述三种情况描述开关电路8的工作方式。为了便于描述，施加给输入输出端子111的电势表示为Va，施加给输入输出端子112的电势表示为Vb，PMOS晶体管113的背栅电势表示为Vbac。

(1)Va＞Vb，Vbac＜Va，并且Vbac＜Vb

假设在向输入输出端子111和112分别施加Va和Vb以前的时间点，PMOS晶体管113的背栅电势满足Vbac＜Va且Vbac＜Vb。此时，Va-Vb不小于PMOS晶体管301的阈值电压。

当Va和Vb分别施加给输入输出端子111和112时，PMOS晶体管301的栅极电势变为Vb。PMOS晶体管301进入导通状态。与二极管115和PMOS晶体管113的寄生二极管并联，该PMOS晶体管301允许电流从输入输出端子111流向PMOS晶体管113的背栅，并且当PMOS晶体管113的背栅电势Vbac变为等于Va时，该电流截止。

此时，PMOS晶体管302的栅极电势为Va。PMOS晶体管113的背栅电势，即，PMOS晶体管302的背栅电势一直等于或者小于Va，因此PMOS晶体管302保持截止状态。

(2)Va＜Vb，Vbac＜Va，并且Vbac＜Vb

假设在向输入输出端子111和112分别施加Va和Vb以前的时间点，PMOS晶体管113的背栅电势小于Va和Vb。此时，Vb-Va不小于PMOS晶体管301的阈值电压。

在该情况，与上述(1)的情况相反，PMOS晶体管302进入导通状态，并允许电流流向与寄生二极管116和PMOS晶体管113的寄生二极管并联连接的PMOS晶体管113的背栅，并且PMOS晶体管301保持截止状态。

(3)Va＜Vbac并且Vb＜Vbac

假设在向输入输出端子111和112分别施加Va和Vb以前的阶段，PMOS晶体管113的背栅电势Vbac大于Va和Vb。

当Va和Vb分别施加给输入输出端子111和112时，PMOS晶体管301的栅极电势变为Vb。PMOS晶体管301的背栅电势为Vbac，与PMOS晶体管113的背栅电势一样，并且Vb＜Vbac，因此PMOS晶体管301进入导通状态。由于Va＜Vbac，因此电流从PMOS晶体管113的背栅流向输入输出端子111。

另一方面，PMOS晶体管302的栅极电势变为Va。PMOS晶体管302的背栅电势为Vbac，与PMOS晶体管113的背栅电势一样，并且Va＜Vbac，因此PMOS晶体管302进入导通状态。由于Vb＜Vbac，因此电流从PMOS晶体管113的背栅流向输入输出端子112。

PMOS晶体管301和302均进入导通状态，允许电流从PMOS晶体管113的背栅流向输入输出端子111和112，并且这样还可以降低PMOS晶体管113的背栅电势Vbac。

如果Va＞Vb，当Vbac＝Va时，在PMOS晶体管302中，背栅和栅极的电势差变为0V，因此PMOS晶体管302进入截止状态。此外，当Vbac＝Va时，PMOS晶体管301保持导通状态，但是由于源极和漏极的电势差为0V，因此电流截止。

如果Va＜Vb，当Vbac＝Vb时，在PMOS晶体管301的背栅和栅极之间的电势差变为0V，因此PMOS晶体管301进入截止状态。此外，当Vbac＝Vb时，PMOS晶体管302保持导通状态，但是由于源极和漏极的电势差为0V，因此电流截止。

8.4效果

如上所述，在开关电路8中，当输入输出端子111的电势大于输入输出端子112的电势时，PMOS晶体管301进入导通状态以允许电流从输入输出端子111流向PMOS晶体管113的背栅。因此，可以控制流向PMOS晶体管113的寄生二极管117(在图32中未示出，但在图1中示出)的正向偏流。另一方面，PMOS晶体管302进入截止状态，从而电流不会通过PMOS晶体管301和302直接从输入输出端子111流向输入输出端子112。

相反，当输入输出端子112的电势大于输入输出端子111的电势时，PMOS晶体管301进入截止状态并且PMOS晶体管302进入导通状态以允许电流从输入输出端子112流向PMOS晶体管113的背栅。因此，可以控制流向PMOS晶体管113的寄生二极管118(在图32中未示出，但在图1中示出)的正向偏流。

而且，当在向输入输出端子111和输入输出端子112施加高电势后，然后施加低电势时，PMOS晶体管301和302均进入导通状态，并且减少了PMOS晶体管113的背栅电势。因此，可以防止由于PMOS晶体管113的衬底偏压影响导致的电流容量(current capacity)降低。

8.5实施方式8的修改实施例

和实施方式1一样，可以采用满足上述条件1或2的二极管代替用于配置开关电路8的二极管115和116。

图33到35所示为提供有用作满足条件2的二极管的晶体管以替代二极管115和116的开关电路。前面已经在实施方式1中描述了这些包含在开关电路中的晶体管，因此这里省略对其的描述。

9.实施方式9

如下参照附图描述根据本发明的实施方式9所述的开关电路9。

9.1开关电路9的概述

开关电路9配置有进一步连接到实施方式2中所述的开关电路2的两个NMOS晶体管。在这些NMOS晶体管中，源极或者漏极与NMOS晶体管153的背栅连接，其中NMOS晶体管153用于在输入输出端子之间允许或者截断电流。所述NMOS晶体管根据需要进入导通状态，与二极管115和116并联连接允许电流流动，从而控制流入NMOS晶体管153的寄生二极管的电流。

在如下的描述中，省略和实施方式2相同部分的描述，从而主要描述本实施方式的区别部分。

9.2开关电路9的结构

图36所示为表示开关电路9的结构的电路图。在图36中，和实施方式2相同的组成元件具有一样的附图标记。

如图36所示，开关电路9由NMOS晶体管153、二极管155和156、电平转换电路154、输入输出端子111、112，以及NMOS晶体管321和322构成。NMOS晶体管153、二极管155和156、电平转换电路154、输入输出端子111、112具有与实施方式2相同的结构以及连接关系，因此省略对其的描述。

在NMOS晶体管321中，源极或者漏极与输入输出端子111连接，另一个与NMOS晶体管153的背栅连接。而且，栅极与输入输出端子112连接，同时背栅与NMOS晶体管153的背栅连接。

在NMOS晶体管322中，源极或者漏极与输入输出端子112连接，另一个与NMOS晶体管153的背栅连接。而且，栅极与输入输出端子111连接，同时背栅与NMOS晶体管153的背栅连接。

9.3开关电路9的工作原理

分如下三种情况描述开关电路9的工作方式。为了便于描述，施加给输入输出端子111的电势表示为Va，施加给输入输出端子112的电势表示为Vb，NMOS晶体管153的背栅电势表示为Vbac。

(1)Va＜Vb，Vbac＞Va，并且Vbac＞Vb

假设Va＜Vb并且在向输入输出端子111和112分别施加Va和Vb以前的时间点，NMOS晶体管153的背栅电势Vbac满足Vbac＞Va且Vbac＞Vb。此时，Vb-Va不小于NMOS晶体管321的阈值电压。

当Va和Vb分别施加给输入输出端子111和112时，NMOS晶体管321的栅极电势变为Vb。NMOS晶体管321进入导通状态。与二极管155和NMOS晶体管153的寄生二极管并联，NMOS晶体管321允许电流从输入输出端子111流向NMOS晶体管153的背栅。当NMOS晶体管153的背栅电势变为等于Va时，该电流截止。

另一方面，NMOS晶体管322的栅极电势为Va。NMOS晶体管153的背栅电势，即，NMOS晶体管322的背栅电势一直等于或者大于Va，因此NMOS晶体管322保持截止状态。

(2)Va＞Vb，Vbac＞Va，并且Vbac＞Vb

假设Va＞Vb，并且在向输入输出端子111和112分别施加Va和Vb以前的时间点，NMOS晶体管153的背栅电势Vbac大于Va和Vb。假设Va-Vb大于NMOS晶体管321和322的阈值电压。

在该情况，与上述(1)的情况相反，NMOS晶体管322进入导通状态，并允许电流从NMOS晶体管153的背栅流向输入输出端子112，与二极管156和NMOS晶体管153的寄生二极管并联，并且NMOS晶体管321保持截止状态。

(3)Va＞Vbac并且Vb＞Vbac

假设在向输入输出端子111和112分别施加Va和Vb以前的阶段，NMOS晶体管153的背栅电势Vbac低于Va和Vb。

当Va和Vb分别施加给输入输出端子111和112时，NMOS晶体管321的栅极电势变为Vb。此时，NMOS晶体管321的背栅电势Vbac小于Vb，因此NMOS晶体管321进入导通状态，并且允许电流从输入输出端子111流向NMOS晶体管153的背栅。

另一方面，NMOS晶体管322的栅极电势变为Va，并且背栅电势Vbac大于Va，因此NMOS晶体管322进入导通状态，并且允许电流从输入输出端子112流向NMOS晶体管153的背栅。

NMOS晶体管321和302均进入导通状态，允许电流从输入输出端子111和112流向NMOS晶体管153的背栅，并且这样还可以提高NMOS晶体管153的背栅电势Vbac。

如果Va＜Vb，当Vbac＝Va时，在NMOS晶体管322中，背栅和栅极的电势差变为0V，因此NMOS晶体管322进入截止状态。此外，当Vbac＝Va时，NMOS晶体管321保持导通状态，但是由于源极和漏极的电势差为0V，因此电流截止。

如果Va＞Vb，当Vbac＝Vb时，在NMOS晶体管321的背栅和栅极的电势一样，因此NMOS晶体管321进入截止状态。此外，当Vbac＝Vb时，在NMOS晶体管322中，由于源极和漏极的电势差为0V，因此电流截止。

9.4效果

如上所述，在开关电路9中，当输入输出端子111的电势低于输入输出端子112的电势时，NMOS晶体管321进入导通状态以允许电流从NMOS晶体管153的背栅流向输入输出端子111。因此，可以控制允许流向NMOS晶体管153的寄生二极管157(但在图2中示出)的正向偏流。另一方面，NMOS晶体管322进入截止状态，从而不会允许电流通过NMOS晶体管321和322直接从输入输出端子111流向输入输出端子112。

相反，当输入输出端子112的电势低于输入输出端子111的电势时，NMOS晶体管321进入截止状态，而NMOS晶体管322进入导通状态，以允许电流从NMOS晶体管153的背栅流向输入输出端子112。因此，可以控制允许流向NMOS晶体管153的寄生二极管158(如图2所示)的正向偏流。

而且，当在向输入输出端子111或输入输出端子112施加低电势后，然后施加高电势时，NMOS晶体管321和322均进入导通状态，并且减少了NMOS晶体管153的背栅电势。因此，可以防止由于NMOS晶体管153的衬底偏压影响导致的电流容量(current capacity)降低。

9.5实施方式9的修改实施例

和实施方式2一样，可以采用满足条件上述条件1或2的二极管代替用于配置开关电路9的二极管155和156。

图37到39所示为提供有用作满足条件2的二极管的晶体管以替代二极管155和156的开关电路。前面已经在实施方式1中描述了这些用于配置开关电路的晶体管，因此这里省略对其的描述。

10.其他修改实施例

以上结合实施方式1到9对本发明进行了描述，但是本发明不限于所述实施方式。本发明还包括如下实施例。

(1)在实施方式1中，一个二极管115与寄生二极管117并联连接，但是本发明不限于该结构。可以采用多个二极管与寄生二极管117并联连接。同样，寄生二极管118可以和多个二极管并联连接，而不仅仅是二极管116。

对于实施方式2到7同样适用；多个二极管可以和寄生二极管并联连接。

(2)此外，任意参照图3、4中所述的PN结二极管、肖特基势垒二极管以及参照图5到9所述的晶体管或者它们的组合可以用作和修改实施例(1)并联连接的多个二极管。

(3)在实施方式1中，可以采用产生压降的元件与寄生二极管117串联连接。例如，可以考虑使用电阻器或者MOS晶体管。通过连接该元件，可以降低施加给寄生二极管117的电压。该方案同样适用于寄生二极管118。

此外，该方案也适用于实施方式2到9；电阻器以及类似元件可以和寄生二极管串联连接。

(4)此外，在本发明中，可以通过不同方式组合上述实施方式1到9。

尽管已经参照附图通过实施例对本发明进行了充分说明，但是显然熟悉本领域的技术人员可以对本发明进行各种修改和改进。因此，如果该变形或者改进没有脱离本发明范围，则其应该解释为包含在本发明范围之内。

Claims

1、一种开关电路，包括：

第一和第二输入输出端子；

金属氧化物半导体晶体管，其源极连接到第一输入输出端子，并且其漏极连接到第二输入输出端子；

第一整流单元，设置在第一输入输出端子和金属氧化物半导体晶体管的背栅之间；

第二整流单元，设置在第二输入输出端子和金属氧化物半导体晶体管的背栅之间提供；

控制单元，基于控制信号控制金属氧化物半导体晶体管的导通/截止状态。

2、根据权利要求1所述的开关电路，其特征在于，

所述第一整流单元与寄生在金属氧化物半导体晶体管的源极和背栅之间寄生二极管具有相同整流方向并且并联连接；并且

所述第二整流单元与寄生在金属氧化物半导体晶体管的源极和背栅之间的寄生二极管具有相同整流方向并且并联连接。

3、根据权利要求1所述的开关电路，其特征在于，所述金属氧化物半导体晶体管包括：

半导体，具有第一电导率类型的区域，其包括背栅；

第二导电类型的第一半导体层，在半导体区域中形成，第一半导体层包括源极；

第二导电类型的第二半导体层，在半导体区域中形成，第二半导体层包括漏极；

其中第一整流单元与寄生在第一半导体层和半导体区域的结表面的寄生二极管具有相同整流方向并且并联连接，第一整流单元为第二电导性类型，在半导体区域中形成，并包括漏极；以及

第二整流单元与寄生在第二半导体层和半导体区域的结表面的寄生二极管具有相同整流方向并且并联连接。

4、根据权利要求2所述的开关电路，其特征在于，所述金属氧化物半导体晶体管是P沟道型晶体管；

第一整流单元和第二整流单元分别提供有阳极端子和阴极端子，阳极端子接收电流的输入而阴极端子输出电流；

第一整流单元的阳极端子连接到第一输入输出端子，而阴极端子连接到金属氧化物半导体晶体管的背栅；并且

第二整流单元的阳极端子连接到第二输入输出端子，而阴极端子连接到金属氧化物半导体晶体管的背栅。

5、根据权利要求4所述的开关电路，其特征在于，还包括：

第三整流单元，其中阳极端子连接到电源电势，并且阴极端子连接到金属氧化物半导体晶体管的背栅；

其中，控制单元从金属氧化物半导体晶体管的背栅获得工作电势。

6、根据权利要求5所述的开关电路，其特征在于，还包括：

辅助晶体管，其是N沟道型金属氧化物半导体晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子，并且其背栅连接到地电势；

其中，控制单元还与金属氧化物半导体晶体管的导通/截止状态同步地控制辅助晶体管的导通/截止状态。

7、根据权利要求4所述的开关电路，其特征在于，还包括：

第一调节晶体管，其是P沟道型金属氧化物半导体晶体管，其源极或漏极连接到第一输入输出端子，而其源极和漏极中的另一个以及其背栅连接到金属氧化物半导体晶体管的背栅，并且其栅极连接到第二输入输出端子；以及

第二调节晶体管，其是P沟道型金属氧化物半导体晶体管，其源极或漏极连接到第二输入输出端子，而其源极和漏极中的另一个以及其背栅连接到金属氧化物半导体晶体管的背栅，并且其栅极连接到第一输入输出端子。

8、根据权利要求4所述的开关电路，其特征在于，所述控制单元基于控制信号，通过输出金属氧化物半导体晶体管的背栅电势或地电势，控制金属氧化物半导体晶体管的导通/截止状态。

9、根据权利要求2所述的开关电路，其特征在于，所述金属氧化物半导体晶体管是N沟道型晶体管；

第一整流单元和第二整流单元分别包括：

阳极端子，其接收电流输入；

阴极端子，其输出电流；

其中第一整流单元的阳极端子连接到金属氧化物半导体晶体管的背栅，而第一整流单元的阴极端子连接到第一输入输出端子；以及

第二整流单元的阳极端子连接到金属氧化物半导体晶体管的背栅，而第二整流单元的阴极端子连接到第二输入输出端子。

10、根据权利要求9所述的开关电路，其特征在于，还包括：

第三整流单元，其中阳极端子连接到金属氧化物半导体晶体管的背栅，并且阴极端子连接到地电势；

11、根据权利要求10所述的开关电路，其特征在于，还包括：

辅助晶体管，其是P沟道型金属氧化物半导体晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子，并且其背栅连接到电源电势；

12、根据权利要求9所述的开关电路，其特征在于，还包括：

第一调节晶体管，其是N沟道型金属氧化物半导体晶体管，其源极或漏极连接到第一输入输出端子，而源极和漏极中的另一个以及其背栅连接到金属氧化物半导体晶体管的背栅，并且其栅极连接到第二输入输出端子；以及

第二调节晶体管，其是N沟道型金属氧化物半导体晶体管，其源极或漏极连接到第二输入输出端子，而源极和漏极中的另一个以及其背栅连接到金属氧化物半导体晶体管的背栅，并且其栅极连接到第一输入输出端子。

13、根据权利要求9所述的开关电路，其特征在于，所述控制单元基于控制信号通过输出金属氧化物半导体晶体管的背栅的电势或电源电势，控制金属氧化物半导体晶体管的导通/截止状态。

14、根据权利要求2所述的开关电路，其特征在于，第一和第二整流单元其中至少之一包括：

第二导电类型的第一半导体区域，在第一导电类型的半导体衬底上形成；

第二导电类型的第一扩散层，在第一半导体区域中形成；

第一导电类型的第二半导体区域，在第一半导体区域中形成；

第一导电类型的第二扩散层，在第二半导体区域中形成；

第二导电类型的第三扩散层，在第二半导体区域中形成；

第一端子，连接到第一扩散层和第二扩散层；以及

第二端子，连接到第三扩散层。

15、根据权利要求2所述的开关电路，其特征在于，第一和第二整流单元其中至少之一包括：

第二导电类型的第一扩散层，在第一半导体区域中形成；

第一导电类型的第二扩散层，在第二半导体区域中形成；

第二导电类型的内部金属氧化物半导体晶体管，在第二半导体区域中形成；

第一端子，连接到第一扩散层、第二扩散层、内部金属氧化物半导体晶体管的源极或漏极、以及内部金属氧化物半导体晶体管的栅极；以及

第二端子，连接到内部金属氧化物半导体晶体管的源极和漏极中的另一个。

16、根据权利要求15所述的开关电路，其特征在于，内部金属氧化物半导体晶体管的阈值电压低于寄生二极管的内置电势。

17、根据权利要求2所述的开关电路，其特征在于，第一和第二整流单元其中至少之一是肖特基势垒二极管。

18、根据权利要求2所述的开关电路，其特征在于，还包括：

分压单元，其导致金属氧化物半导体晶体管的源极和第一输入输出端子之间的预定压降，和/或金属氧化物半导体晶体管的漏极和第二输入输出端子之间预定压降。

19、一种开关电路，包括：

第一和第二输入输出端子；

P沟道型金属氧化物半导体晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子；

第一整流单元，其阳极端子连接到第一输入输出端子，而其阴极端子连接到P沟道型金属氧化物半导体晶体管的背栅，阳极端子接收电流输入而阴极端子输出电流；

第二整流单元，其阳极端子连接到第二输入输出端子，而其阴极端子连接到P沟道型金属氧化物半导体晶体管的背栅，

第三整流单元，其阳极端子连接到电源电势，而其阴极端子连接到P沟道型金属氧化物半导体晶体管的背栅；

第一控制单元，其从P沟道型金属氧化物半导体晶体管的背栅获得工作电势，并且基于控制信号控制P沟道型金属氧化物半导体晶体管的导通/截止状态；

N沟道型金属氧化物半导体晶体管，其源极连接到第一输入输出端子，而其漏极连接到第二输入输出端子；

第四整流单元，其阳极端子连接到N沟道型金属氧化物半导体晶体管的背栅，而其阴极端子连接到第一输入输出端子；

第五整流单元，其阳极端子连接到N沟道型金属氧化物半导体晶体管的背栅，而其阴极端子连接到第二输入输出端子；

第六整流单元，其阳极端子连接到N沟道型金属氧化物半导体晶体管的背栅，而其阴极端子连接到地电势；并且

第二控制单元，其从N沟道型金属氧化物半导体晶体管的背栅获得工作电势，并且基于控制信号控制N沟道型金属氧化物半导体晶体管的导通/截止状态。

20、一种二极管，包括：

第二导电类型的第一扩散层，在第一半导体区域中形成；

第一导电类型的第二扩散层，在第二半导体区域中形成；

第二导电类型的第三扩散层，在第二半导体区域中形成；

第一端子，连接到第一扩散层和第二扩散层；以及

第二端子，连接到第三扩散层。

21、根据权利要求20所述的二极管，其特征在于，

第一导电类型是P型，而第二导电类型是N型；

第一端子是阳极端子，阳极端子接收电流；以及

第二端子是阴极端子，阴极端子输出电流。

22、一种二极管，包括：

第二导电类型的第一扩散层，在第一半导体区域中形成；

第一导电类型的第二扩散层，在第二半导体区域中形成；