[go: up one dir, main page]

CN1288290A - 半导体集成电路的输入缓冲器 - Google Patents

半导体集成电路的输入缓冲器 Download PDF

Info

Publication number
CN1288290A
CN1288290A CN00133116A CN00133116A CN1288290A CN 1288290 A CN1288290 A CN 1288290A CN 00133116 A CN00133116 A CN 00133116A CN 00133116 A CN00133116 A CN 00133116A CN 1288290 A CN1288290 A CN 1288290A
Authority
CN
China
Prior art keywords
circuit
working method
input buffer
semiconductor integrated
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN00133116A
Other languages
English (en)
Other versions
CN1156979C (zh
Inventor
R·福伊勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1288290A publication Critical patent/CN1288290A/zh
Application granted granted Critical
Publication of CN1156979C publication Critical patent/CN1156979C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Amplifiers (AREA)

Abstract

本发明涉及一种半导体集成电路,包括所述半导体电路(1)的一个第一工作方式和一个第二工作方式,包括多个输入缓冲器(IB1;IBn),它们分别具有一个用于输入信号(IN1;INn)的接线端子。还包括至少一个输入缓冲器(IB1),它用于通过其输入信号(IN1)控制在工作方式之间的转换,所述用于控制在工作方式之间的转换的输入缓冲器(IB1)具有一个包括反相电路(11)的驱动电路(10);所述驱动电路可根据规则被驱动进入第一和第二工作方式。其他输入缓冲器(IB2;IBn)分别具有一个差动放大器电路(DA);它在第二工作方式中关闭。通过以上方案可在较低的供电电压下可靠地切换反相电路,并减小所述半导体电路的最小电流消耗

Description

半导体集成电路的输入缓冲器
本发明涉及一种具有不同工作方式的半导体集成电路的输入缓冲器。带有输入缓冲器的集成电路一般也称为输入缓冲器，其作用例如是将集成电路与外部输入输入信号连接。经常使用的公知输入缓冲器驱动电路例如是CMOS反相电路，该电路的特点首先是开关速度高，而且静态损耗电流小。
然而，特别是对于具有相对较低供电电压的集成电路而言，简单的CMOS反相电路就其特定的功能而言，已经无法满足要求。由于反相电路局部具有更低的开关阈值，存在一定的危险是，输入信号的开关电平出现检测错误。其后果是出现错误的开关过程。此外还存在一个不可忽视的不断积累故障信号的问题，因为反相电路的故障敏感性会由于供电电压过低造成的较低开关电平而增加。
为了避免上述缺点，输入缓冲器驱动电路例如为差动放大器，其中在一个输入端送入输入信号，在另一个输入端送入一个用于控制开关阈值的可变参考电位。一般而言，通过一个差动放大器电路将会有静态电流流动，当使用多个具有差动放大器的输入缓冲器时，例如会大大降低集成电路的最小允许电流。
为了在集成电路的省电工作方式中实现比正常工作方式更小的电流消耗，输入缓冲器的差动放大器并不用于省电工作方式，大多将其关闭。输入缓冲器和差动放大器其输入信号用于控制半导体电路工作方式的切换，该缓冲器在激活状态下保持其功能，以便保证迅速切换，或者它也同样关闭。这样就造成相应的输入缓冲器具有相对较长的激活时间。
本发明的任务是，提供一种具有输入缓冲器的半导体电路，它在该半导体电路的多种工作方式之一中具有尽可能小的输入缓冲器耗电量，而且具有相对较小的面积需求。
以上任务通过权利要求1的特征部分所述半导体集成电路方案得到解决。其它有利的改进和完善体现在从属权利要求所述方案中。
所述的半导体集成电路包括多个输入缓冲器，它们分别具有一个用于输入信号的接线端子。为实现在一个第一工作方式和一个第二工作方式之间的转换控制，所述半导体电路包括至少一个输入缓冲器，它具有一个包括反相电路的驱动电路，所述驱动电路可根据规则被驱动进入第一和第二工作方式，其他输入缓冲器分别具有一个差动放大器电路，它在第二工作方式中关闭。所述第一工作方式例如用于半导体电路的正常运行，所述第二工作方式用于半导体电路的省电运行，该方式和正常运行方式相比具有更低的最小耗电量。
在工作方式的转换控制中使用了一个带有反相电路的驱动电路，所以和使用差动放大器电路的方式相比，前者可实现更小的静态最小电流消耗。所述反相电路的设计可保证，与差动放大器电路相比，在使用相对更低的供电电压的情况下，能够得到同样优良和可靠的开关特性。所述输入缓冲器的反相电路可以在第一和第二工作方式中按常规方式驱动。为减小在第二工作方式中的静态最小电流消耗，可将第二工作方式中不使用的输入缓冲器或者其差动放大器关闭。
本发明所述半导体电路的另一个特点是，其面积相对较小，因为所述反相电路可以在两种工作方式中按常规方式驱动，所以不再需要额外的电路，如差动放大器电路。因此本发明所述半导体电路的优点特别是可以使用在移动工作的电路中，例如移动电话或者手提电脑。
在本发明的一个实施例中，所述反相电路具有开关晶体管和一个磁滞晶体管，后者的控制端子连接在驱动电路的输出端，而且其控制线段平行于开关晶体管的控制线段。通过配置磁滞晶体管，就反相电路的开关阈值而言，特别是在迄今为止一直是关键性的输入信号低-高过渡过程中实现更高的开关阈值。
在本发明的另一个有利的实施例中，为控制工作方式之间的转换，所述输入缓冲器的驱动电路具有另一个反相电路它与上述反相电路串联连接。通过在磁滞晶体管的控制极接线之前配置另一个反相电路，除了可实现磁滞晶体管的完全截止外，还可实现磁滞晶体管控制输入端的控制信号的更大的脉冲波前缘上升陡度，从而实现极短的开关时间。
在本发明的另一个实施例中，所述反相电路具有至少两个导通类型不同的开关晶体管，该晶体管根据其导通类型具有不同的尺寸。例如在使用CMOS反相级时，考虑到其电流输出能力，P沟道晶体管的尺寸要大于N沟道晶体管的尺寸。以此方式可在较小的供电电压下至少部分地补偿P沟道晶体管导通性能的下降。与此相关的是除了开关晶体管可有不同的尺寸外，作为选择和补充，同样可以将较多数量的P沟道晶体管串联在一起，从而提高P沟道晶体管的电流输出能力。
下面对照附图所示实施例对本发明作进一步的说明。
图1表示一个具有输入缓冲器的半导体集成电路的示意图，
图2表示输入缓冲器的驱动电路，其中包括一个差动放大器，
图3表示输入缓冲器的驱动电路，其中包括一个反相电路，
图1表示的是一个具有输入缓冲器IB1至IBn的半导体集成电路1的示意图。所述输入缓冲器IB1至IBn各自具有输入信号接线端子IN1至INn。半导体电路1包括一个第一工作方式和一个第二工作方式，两者例如分别对应于所述半导体电路的正常工作方式和省电工作方式(功率降低模式)。为控制所述工作方式之间的转换，其中例如设置了一个输入缓冲器IB1。通过其接线端子IN1可控制所述集成式半导体电路1是处在第一工作方式中，还是处在第二工作方式中。特别是在集成式半导体存储器中，例如同步DRAM，为此还应用了两个输入信号。根据一个对应的激活信号，所述半导体存储器在下一个激活时钟信号作用下，从省电工作方式转换到正常工作方式。其中的目的是，尽量无延迟地在激活时钟信号的开关脉冲前缘之后，使所述半导体存储器重新完全进入工作状态。
图1中所示的其他输入缓冲器IB2至Ibn均具有差动放大器电路。具有差动放大器的输入缓冲器IB2至Ibn之一的一个驱动电路见图2所示。差动放大器DA的输入信号就是用于调节差动放大器DA的开关阈值的信号IN和参考电位Vref。输入缓冲器IB的输出信号就是信号OUT。为尽量保持较低的静态最小电流消耗，只用于一个工作方式，而在第二工作方式中不使用的输入缓冲器IB2至Ibn被关闭。
图3表示的实施例是输入缓冲器IB1的驱动电路，它用于控制所述工作方式之间的切换。所示驱动电路10中包括一个反相电路11，同由两个开关晶体管T1和T2组成，其控制端与输入信号IN1相连。所述晶体管T1和T2以其控制线段串联在一起，其中的晶体管T1是P沟道型，它与正极供电电压V1相连，晶体管T2是N沟道型，它与参考电位GND相连。设置在反相电路11后面的是一个反相电路12及其开关晶体管T11和T12，其连接与反相电路11相同。此外，所述反相电路11还具有一个磁滞晶体管HT，其控制端与具有输出信号OUT的驱动电路输出端相连，并且其控制线段平行于晶体管T1的控制线段布置。
如果所述磁滞晶体管HT处在导通状态(信号IN1处在低电位状态，即位于参考电位GND)，则下一次信号IN1过渡到高电位状态(供电电位V1)时，反相电路11的开关阈值将移到更高的电位值。这样例如可在相对较低的供电电压下出现较高的干扰电压，但是还是处在已经提高了的开关阈值以下，不会导致驱动电路10出现错误的开关过程。所以高-低电位的过渡一般不会受到相对较低的供电电压的影响。
这一效果可进一步通过尺寸非对称的开关晶体管T1和T2得到支持。P沟道型晶体管T1由于其电路输出特性，其尺寸大于N沟道型晶体管T2。同样也可将若干个P沟道型晶体管T1并联布置，从而提高其整体导通特性。
还另外设置了一个反相电路12，其输出端与磁滞晶体管HT的控制端相连，所以能加速其开关脉冲的上升。在交点K上的电位值等于反相电路12的阈值电压时，即可满足磁滞晶体管HT完全导通或者截止的条件。所以该方案可整体提高驱动电路10的开关速度。

Claims (5)

1．一种半导体集成电路，包括：
   -所述半导体电路(1)的一个第一工作方式和一个第二工作方式，
   -多个输入缓冲器(IB1；IBn)，它们分别具有一个用于输入信号(IN1；INn)的接线端子，
   -还包括至少一个输入缓冲器(IB1)，它用于通过其输入信号(IN1)控制在工作方式之间的转换，
   -所述用于控制在工作方式之间的转换的输入缓冲器(IB1)具有一个包括反相电路(11)的驱动电路(10)，所述驱动电路可根据规则被驱动进入第一和第二工作方式，
   -其他输入缓冲器(IB2；IBn)分别具有一个差动放大器电路(DA)，它在所述第二工作方式中关闭。
2．如权利要求1所述的半导体集成电路，
   其特征在于，所述第一工作方式用于半导体电路(1)的正常运行，所述第二工作方式用于半导体电路(1)的省电运行。
3．如以上权利要求的其中任一所述的半导体集成电路，
   其特征在于，所述反相电路(11)具有开关晶体管(T1，T2)和一个磁滞晶体管(HT)，后者的控制端子连接在驱动电路(10)的输出端(OUT)，而且其控制线段平行于开关晶体管(T1)的控制线段。
4．如权利要求3所述的半导体集成电路，
   其特征在于，所述反相电路(11)具有驱动电路(10)的第一反相电路，并且所述驱动电路(10)具有另一个反相电路(12)，它与第一反相电路(11)串联连接。
5．如以上权利要求的其中任一所述的半导体集成电路，
   其特征在于，所述反相电路(11)具有至少两个导通类型不同的开关晶体管(T1，T2)，该晶体管根据其导通类型具有不同的尺寸。
CNB001331167A 1999-09-15 2000-09-15 半导体集成电路的输入缓冲器 Expired - Fee Related CN1156979C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE19944248A DE19944248C2 (de) 1999-09-15 1999-09-15 Inputbuffer einer integrierten Halbleiterschaltung
DE19944248.7 1999-09-15

Publications (2)

Publication Number Publication Date
CN1288290A true CN1288290A (zh) 2001-03-21
CN1156979C CN1156979C (zh) 2004-07-07

Family

ID=7922142

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001331167A Expired - Fee Related CN1156979C (zh) 1999-09-15 2000-09-15 半导体集成电路的输入缓冲器

Country Status (7)

Country Link
US (1) US6480039B1 (zh)
EP (1) EP1091491A1 (zh)
JP (1) JP2001111407A (zh)
KR (1) KR100725677B1 (zh)
CN (1) CN1156979C (zh)
DE (1) DE19944248C2 (zh)
TW (1) TW463462B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320759C (zh) * 2003-07-24 2007-06-06 索尼株式会社 输入缓冲器电路和具有该输入缓冲器电路的半导体设备
CN100581061C (zh) * 2006-10-27 2010-01-13 旺宏电子股份有限公司 低电压互补金属氧化物半导体制作的三态缓冲器
CN102314189A (zh) * 2010-07-02 2012-01-11 南亚科技股份有限公司 混合模式输入缓冲器、操作输入缓冲器的方法及集成电路
CN103795398A (zh) * 2012-10-30 2014-05-14 三星电机株式会社 输入缓冲电路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100506929B1 (ko) * 2002-08-08 2005-08-09 삼성전자주식회사 동기형 반도체 메모리 장치의 입력버퍼
JP4736313B2 (ja) 2002-09-10 2011-07-27 日本電気株式会社 薄膜半導体装置
DE10244516B4 (de) 2002-09-25 2006-11-16 Infineon Technologies Ag Integrierte Schaltung mit einer Eingangsschaltung
US8179345B2 (en) * 2003-12-17 2012-05-15 Samsung Electronics Co., Ltd. Shared buffer display panel drive methods and systems
US8144100B2 (en) 2003-12-17 2012-03-27 Samsung Electronics Co., Ltd. Shared buffer display panel drive methods and systems
US6891763B1 (en) 2003-12-23 2005-05-10 Infineon Technologies Ag Input buffer with differential amplifier
KR100611402B1 (ko) 2004-07-26 2006-08-11 주식회사 하이닉스반도체 저전류 소모형 ｃｋｅ 버퍼
US20060261862A1 (en) * 2005-05-23 2006-11-23 Frank Baszler Apparatus and method for preventing static current leakage when crossing from a low voltage domain to a high voltage domain
KR100930407B1 (ko) * 2008-01-18 2009-12-08 주식회사 하이닉스반도체 입력회로를 가지는 반도체 집적회로
KR102155190B1 (ko) 2014-05-12 2020-09-11 삼성전자주식회사 입력 버퍼 및 이를 포함하는 메모리 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5679522A (en) * 1979-11-30 1981-06-30 Seiko Epson Corp Cmos schmitt trigger circuit
JPS6037820A (ja) * 1983-08-10 1985-02-27 Hitachi Micro Comput Eng Ltd 論理ｌｓｉにおける入出力回路
JPH0197016A (ja) * 1987-10-09 1989-04-14 Fujitsu Ltd 半導体集積回路装置
US4999519A (en) * 1987-12-04 1991-03-12 Hitachi Vlsi Engineering Corporation Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier
US5414663A (en) * 1992-07-09 1995-05-09 Creative Integrated Systems, Inc. VLSI memory with an improved sense amplifier with dummy bit lines for modeling addressable bit lines
US5151622A (en) * 1990-11-06 1992-09-29 Vitelic Corporation CMOS logic circuit with output coupled to multiple feedback paths and associated method
US5223751A (en) * 1991-10-29 1993-06-29 Vlsi Technology, Inc. Logic level shifter for 3 volt cmos to 5 volt cmos or ttl
JPH06120807A (ja) * 1991-12-12 1994-04-28 Hitachi Ltd 半導体集積回路装置
EP0587938B1 (de) * 1992-09-18 1996-03-13 Siemens Aktiengesellschaft Integrierte Pufferschaltung
US5440248A (en) * 1994-01-31 1995-08-08 Texas Instruments Incorporated Power-saver differential input buffer
JPH07245558A (ja) * 1994-03-03 1995-09-19 Hitachi Ltd 半導体装置の入力回路
US5488322A (en) * 1994-08-29 1996-01-30 Kaplinsky; Cecil H. Digital interface circuit with dual switching points for increased speed
FR2750240B1 (fr) * 1996-06-20 1998-07-31 Sgs Thomson Microelectronics Generateur de reference de tension
DE19722158C1 (de) * 1997-05-27 1998-11-12 Siemens Ag Eingangsschaltung für eine integrierte Schaltung
JPH1127136A (ja) * 1997-07-07 1999-01-29 Hitachi Ltd 半導体集積回路装置
KR100266011B1 (ko) * 1997-10-01 2000-09-15 김영환 히스테리시스입력버퍼
US6232818B1 (en) * 1998-05-20 2001-05-15 Xilinx, Inc. Voltage translator
TW440767B (en) * 1998-06-02 2001-06-16 Fujitsu Ltd Method of and apparatus for correctly transmitting signals at high speed without waveform distortion
US6131168A (en) * 1999-03-18 2000-10-10 Agilent Technologies System and method for reducing phase error in clocks produced by a delay locked loop

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1320759C (zh) * 2003-07-24 2007-06-06 索尼株式会社 输入缓冲器电路和具有该输入缓冲器电路的半导体设备
CN100581061C (zh) * 2006-10-27 2010-01-13 旺宏电子股份有限公司 低电压互补金属氧化物半导体制作的三态缓冲器
CN102314189A (zh) * 2010-07-02 2012-01-11 南亚科技股份有限公司 混合模式输入缓冲器、操作输入缓冲器的方法及集成电路
CN102314189B (zh) * 2010-07-02 2013-12-25 南亚科技股份有限公司 混合模式输入缓冲器、操作输入缓冲器的方法及集成电路
CN103795398A (zh) * 2012-10-30 2014-05-14 三星电机株式会社 输入缓冲电路

Also Published As

Publication number Publication date
DE19944248C2 (de) 2002-04-11
KR100725677B1 (ko) 2007-06-07
EP1091491A1 (de) 2001-04-11
DE19944248A1 (de) 2001-03-29
JP2001111407A (ja) 2001-04-20
US6480039B1 (en) 2002-11-12
KR20010050477A (ko) 2001-06-15
CN1156979C (zh) 2004-07-07
TW463462B (en) 2001-11-11

Similar Documents

Publication Publication Date Title
US4918339A (en) Data output circuit
CN1156979C (zh) 半导体集成电路的输入缓冲器
KR930008656B1 (ko) 노이즈가 억제되는 데이타 출력 버퍼
US4612466A (en) High-speed output driver
EP2216905B1 (en) Method of controlling an IGBT and a gate driver
JPH055407B2 (zh)
EP0214787A2 (en) Bus driver circuit
US6265892B1 (en) Low noise output buffer
US4494018A (en) Bootstrapped level shift interface circuit with fast rise and fall times
JPS62256531A (ja) デジタル論理駆動回路
US6366520B1 (en) Method and system for controlling the slew rate of signals generated by open drain driver circuits
CN101527556A (zh) 输出讯号驱动电路及驱动输出讯号的方法
CN1113365A (zh) 双cmos的ecl-cmos电平转换器
CN116345878A (zh) 一种死区时间控制电路
US7202710B2 (en) Apparatus and method for handling interdevice signaling
US20050254312A1 (en) Memory I/O driving circuit with reduced noise and driving method
JPH03175728A (ja) 半導体メモリ装置
EP0614293B1 (en) Multiplexer
CN1277355C (zh) 具有数据重载功能的发射极耦合逻辑电路
US6304112B1 (en) Integrated circuit provided with a fail-safe mode
JPH03295314A (ja) Ｂｉ―ＣＭＯＳ論理回路
CN1213220A (zh) 降低因接入输出驱动器带来的干扰的电路设备
KR930000959B1 (ko) 데이터 출력회로
CN1231547A (zh) 低功率输入缓冲器
JPH0360520A (ja) 半導体集積回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee

Owner name: INFINEON TECHNOLOGIES AG

Free format text: FORMER NAME: INFENNIAN TECHNOLOGIES AG

CP01 Change in the name or title of a patent holder

Address after: Munich, Germany

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: INFINEON TECHNOLOGIES AG

TR01 Transfer of patent right

Effective date of registration: 20130619

Address after: Munich, Germany

Patentee after: QIMONDA AG

Address before: Munich, Germany

Patentee before: Infineon Technologies AG

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20160113

Address after: German Berg, Laura Ibiza

Patentee after: Infineon Technologies AG

Address before: Munich, Germany

Patentee before: QIMONDA AG

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040707

Termination date: 20170915

CF01 Termination of patent right due to non-payment of annual fee