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CN1213220A - 降低因接入输出驱动器带来的干扰的电路设备 - Google Patents

降低因接入输出驱动器带来的干扰的电路设备 Download PDF

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Abstract

本发明涉及用延迟节(13)降低因接入一具有多级的输出驱动器(11,12)带来干扰的电路设备。延迟节是这样构成的,即:供电电压越高,则由它对各级提供的接通或断开信号的信号延迟越大。

Description

降低因接入输出驱动器带来的干扰的电路设备
本发明涉及降低因接入输出驱动器带来的干扰的电路设备，其中将在各单级之间具有时间延迟的开关信号，输送给用于接通和断开输出驱动器的各单级，以便逐级接通输出驱动器。这类电路设备由例如DE4200680A1和专业书“Digital MOS IntegratedCircuit Ⅱ”Mohamed Ⅰ.Elmasry 1992,ISBN 0-87942-275-0,p385～392，尤其是p388的图5所公知。
当输出驱动器级同时接到各自的输出级时，在具有大量输出端，例如16或更多的输出端的数字半导体结构器件内，出现供电电压的严重干扰。此外这种现象一般也作为“dI/dt噪声”，“本底脉动噪声”，“同时开关噪声”等公知。在接通和断开高输出电流时干扰最大。
这意味着：供电电压越高，在同时开关多个输出驱动器级时，影响供电电压的干扰越大，因为高供电电压恰好是对开关大输出电流所必需的。
现在为了设法补救，已经有一种电路设备，在该电路设备不再同时接通彼此并行安放的输出驱动器级，而是有时间延迟接通，以便降低受同时接通制约的供电电压的干扰。通过彼此并行安放的单输出驱动器级的这种时间延迟或分级接通，限制因数字半导体结构器件的寄生电感制约的电流变化。
图3给出了具有输出驱动器级1,2的这种电路设备，这些输出驱动器级1,2，经一输入接头3控制，并且并联在输出接头4上。输出驱动器级1,2的控制是这样实现的，首先控制输出驱动器级1，紧接着控制输出驱动器级2，其中这种延迟通过延迟节5实现。这时延迟节5是这样工作的，由延迟节5提供的时间延迟，随供电电压VCC的上升而减少。
各单个输出端驱动器级相互的时间延迟接通，对于降低上述供电电压的干扰显示极大的优点。但是这个优点是通过各单个输出驱动器级的时间延迟接通提高相应的电路设备的总的信号延迟而达到的。此外，当接通单个输出驱动器级之间的时间延迟最长时，即在较低的供电电压条件下，这种不希望的效应最强。其原因在于：在应用普通输出驱动器的传统的电路设备里，具有较低供电电压的信号延迟变长。换句话说，供电电压越高，则单个输出驱动级之间的时间延迟越短。但是这意味着：在较高的供电电压情况下，当本来出现最多干扰时，干扰减小的效果最小。因此，为降低因接通输出驱动器产生的干扰的现行电路设备，特别在高供电电压情况下的工作完全不能令人满意，因为通过输出驱动器级间形成的短时间延迟越来越难避免干扰。
因此本发明的任务是改进本文一开始所述类型的电路设备，使得该电路设备能够在高供电电压情况下也保证有效的降低干扰。
根据本发明在为降低因接通输出驱动器产生干扰的电路设备里，该任务以下方式解决，即：供电电压越高，则接通信号越迟地输送给输出驱动器。换句话说，在本发明的电路设备里，供电电压越高，则接通信号的信号延迟就越大。
于是对本发明的电路设备重要的是：随着供电电压上升在各单个输出驱动器级的接通或断开间的延迟变大。因此，这是只有在实际上必需时，即在变高的供电电压情况下，干扰才被降低。在“最不利的情况下”，当供电电压极高，因而干扰也很大时，延迟最大，这又重新导致干扰最明显的降低。
促使供电电压越高，接通信号或断开信号越慢输送给输出驱动器级的延迟电路能以不同方式实施。一可能的例子在于：提出具有电流源的传统的CMOS变换电路作为延迟电路。这种电流源在这里限制变换电路的所谓的“下拉”(Pull-down)，电流，以致在供电电压上升时，较迟接通或断开串接的输出驱动器级。
本发明依靠附图详细说明如下。即：
图1本发明电路设备的一实施例，
图2延迟电路可能的有利的实施例，
图3具有两个输出驱动器级和一个现行的延迟电路的电路原理图。
图3在本文一开始已经解释，在图中对于彼此相当的构件应用相同的相关符号。
图1给出本发明电路设备的一实施例。由N沟道MOS晶体管构成的输出驱动器级11经过变换电路(Inverter)8,9接到输入接头3，以及也由N沟道MOS晶体管构成的输出驱动器级12经一延迟节13和一变换电路10接到输入接头3上。因此，变换电路8,9和10以及延迟节13处于供电电压VCC和参考电压VSS之间。
与现行的电路设备(参照图3)的延迟节5相反，延迟节13是这样工作的，即随着供电电压上升延迟增加。
抛弃技术现状，本发明的电路设备具有延迟节13，在延迟节13随着供电电压VCC上升延迟增加。这就是说，供电电压VCC越高，输出驱动器级11和12接通或断开之间时间延迟越长。
图2形象化说明延迟节13的一种可能的实施例。在该实施例中延迟节13由一CMOS变换电路6和与其串联的由一晶体管7构成的恒流源组成。恒流源限制CMOS变换电路6的“下拉”电流，以致在这里随着供电电压VCC上升在输入端和输出端之间得到的延时增加。这时晶体管7栅极上的供电电压VB用于调整所希望的延迟。

Claims (4)

1．电路设备，降低因接入一具有多级的输出驱动器(11,12)带来的干扰，其中在各单级之间具有时间延迟的开关信号输送给接通和断开输出驱动器(11,12)的各单级，以便逐级接通输出驱动器级(11,12)，其特征为：供电电压(VCC)越高，开关信号输入给输出驱动器级(11,12)越迟。
2．根据权利要求1所述的电路设备，其特征为：输出驱动器(11,12)的控制输入端之间接入一延迟节(13)。
3．根据权利要求2所述的电路设备，其特征为：延迟节(13)由一CMOS变换电路(6)和与其串联的恒流源组成。
4．根据权要求3所述的电路设备，其特征为：恒流源具有一晶体管(7)。
CNB981197310A 1997-09-30 1998-09-29 降低因接入输出驱动器带来的干扰的电路设备 Expired - Fee Related CN1156081C (zh)

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