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CN116345878A - 一种死区时间控制电路 - Google Patents

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CN116345878A
CN116345878A CN202310546876.5A CN202310546876A CN116345878A CN 116345878 A CN116345878 A CN 116345878A CN 202310546876 A CN202310546876 A CN 202310546876A CN 116345878 A CN116345878 A CN 116345878A
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arm power
inverter
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combination unit
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李博
邵超
李敏
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Shanghai Shiningic Electronic Technology Co ltd
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Abstract

一种死区时间控制电路，包括检测控制模块、驱动模块和功率器件模块；所述功率器件模块包括上臂功率晶体管Q1和下臂功率晶体管Q2；所述驱动模块包括上臂功率晶体管驱动反相器组和下臂功率晶体管驱动反相器组；检测控制模块包括用于启闭所述上臂功率晶体管Q1第一逻辑组合单元和用于启闭下臂功率晶体管Q2第二逻辑组合单元。本发明用于避免芯片在电源电压转换过程中出现电源电压到地线之间出现穿通现象，且可以降低芯片死区时间内的损耗。

Description

一种死区时间控制电路
技术领域
本发明属于集成电路技术领域，涉及一种死区时间控制电路。
背景技术
降压驱动电路为降压转换芯片中的一个模块，为了避免芯片在电源电压转换过程中出现电源电压到地线之间出现穿通现象，死区时间控制电路应运而生，其常用于执行降压转换芯片在正常工作时的保护控制电路。
死区时间控制电路通常包括降压驱动电路。请参阅图1，图1所示为现有技术中降压驱动电路的示意图。如图1所示，该电路包括驱动单元和功率晶体管。其中，驱动单元包括数个反相器，并且越靠近功率晶体管的反相器，尺寸越大。功率晶体管包括功率晶体管Q1和功率晶体管Q2。
当时钟信号CLK进行高低电平变换的时候，其功率晶体管Q1和功率晶体管Q2也会同时进行高低电平变换，在功率晶体管Q1和功率晶体管Q2变换的过程中，功率晶体管Q1和功率晶体管Q2会同时短暂导通，使得产生一个从电源VIN到接地端GND的电流，称为穿通电流。
请参阅图2，图2所示为现有技术中降压驱动电路的波形示意图。如图2所示，电流IQ1和电流IQ2为穿通电流，该穿通电流IQ1和IQ2的存在会带来两点危害：
①、会降低降压芯片的转换效率；
②、该穿通电流过大会导致芯片烧毁。
请参阅图3，图3为现有技术中另一避免穿通电流的降压驱动控制电路的示意图。如图3所示，该电路包括检测控制单元、驱动单元和功率器件单元组成。检测控制单元包括检测延时单元1、检测延时单元2和逻辑组合单元。该检测控制单元中的所有逻辑单元的电源接口接电源VIN信号，接地接口接地端GND。其中，检测延时单元1、检测延时单元2，
检测延时单元1可以包括一反相器电路和一延时电容C1；其用来检测下臂功率晶体管Q2的栅极信号LG是否达到足够低的电位关断下臂功率晶体管Q2。
检测延时单元2可以包括一反相器电路和一延时电容C2；其用来检测上臂功率晶体管Q1的栅极信号UG是否达到一定电位关断上臂功率晶体管Q1。
逻辑组合单元的高电平接VIN信号，低电平接GND信号，其输出信号分别给驱动单元。逻辑组合单元可以包括一与门电路和一或门电路，所述与门电路分别连接检测延时单元1的输出信号以及一原始驱动开关信号CLK；所述或门电路分别连接检测延时单元2的输出信号以及一原始驱动开关信号CLK。
驱动单元可以包括数个反相器单元。
功率管单元可以包括上臂功率晶体管Q1和下臂功率晶体管Q2；其中，功率晶体管Q1和功率晶体管Q2的漏极连接在一起。
请参阅图4，图4所示为图3中的降压驱动电路的波形示意图。如图4所示，当检测延时单元1检测到下臂功率晶体管Q1关闭时，产生一高电平延时信号；原始驱动开关信号CLK通过与门X1，经过数个反相器模块控制上臂功率晶体管导通；由于此时下臂功率晶体管Q2已经完全关闭，因此不会再产生穿通电流。
当检测延时单元2检测到上臂功率晶体管Q1关闭时，产生一低电平延时信号；原始驱动开关信号CLK通过或门X2，经过数个反相器模块控制下臂功率晶体管Q2导通；由于此时上臂功率晶体管Q1已经完全关闭，因此不会再产生穿通电流；上臂功率晶体管Q1和下臂功率晶体管Q2同时关闭的时间称为死区时间(Deadtime)。
然而，上述现有技术还存在如下问题：
避免穿通电流的驱动控制电路对死区时间的控制通常不那么精准，究其原因是检测延时单元中检测功率晶体管Q1和功率晶体管Q2是否关断的检测电平会随着工艺的偏差和电源VIN的变化而变化。
另外，其延时单元也会随着工艺的偏差和电源VIN的变化而变化；这样就会导致在不同工艺批次下生产出的死区时间偏差很大，而且死区时间设计偏大会导致降压芯片在重负载下效率降低；死区时间设计偏小也会导致降压芯片因为穿通电流抑制效果不佳而导致芯片转换的效率降低；并且延时电容的存在也会增大芯片设计面积。
发明内容
为解决的上述技术问题，本发明提出一种死区时间控制电路，用于避免芯片在电源电压转换过程中出现电源电压到地线之间出现穿通现象，且降低芯片死区时间内的损耗。
为实现上述目的，本发明的技术方案如下：
一种死区时间控制电路，其包括一检测控制模块、一驱动模块和一功率器件模块；以及
所述功率器件模块包括上臂功率晶体管Q1和下臂功率晶体管Q2；其中，所述上臂功率晶体管Q1和下臂功率晶体管Q2的漏极连接在一起；所述上臂功率晶体管Q1的源极接电源VIN，所述下臂功率晶体管Q2的源极接接地端GND；
所述驱动模块包括上臂功率晶体管驱动反相器组和下臂功率晶体管驱动反相器组，所述上臂功率晶体管驱动反相器组由数个反相器级联而成；所述下臂功率晶体管驱动反相器组由相同数个反相器级联而成；所述反相器由所述电源VIN供电；
检测控制模块包括：
第一逻辑组合单元，其电源端口接电源VIN，低电平接地端连接功率晶体管Q2的栅极信号；第一逻辑组合单元实现当下臂功率管Q2栅极电平为高电平时，所述第一逻辑组合单元输出固定的高电平信号，以关闭所述上臂功率晶体管Q1；当所述下臂功率晶体管Q2的栅极电平为低电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述上臂功率晶体管驱动反相器组，开启所述上臂功率晶体管Q1；
第二逻辑组合单元，其电源端口接所述功率晶体管Q1的栅极信号，低电平接地端连接地端GND；所述第二逻辑组合单元实现当上臂功率管Q1的栅极电平为低电平时，所述第二逻辑组合单元输出固定的低电平信号，以关闭下臂功率晶体管Q2；当所述上臂功率晶体管Q1的栅极电平为高电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述下臂驱动反相器组，开启所述下臂功率晶体管Q2。
进一步地，所述第一逻辑组合单元和所述第二逻辑组合单元为或非门XNOR1、反相器XINV1和与非门XNAND中的一种。
进一步地，所述的死区时间控制电路，其特征在于，还包括第三逻辑组合单元，其电源端口电源VIN，低电平接地端连接所述接地端GND；第三逻辑组合单元包括个反相器INV3和反相器INV4；其中，所述反相器INV3的输入端接功率晶体管Q2的栅极信号，所述反相器INV3的输出接所述第一逻辑单元；所述反相器INV4的输入端接所述功率晶体管Q1的栅极，输出端接第二逻辑组合单元。
进一步地，所述的死区时间控制电路，其特征在于，还包括第四逻辑组合单元，所述第四逻辑组合单元的电源VIN，低电平接地端连接所述接地端GND；所述第四逻辑组合单元包括反相器INVE1和反相器INVE2；其中，所述反相器INVE1的输入端接使能信号ENX，输出端接所述第一逻辑单元；所述反相器INVE2的输入端接所述反相器INVE1的输出，输出信号接第二逻辑组合单元。
从上述技术方案可以看出，本发明实施例中的死区时间控制电路，其通过减小了延时控制电路，增加了独立管控制电路，可以在芯片正常工作情况下有效提升穿通保护，同时降低芯片的死区时间内的损耗，从而提升芯片的工作效率。
附图说明
图1所示为现有技术中降压驱动电路的示意图
图2所示为现有技术中降压驱动电路的波形示意图
图3所示为现有技术中避免穿通电流的降压驱动控制电路示意图
图4所示为图3中的降压驱动电路的波形示意图。如图四所示
图5所示为本发明死区时间控制电路一较佳实施例的示意图
图6所示为本发明死区时间控制电路另一较佳实施例的示意图
图7所示为本发明死区时间控制电路又一较佳实施例的示意图
具体实施方式
下面结合附图5-7，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，本发明与现有技术最大不同点为：在本发明的死区时间控制电路中，通过增加检测控制电路模块，取代了现有技术中的检测延时单元1和检测延时单元2，避免了穿通电流的驱动控制电路对死区时间的控制通常不那么精准的问题，即在避免穿通电流的同时，极大降低死区时间，以提高降压芯片的转换效率。
下面通过三个具体的实施例，对本发明的死区时间控制电路进行详细说明。
实施例1
请参阅图5，图5所示为本发明死区时间控制电路一较佳实施例的示意图。如图5所示，该死区时间控制电路，包括一检测控制模块、一驱动模块和一功率器件模块。
与现有技术相同的是，所述功率器件模块可以包括上臂功率晶体管Q1和下臂功率晶体管Q2；其中，所述上臂功率晶体管Q1和下臂功率晶体管Q2的漏极连接在一起；所述上臂功率晶体管Q1的源极接电源VIN，所述下臂功率晶体管Q2的源极接接地端GND。
所述驱动模块可以包括上臂功率晶体管驱动反相器组和下臂功率晶体管驱动反相器组，所述上臂功率晶体管驱动反相器组由数个反相器级联而成；所述下臂功率晶体管驱动反相器组由相同数个反相器级联而成；所述反相器由所述电源VIN供电。
也就是说，现有技术中采用的所述功率器件模块和所述驱动模块均可以被本发明的实施例采用。
与现有技术不相同的是，在本发明的实施例中，新增的检测控制模块可以包括第一逻辑组合单元和第二逻辑组合单元。
第一逻辑组合单元，其电源端口接电源VIN，低电平接地端连接功率晶体管Q2的栅极信号；第一逻辑组合单元实现当下臂功率管Q2栅极电平为高电平时，所述第一逻辑组合单元输出固定的高电平信号，以关闭所述上臂功率晶体管Q1；当所述下臂功率晶体管Q2的栅极电平为低电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述上臂功率晶体管驱动反相器组，开启所述上臂功率晶体管Q1；
第二逻辑组合单元，其电源端口接所述功率晶体管Q1的栅极信号，低电平接地端连接地端GND；所述第二逻辑组合单元实现当上臂功率管Q1的栅极电平为低电平时，所述第二逻辑组合单元输出固定的低电平信号，以关闭下臂功率晶体管Q2；当所述上臂功率晶体管Q1的栅极电平为高电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述下臂驱动反相器组，开启所述下臂功率晶体管Q2。
所述第一逻辑组合单元和所述第二逻辑组合单元为或非门XNOR、反相器XINV和与非门XNAND中的一种。如图5所示，所述第一逻辑组合单元和所述第二逻辑组合单元分别为上臂功率开关检测反相器XINV1和下臂功率开关检测反相器XINV2。
其工作原理如下：
当下臂功率晶体管Q2栅极电平依然为高电平信号的时候，所述第一逻辑组合单元因为其低电平接地端口也为高电平，所述第一逻辑组合单元的输出为高电平电位，进而通过驱动单元关闭上臂功率晶体管Q1；当下臂功率晶体管Q2栅极电平降低到一定程度关闭下臂功率晶体管Q2的时候，所述第一逻辑组合单元因为其低电平接地端口也变为低电平，这样原始驱动开关信号CLK通过所述第一逻辑组合单元传输给上臂功率晶体管反相器，使得上臂功率晶体管Q1导通。
同理：当上臂功率晶体管Q1栅极电平依然为低电平信号的时候，所述第二逻辑组合单元因为其电源端口也为低电平，所述第二逻辑组合单元的输出为低电平电位，进而通过驱动单元关闭下臂功率晶体管Q2；当上臂功率晶体管Q1栅极电平上升到一定程度关闭上臂功率晶体管Q1的时候，所述第二逻辑组合单元因为其电源端口也上升为高电平电位，这样原始驱动开关信号CLK通过所述第二逻辑组合单元传输给下臂功率晶体管反相器，使得下臂功率晶体管Q2导通；这样就可以完美避开两个功率晶体管因同时导通而导致的穿通电流；也可以极大减小死区时间。
实施例2
如图6所示，图6所示为本发明死区时间控制电路另一较佳实施例的示意图。如图6所示，该死区时间控制电路包括一检测控制单元、一驱动单元和一功率器件单元。
与现有技术相同的是，所述功率器件模块可以包括上臂功率晶体管Q1和下臂功率晶体管Q2；其中，所述上臂功率晶体管Q1和下臂功率晶体管Q2的漏极连接在一起；所述上臂功率晶体管Q1的源极接电源VIN，所述下臂功率晶体管Q2的源极接接地端GND。
所述驱动模块可以包括上臂功率晶体管驱动反相器组和下臂功率晶体管驱动反相器组，所述上臂功率晶体管驱动反相器组由数个反相器级联而成；所述下臂功率晶体管驱动反相器组由相同数个反相器级联而成；所述反相器由所述电源VIN供电。
也就是说，现有技术中采用的所述功率器件模块和所述驱动模块均可以被本发明的实施例采用。
与现有技术不相同的是，在本发明的实施例中，新增的检测控制模块可以包括第一逻辑组合单元、第二逻辑组合单元和第三逻辑组合单元。
第一逻辑组合单元，其电源端口接电源VIN，低电平接地端连接功率晶体管Q2的栅极信号；第一逻辑组合单元实现当下臂功率管Q2栅极电平为高电平时，所述第一逻辑组合单元输出固定的高电平信号，以关闭所述上臂功率晶体管Q1；当所述下臂功率晶体管Q2的栅极电平为低电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述上臂功率晶体管驱动反相器组，开启所述上臂功率晶体管Q1。
第二逻辑组合单元，其电源端口接所述功率晶体管Q1的栅极信号，低电平接地端连接地端GND；所述第二逻辑组合单元实现当上臂功率管Q1的栅极电平为低电平时，所述第二逻辑组合单元输出固定的低电平信号，以关闭下臂功率晶体管Q2；当所述上臂功率晶体管Q1的栅极电平为高电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述下臂驱动反相器组，开启所述下臂功率晶体管Q2。
另外，所述第一逻辑组合单元和所述第二逻辑组合单元为或非门XNOR、反相器XINV和与非门XNAND中的一种。如图6所示，所述第一逻辑组合单元和所述第二逻辑组合单元分别为与非门XNAND1和或非门XNOR1。
其工作原理如下：
当下臂功率晶体管Q2栅极电平依然为高电平信号的时候，所述第一逻辑组合单元因为其低电平接地端口也为高电平，所述第一逻辑组合单元的输出为高电平电位，进而通过驱动单元关闭上臂功率晶体管Q1；当下臂功率晶体管Q2栅极电平降低到一定程度关闭下臂功率晶体管Q2的时候，所述第一逻辑组合单元因为其低电平接地端口也变为低电平，这样原始驱动开关信号CLK通过所述第一逻辑组合单元传输给上臂功率晶体管反相器，使得上臂功率晶体管Q1导通。
同理，当上臂功率晶体管Q1栅极电平依然为低电平信号的时候，所述第二逻辑组合单元因为其电源端口也为低电平，所述第二逻辑组合单元的输出为低电平电位，进而通过驱动单元关闭下臂功率晶体管Q2；当上臂功率晶体管Q1栅极电平上升到一定程度关闭上臂功率晶体管Q1的时候，所述第二逻辑组合单元因为其电源端口也上升为高电平电位，这样原始驱动开关信号CLK通过所述第二逻辑组合单元传输给下臂功率晶体管反相器，使得下臂功率晶体管Q2导通。
如图6所示，第三逻辑组合单元，其电源端口电源VIN，低电平接地端连接所述接地端GND；第三逻辑组合单元包括个反相器INV3和反相器INV4；其中，所述反相器INV3的输入端接功率晶体管Q2的栅极信号，所述反相器INV3的输出接所述第一逻辑单元；所述反相器INV4的输入端接所述上臂功率晶体管Q1的栅极，输出端接第二逻辑组合单元。
当上臂功率晶体管Q1栅极电平依然为低电平信号的时候，所述反相器INV4输出为高电平，该高电平信号可以使得第二逻辑组合单元的输出为低电平，进而通过驱动模块关闭上臂功率晶体管Q2；这样就可以完美避开两个功率晶体管因同时导通而导致的穿通电流，且也可以极大减小死区时间。
实施例3
请参阅图7，图7所示为本发明死区时间控制电路又一较佳实施例的示意图。如图7所示，该死区时间控制电路，包括一检测控制模块、一驱动模块和一功率器件模块。
与现有技术相同的是，所述功率器件模块可以包括上臂功率晶体管Q1和下臂功率晶体管Q2；其中，所述上臂功率晶体管Q1和下臂功率晶体管Q2的漏极连接在一起；所述上臂功率晶体管Q1的源极接电源VIN，所述下臂功率晶体管Q2的源极接接地端GND。
所述驱动模块可以包括上臂功率晶体管驱动反相器组和下臂功率晶体管驱动反相器组，所述上臂功率晶体管驱动反相器组由数个反相器级联而成；所述下臂功率晶体管驱动反相器组由相同数个反相器级联而成；所述反相器由所述电源VIN供电。
也就是说，现有技术中采用的所述功率器件模块和所述驱动模块均可以被本发明的实施例采用。
与现有技术不相同的是，在本发明的实施例中，新增的检测控制模块可以包括第一逻辑组合单元、第二逻辑组合单元和第四逻辑组合单元。
第一逻辑组合单元，其电源端口接电源VIN，低电平接地端连接功率晶体管Q2的栅极信号；第一逻辑组合单元实现当下臂功率管Q2栅极电平为高电平时，所述第一逻辑组合单元输出固定的高电平信号，以关闭所述上臂功率晶体管Q1；当所述下臂功率晶体管Q2的栅极电平为低电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述上臂功率晶体管驱动反相器组，开启所述上臂功率晶体管Q1。
第二逻辑组合单元，其电源端口接所述功率晶体管Q1的栅极信号，低电平接地端连接地端GND；所述第二逻辑组合单元实现当上臂功率管Q1的栅极电平为低电平时，所述第二逻辑组合单元输出固定的低电平信号，以关闭下臂功率晶体管Q2；当所述上臂功率晶体管Q1的栅极电平为高电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述下臂驱动反相器组，开启所述下臂功率晶体管Q2。
所述第一逻辑组合单元和所述第二逻辑组合单元为或非门XNOR、反相器XINV和与非门XNAND中的一种。如图7所示，所述第一逻辑组合单元和所述第二逻辑组合单元分别为与非门XNAND2和或非门XNOR2。
其工作原理如下：
当下臂功率晶体管Q2栅极电平依然为高电平信号的时候，所述第一逻辑组合单元因为其低电平接地端口也为高电平，所述第一逻辑组合单元的输出为高电平电位，进而通过驱动单元关闭上臂功率晶体管Q1；当下臂功率晶体管Q2栅极电平降低到一定程度关闭下臂功率晶体管Q2的时候，所述第一逻辑组合单元因为其低电平接地端口也变为低电平，这样原始驱动开关信号CLK通过逻辑组合单元一传输给上臂功率晶体管反相器，使得上臂功率晶体管Q1导通。
同理，当上臂功率晶体管Q1栅极电平依然为低电平信号的时候，所述第二逻辑组合单元因为其电源端口也为低电平，所述第二逻辑组合单元的输出为低电平电位，进而通过驱动单元关闭下臂功率晶体管Q2；当上臂功率晶体管Q1栅极电平上升到一定程度关闭上臂功率晶体管Q1的时候，所述第二逻辑组合单元因为其电源端口也上升为高电平电位，这样原始驱动开关信号CLK通过所述第二逻辑组合单元传输给下臂功率晶体管反相器，使得下臂功率晶体管Q2导通。
如图7所示，所述第四逻辑组合单元的电源VIN，低电平接地端连接所述接地端GND；所述第四逻辑组合单元包括反相器INVE1和反相器INVE2；其中，所述反相器INVE1的输入端接使能信号ENX，输出端接所述第一逻辑单元；所述反相器INVE2的输入端接所述反相器INVE1的输出，输出信号接第二逻辑组合单元。
当ENX信号为高电平的时候，所述反相器INVE1输出为低电平，所述反相器INVE2输出为高电平。这样会强制使所述第一逻辑单元输出为高电平，所述第二逻辑单元输出为低电平，从而可以同时关闭上下臂的晶体管Q1和Q2。这样实现极大减小死区时间的同时，有利于芯片工作异常的时候同时关闭功率上臂功率晶体管Q1和下臂功率晶体管Q2，避免芯片烧毁。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (4)

1.一种死区时间控制电路，其特征在于，包括一检测控制模块、一驱动模块和一功率器件模块；以及
所述功率器件模块包括上臂功率晶体管Q1和下臂功率晶体管Q2；其中，所述上臂功率晶体管Q1和下臂功率晶体管Q2的漏极连接在一起；所述上臂功率晶体管Q1的源极接电源VIN，所述下臂功率晶体管Q2的源极接接地端GND；
所述驱动模块包括上臂功率晶体管驱动反相器组和下臂功率晶体管驱动反相器组，所述上臂功率晶体管驱动反相器组由数个反相器级联而成；所述下臂功率晶体管驱动反相器组由相同数个反相器级联而成；所述反相器由所述电源VIN供电；
检测控制模块包括：
第一逻辑组合单元，其电源端口接电源VIN，低电平接地端连接功率晶体管Q2的栅极信号；第一逻辑组合单元实现当下臂功率管Q2栅极电平为高电平时，所述第一逻辑组合单元输出固定的高电平信号，以关闭所述上臂功率晶体管Q1；当所述下臂功率晶体管Q2的栅极电平为低电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述上臂功率晶体管驱动反相器组，开启所述上臂功率晶体管Q1；
第二逻辑组合单元，其电源端口接所述功率晶体管Q1的栅极信号，低电平接地端连接地端GND；所述第二逻辑组合单元实现当上臂功率管Q1的栅极电平为低电平时，所述第二逻辑组合单元输出固定的低电平信号，以关闭下臂功率晶体管Q2；当所述上臂功率晶体管Q1的栅极电平为高电平时，将原始驱动开关信号CLK传输给所述驱动模块的所述下臂驱动反相器组，开启所述下臂功率晶体管Q2。
2.根据权利要求1所述的死区时间控制电路，其特征在于，所述第一逻辑组合单元和所述第二逻辑组合单元为或非门XNOR1、反相器XINV1和与非门XNAND中的一种。
3.根据权利要求1或2所述的死区时间控制电路，其特征在于，还包括第三逻辑组合单元，其电源端口电源VIN，低电平接地端连接所述接地端GND；第三逻辑组合单元包括个反相器INV3和反相器INV4；其中，所述反相器INV3的输入端接功率晶体管Q2的栅极信号，所述反相器INV3的输出接所述第一逻辑单元；所述反相器INV4的输入端接所述功率晶体管Q1的栅极，输出端接第二逻辑组合单元。
4.根据权利要求1或2所述的死区时间控制电路，其特征在于，还包括第四逻辑组合单元，所述第四逻辑组合单元的电源VIN，低电平接地端连接所述接地端GND；所述第四逻辑组合单元包括反相器INVE1和反相器INVE2；其中，所述反相器INVE1的输入端接使能信号ENX，输出端接所述第一逻辑单元；所述反相器INVE2的输入端接所述反相器INVE1的输出，输出信号接第二逻辑组合单元。
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