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CN1230904C - 非易失性半导体存储器 - Google Patents

非易失性半导体存储器 Download PDF

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CN1230904C
CN1230904C CNB011436719A CN01143671A CN1230904C CN 1230904 C CN1230904 C CN 1230904C CN B011436719 A CNB011436719 A CN B011436719A CN 01143671 A CN01143671 A CN 01143671A CN 1230904 C CN1230904 C CN 1230904C
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Abstract

本发明的课题的目的在于得到能抑制擦除时的干扰不良现象发生的非易失性半导体存储器。位线BL在矩阵的列方向上延伸而被形成。在沟道区CH上形成了栅电极9。非易失性半导体存储器具备互相连接栅电极9与字线用的栓10。各行的字线分别具有2条子字线WL.子字线WL1a、WL1b和子字线WL2a、2b分别是属于同一行的子字线。子字线WL1a与栓1012、1014接触，子字线WL1b与栓1011、1013接触，子字线WL2a与栓1022、1024接触，子字线WL2b与栓1021、1023接触。

Description

非易失性半导体存储器
技术领域
本发明涉及非易失性半导体存储器，特别是涉及NROM(氮化物只读存储器)型的非易失性半导体存储器的结构。
背景技术
图61是示出NROM型的现有非易失性半导体存储器结构的一部分的俯视图。但是，在图61中，只是示意性地示出了字线WL1、WL2、位线BL1、BL2和沟道区CH1～CH3的配置关系。字线WL1、WL2在规定方向(以下，称为「行方向」)上延伸而被形成。位线BL1、BL2在与行方向正交的方向(以下，称为「列方向」)上延伸而被形成。沟道区CH1～CH3在相邻的位线相互间在列方向上延伸而被形成。
图62是示出存储单元晶体管的结构的剖面图。图62相当于与沿图61中示出的线A1-A1的位置有关的剖面结构。在硅衬底101的上表面内有选择地形成了规定元件形成区用的LOCOS(硅的局部氧化)型的元件隔离绝缘膜10612、10623。在与元件隔离绝缘膜10612、10623的界面部分的硅衬底101内形成了n+型的杂质扩散区10712、10723。杂质扩散区10712、10723对应于图61中示出的位线BL1、BL2。在利用离子注入在元件隔离绝缘膜10612、10623之下的硅衬底101内导入了n型的杂质后，通过对该杂质进行热扩散来形成杂质扩散区10712、10723。
在元件形成区内的硅衬底101的上表面上形成了ONO膜1051～1053。ONO膜1051～1053也在元件隔离绝缘膜10612、10623的端部上延伸而被形成。ONO膜1051～1053中构成在硅衬底101上按下述顺序形成了氧化硅膜1021～1023、氮化硅膜1031～1033和氧化硅膜1041～1043的3层结构。与MNOS(金属氮化物氧化物半导体)型的存储单元晶体管不同，为了防止电子的隧穿现象，氧化硅膜1021～1023、1041～1043的的膜厚为5nm以上。
在ONO膜1051～1053和元件隔离绝缘膜10612、10623上形成了导电膜1091。导电膜1091例如构成多晶硅硅化物结构或多晶硅金属结构。但是，为了谋求存储单元晶体管的工作的高速化，希望采用其电阻比多晶硅硅化物结构的电阻低的多晶硅金属结构。导电膜1091对应于图61中示出的字线WL1。在元件形成区内的硅衬底101的上表面内形成了p型的沟道区1081～1083。沟道区1081～1083对应于图61中示出的沟道区CH1～CH3。通过调整沟道区1081～1083的杂质浓度，可将存储单元晶体管的阈值电压设定为所希望的值。
杂质扩散区10712、10723起到存储单元晶体管的源、漏区的功能。ONO膜1051～1053起到存储单元晶体管的栅绝缘膜的功能。位于ONO膜1051～1053上的部分的导电膜1091起到存储单元晶体管的栅电极的功能。
以下述方式来形成元件隔离绝缘膜10612、10623。首先，在硅衬底101的上表面的整个面上形成ONO膜。其次，通过对该ONO膜进行构图，形成ONO膜1051～1053。由此，硅衬底101的上表面的一部分露出。其次，通过对已露出的部分的硅衬底101进行热氧化，形成元件隔离绝缘膜10612、10623。这样，对于ONO膜1051～1053来说，除了起到存储单元晶体管的栅绝缘膜的功能外，通过使其也具有作为形成元件隔离绝缘膜10612、10623时的防止氧化的掩模的功能，谋求了制造工序数的削减。
在NROM型的非易失性半导体存储器中，如后述那样，可在一个存储单元晶体管的2个部位上各存储1位、合计存储2位的信息。此外，参照图61，NROM型的非易失性半导体存储器的单位单元面积为2F×2.5F＝5F2。在此，F(特征尺寸)相当于设计规则。在F＝0.35微米的情况下，5F2＝0.6125微米2，在F＝0.25微米的情况下，5F2＝0.3125微米2。而且，只通过在已有的CMOS工艺中附加4片光掩模(在存储单元用的方面是2片，在外围电路用的方面是2片)，就可比较简单地制造NROM型的非易失性半导体存储器。由于这样的原因，NROM型的非易失性半导体存储器具备了存储密度高、而且制造成本便宜这样的特征。
其次，具体地说明NROM型的存储单元晶体管的工作。NROM型的存储单元晶体管可在一个存储单元晶体管的2个部位上各存储1位的信息。在本说明书中，将存储信息的一个部位定义为BitR，将另一个部位定义为BitL。
图63是说明写入工作用的示意图。图63(A)示出了对BitR的写入工作。对起到源区的功能的杂质扩散区10712施加VS＝0V的电压，对起到漏区的功能的杂质扩散区10723施加VD＝4V的电压，对栅电极1091施加VG＝8V的电压。由此，沟道热电子经氧化硅膜1022注入到氮化硅膜1032内，已被注入的该电子在离散地分布在氮化硅膜1032内的陷阱(也称为俘获能级或俘获中心)中被俘获、蓄积。与快速存储器等的浮栅内被蓄积的电子不同，在氮化硅膜1032内被蓄积的电子难以在氮化硅膜1032内在横方向(栅长度方向)上扩散。再有，在写入中所必要的电子少到200～500个，在约100ns的短时间内结束写入。通过与上述相反地来对杂质扩散区10712、10723施加电压，如图63(B)中所示，可进行对BitL的写入。
图64示出了说明擦除工作用的示意图。图64(A)示出了对BitR的擦除工作。对杂质扩散区10712施加VSD12＝0V的电压，对杂质扩散区10723施加VSD23＝4V的电压，对栅电极1091施加VG＝-6V的电压。由此，在硅衬底101(或沟道区1082)与杂质扩散区10723之间产生电位差，硅衬底101的能带发生弯曲，流过带间隧道电流。利用该带间隧道电流感应出热空穴，该热空穴被拉到-6V的栅电压，经氧化硅膜1022内注入到氮化硅膜1032内。然后，已被注入的空穴与在氮化硅膜1032内被蓄积的电子结合，其结果，擦除掉BitR的存储信息。再有，由于应擦除的电子较少，故在1～10微秒的短时间内结束擦除。通过与上述相反地来对杂质扩散区10712、10723施加电压，如图64(B)中所示，可进行关于BitL的擦除。
图65是说明读出工作用的示意图。图65(A)示出了来自BitR的读出工作。对起到漏区的功能的杂质扩散区10712施加VD＝1.5V的电压，对起到源区的功能的杂质扩散区10723施加VS＝0V的电压，对栅电极1091施加VG＝3V的电压。通过对杂质扩散区10712施加VD＝1.5V的电压，不管BitL的存储内容如何，都可使沟道电流流过杂质扩散区10712。在BitR的氮化硅膜1032内蓄积了电子的情况下，由于是阈值电压变高的状态，故即使对栅电极1091施加3V的电压也不流过沟道电流。另一方面，在BitR的氮化硅膜1032内没有蓄积电子的情况下，由于是阈值电压变低的状态，故由于对栅电极1091施加3V的电压而流过沟道电流。因而，通过检测漏电流或漏电压，可读出BitR的存储信息。通过与上述相反地来对杂质扩散区10712、10723施加电压，如图65(B)中所示，可进行从BitL的读出。
图66是示出NROM型的现有的非易失性半导体存储器的存储单元阵列的结构的电路图。位线中构成了主位线MBL1、MBL2和子位线SBL1～SBL5的分层结构。在图61中示出的位线BL1、BL2或在图62中示出的杂质扩散区10712、10723相当于图66的子位线SBL1～SBL5。在图66中描述了2条主位线MBL1、MBL2和5条子位线SBL1～SBL5，但两位线的条数不限定于这些数。除了两端的子位线SBL1、SBL5外的子位线SBL2～SBL4被在行方向上相邻的2个存储单元所共用，由此，实现了存储单元阵列的高集成度。
在子位线SBL1～SBL5的两端分别连接了选择晶体管ST1a～ST4a、ST2b～ST5b。选择晶体管ST1a～ST4a连接到主位线MBL1上，选择晶体管ST2b～ST5b连接到主位线MBL2上。选择晶体管ST1a～ST4a、ST2b～ST5b的各栅连接到选择布线SL1a～SL4a、SL2b～SL5b上。利用对选择布线SL1a～SL4a、SL2b～SL5b施加的电压，可控制主位线MBL1、MBL2与子位线SBL1～SBL5的连接。
例如，着眼于存储单元晶体管MT11，考虑进行图63(A)的写入工作的情况。首先，对主位线MBL1施加0V的电压，对主位线MBL2施加4V的电压。其次，对选择布线SL1a施加1.5V+Vth的电压，同时对选择布线SL2b施加4V+Vth的电压。在此，Vth是选择晶体管ST1a～ST4a、ST2b～ST5b的阈值电压。由此，对子位线SBL1、SBL2分别施加0V、4V的电压。其次，通过对字线WL1施加8V的电压，在存储单元晶体管MT11的子位线SBL2一侧的ONO膜内注入电子，进行对BitR的写入。
图67是示出有关存储单元晶体管MT11的BitR的写入、读出和擦除的各工作的时序图。写入工作如在上述中已说明的那样。在进行读出的情况下，分别对主位线MBL1、MBL2施加1.5V、0V的电压，对选择布线SL1a、SL2b施加1.5V+Vth的电压，对字线WL1施加3V的电压。此外，在进行擦除的情况下，分别对主位线MBL1、MBL2施加0V、4V的电压，分别对选择布线SL1a、SL2b施加1.5V+Vth、4V+Vth的电压，对字线WL1施加-6V的电压。再有，在使用1.5V和0V这2个电源的情况下，必须在芯片的内部生成除此以外的8V、4V、3V、-6V的各电压。
但是，在这样的现有的非易失性半导体存储器中，存在以下叙述的问题。
第1个问题.
图68是示出在行方向上相邻的2个存储单元晶体管MT12、MT13的结构的剖面图。杂质扩散区10723被2个存储单元晶体管MT12、MT13共有。位于ONO膜1052上的部分的导电膜1091起到存储单元晶体管MT12的栅电极的功能，位于ONO膜1053上的部分的导电膜1091起到存储单元晶体管MT13的栅电极的功能。存储单元晶体管MT12的栅电极和存储单元晶体管MT13的栅电极经位于元件隔离绝缘膜10623上的部分的导电膜1091互相导电性地连接。
关于存储单元晶体管MT12的BitR和存储单元晶体管MT13的BitL，假定在ONO膜1052、1053内都蓄积了电子。在此，考虑擦除存储单元晶体管MT12的BitR的存储内容的情况。此时，通过对杂质扩散区10712施加0V、对杂质扩散区10723施加4V、对导电膜1091施加-6V的各电压，向ONO膜1052内注入热空穴，由此进行存储内容的擦除。
但是，此时，在相邻的非选择的存储单元晶体管MT13中，起因于对杂质扩散区10723施加4V的电压，也感应出热空穴。而且，由于对存储单元晶体管MT13的栅电极也施加了-6V的电压，故已被感应出的热空穴被注入到ONO膜1053内。其结果，擦除了非选择的存储单元晶体管MT13的BitL的存储内容。这样，按照现有的非易失性半导体存储器，存在下述问题：在存储单元晶体管的存储内容擦除时，与其相邻的非选择的存储单元晶体管的存储内容也同时被擦除、即产生擦除时干扰的不良现象。
第2个问题.
如图62中所示，在NROM型的存储单元晶体管中，在硅衬底101内形成了n+型的杂质扩散区107，该杂质扩散区107对应于图66的子位线SBL。在此，例如作为多晶硅硅化物结构的字线WL的薄层电阻约为5～6Ω/，而n+型的杂质扩散区107的薄层电阻约为100Ω/。因此，由于与字线WL相比、子位线SBL中的信号传递的延迟时间变大，故存在作为整体来说存储单元晶体管的工作速度变慢的问题。
第3个问题.
如上所述，在NROM型的存储单元晶体管中，通过检测因ONO膜105内电子蓄积的有无引起的存储单元晶体管的阈值电压的高低，来读出该存储单元晶体管的存储内容。因而，为了准确地读出存储单元晶体管的存储内容，希望在ONO膜105内蓄积了电子的情况下的阈值电压与没有蓄积电子的情况下的阈值电压的差大、即阈值电压的分布是陡峭的。
图69是示出阈值电压分布的图。在ONO膜105内蓄积了电子的存储单元晶体管的阈值电压的分布对应于「0」，在ONO膜105内没有蓄积电子的存储单元晶体管的阈值电压的分布对应于「1」。分布「0」的最大值与分布「1」的最小值的差(以下，称为「WINDOW(窗口)」)越大，就越能准确地读出存储单元晶体管的存储内容。但是，如图69中所示，在初始的状态下较大的WINDOW在反复进行存储单元晶体管的工作中逐渐地变小。
图70是示出现有的存储单元晶体管的结构的剖面图。如图70中所示，起因于在氮化硅膜103的端部的陷阱中被俘获、蓄积的电子因电子跳动等的缘故朝向中央方向缓慢地移动等而产生WINDOW的缩小。这样，按照现有的非易失性半导体存储器，在反复进行存储单元晶体管的工作中WINDOW缓慢地变小，存在不能准确地读出存储单元晶体管的存储内容的问题。
发明内容
本发明是为了解决这些问题而完成的，其目的在于得到能实现抑制或避免擦除时的干扰不良现象的发生、抑制因子位线的高电阻引起的存储单元晶体管的工作速度的下降和避免因WINDOW的缩小引起的存储单元晶体管的误工作的非易失性半导体存储器。
本发明的第1方面所述的非易失性半导体存储器的特征在于，具备：半导体衬底；在半导体衬底内被形成为矩阵状的多个存储单元晶体管；在矩阵的每列中被形成的多条位线；以及在矩阵的每行中被形成的多条字线，字线具有多条子字线，将在矩阵的行方向上相邻的存储单元晶体管的各栅电极连接到不同的子字线上。
此外，本发明的第2方面所述的非易失性半导体存储器是本发明的第1方面所述的非易失性半导体存储器，其特征在于：还具备覆盖存储单元晶体管而被形成的层间绝缘膜，子字线在矩阵的行方向上延伸并在层间绝缘膜内被形成，栅电极经能蓄积电子的栅绝缘膜在半导体衬底上被形成，而且，经在层间绝缘膜内被形成的栓连接到子字线上，在栅电极与栓的接触部分上形成了栅电极的宽幅部分。
此外，本发明的第3方面所述的非易失性半导体存储器是本发明的第1方面所述的非易失性半导体存储器，其特征在于：还具备覆盖存储单元晶体管而被形成的层间绝缘膜，子字线在矩阵的行方向上延伸并在层间绝缘膜内被形成，栅电极经能蓄积电子的栅绝缘膜在半导体衬底上被形成，而且，经在层间绝缘膜内被形成的栓连接到子字线上，栓与栅电极的中央部相接触。
此外，本发明的第4方面所述的非易失性半导体存储器是本发明的第1方面所述的非易失性半导体存储器，其特征在于：还具备覆盖存储单元晶体管而被形成的层间绝缘膜，子字线在层间绝缘膜内被形成，栅电极经能蓄积电子的栅绝缘膜在半导体衬底上被形成，而且，经在层间绝缘膜内被形成的栓连接到子字线上，子字线沿矩阵的行方向以直线状延伸。
此外，本发明的第5方面所述的非易失性半导体存储器是本发明的第1方面所述的非易失性半导体存储器，其特征在于，具备：检测电路，根据列地址信号从多条位线中检测应激活的位线；以及选择电路，根据行地址信号和由检测电路检测的结果从多条子字线中选择应激活的子字线。
此外，本发明的第6方面所述的非易失性半导体存储器是本发明的第1方面所述的非易失性半导体存储器，其特征在于，具备：字线具有2条子字线，还具备：奇偶校验电路，检测列地址信号的奇偶性；以及选择电路，根据行地址信号和由奇偶校验电路检测的结果从2条子字线中选择应激活的1条子字线。
此外，本发明的第7方面所述的非易失性半导体存储器是本发明的第1方面所述的非易失性半导体存储器，其特征在于：还具备在半导体衬底的主表面内被形成的、分离在矩阵的行方向上相邻的存储单元晶体管相互间的槽型的第1元件隔离绝缘膜，位线具有在与第1元件隔离绝缘膜的界面上的半导体衬底内被形成的杂质扩散区。
此外，本发明的第8方面所述的非易失性半导体存储器是本发明的第7方面所述的非易失性半导体存储器，其特征在于：半导体衬底具有：形成了多个存储单元晶体管的存储单元阵列部；以及形成了控制存储单元阵列晶体管用的外围电路的外围电路部，还具备在存储单元阵列部与外围电路部的边界部分中的半导体衬底的主表面内被形成的、槽型的第2元件隔离绝缘膜，将第2元件隔离绝缘膜形成得比第1元件隔离绝缘膜深。
此外，本发明的第9方面所述的非易失性半导体存储器是本发明的第7方面所述的非易失性半导体存储器，其特征在于：栅电极也在与半导体衬底的主表面的边界部分中的第1元件隔离绝缘膜的端部上延伸而被形成，在第1元件隔离绝缘膜的端部的上表面内形成了被栅电极埋入的凹陷。
此外，本发明的第10方面所述的非易失性半导体存储器是本发明的第7方面所述的非易失性半导体存储器，其特征在于：第1元件隔离绝缘膜具有中央部的深度比端部的深度深的大致呈T字形的剖面形状，利用第1元件隔离绝缘膜的中央部互相隔离了一个存储单元晶体管所具有的杂质扩散区与夹住第1元件隔离绝缘膜与一个存储单元晶体管相邻的另一存储单元晶体管所具有的杂质扩散区。
此外，本发明的第11方面所述的非易失性半导体存储器是本发明的第1～10方面的任一方面所述的非易失性半导体存储器，其特征在于：半导体衬底是具有按下述顺序层叠了支撑衬底、绝缘层和半导体层的结构的SOI衬底的半导体层。
此外，本发明的第12方面所述的非易失性半导体存储器是本发明的第8方面所述的非易失性半导体存储器，其特征在于：半导体衬底是具有按下述顺序层叠了支撑衬底、绝缘层和半导体层的结构的SOI衬底的半导体层，第2元件隔离绝缘膜与绝缘层接触。
此外，本发明的第13方面所述的非易失性半导体存储器是本发明的第8方面所述的非易失性半导体存储器，其特征在于：半导体衬底是具有按下述顺序层叠了支撑衬底、绝缘层和半导体层的结构的SOI衬底的半导体层，第2元件隔离绝缘膜的底面存在于半导体层内。
本发明的第14方面所述的非易失性半导体存储器的特征在于，具备：半导体衬底；在半导体衬底内被形成为矩阵状的多个存储单元晶体管；在矩阵的每列中被形成的多条位线；在矩阵的每行中被形成的多条字线；以及覆盖存储单元晶体管而被形成的层间绝缘膜，位线具有在矩阵的列方向上延伸并在半导体衬底内被形成的杂质扩散区，还具备在矩阵的列方向上延伸并在层间绝缘膜内被形成的、经在层间绝缘膜内被形成的栓连接到杂质扩散区上的、其电导率比杂质扩散区的电导率高的布线。
本发明的第15方面所述的非易失性半导体存储器的特征在于，具备：半导体衬底；以及在半导体衬底内被形成为矩阵状的多个存储单元晶体管，存储单元晶体管具有：栅绝缘膜，在半导体衬底的主表面上被形成，具有能蓄积电荷的电荷蓄积区；在栅绝缘膜上被形成的栅电极；以及在半导体衬底的主表面内被形成的源、漏区，只在接近于源、漏区的栅绝缘膜的端部内形成了电荷蓄积区。
本发明还包括一种非易失性半导体存储器，其特征在于，
具备：
半导体衬底；
在上述半导体衬底内被形成为矩阵状的多个存储单元晶体管，
在上述矩阵的每列中被形成的多条位线，以及
在上述矩阵的每行中被形成的多条字线，
上述多条字线的每条分别具有多条子字线，
将在上述矩阵的行方向上相邻的上述存储单元晶体管的各栅电极连接到不同的上述子字线上，
还具备覆盖上述存储单元晶体管而被形成的层间绝缘膜，
上述子字线在上述矩阵的行方向上延伸并在上述层间绝缘膜内被形成，
上述栅电极经能蓄积电子的栅绝缘膜在上述半导体衬底上被形成，而且，经在上述层间绝缘膜内被形成的栓连接到上述子字线上，
在上述栅电极与上述栓的接触部分上形成了上述栅电极的宽幅部分。
附图说明
图1是示意性地示出本发明的实施例1的非易失性半导体存储器的结构的俯视图。
图2是在图1中示出的结构中附加了字线而示出的俯视图。
图3是示出沿与图2中示出的线A2-A2的位置有关的剖面结构的剖面图。
图4是示出沿与图2中示出的线A3-A3的位置有关的剖面结构的剖面图。
图5是示意性地示出本发明的实施例1的第1变例的非易失性半导体存储器的结构的俯视图。
图6是在图5中示出的结构中附加了字线而示出的俯视图。
图7是示意性地示出本发明的实施例1的第2变例的非易失性半导体存储器的结构的俯视图。
图8是在图7中示出的结构中附加了字线而示出的俯视图。
图9是示意性地示出本发明的实施例1的第3变例的非易失性半导体存储器的结构的俯视图。
图10是在图9中示出的结构中附加了字线而示出的俯视图。
图11是示意性地示出本发明的实施例1的第4变例的非易失性半导体存储器的结构的俯视图。
图12是在图11中示出的结构中附加了字线而示出的俯视图。
图13是示意性地示出本发明的实施例1的第5变例的非易失性半导体存储器的结构的俯视图。
图14是在图13中示出的结构中附加了字线而示出的俯视图。
图15是示意性地示出本发明的实施例1的第6变例的非易失性半导体存储器的结构的俯视图。
图16是在图15中示出的结构中附加了字线而示出的俯视图。
图17是示意性地示出本发明的实施例1的第7变例的非易失性半导体存储器的结构的俯视图。
图18是在图17中示出的结构中附加了字线而示出的俯视图。
图19是示意性地示出本发明的实施例1的第8变例的非易失性半导体存储器的结构的俯视图。
图20是在图19中示出的结构中附加了字线而示出的俯视图。
图21是示意性地示出本发明的实施例1的第9变例的非易失性半导体存储器的结构的俯视图。
图22是在图21中示出的结构中附加了字线而示出的俯视图。
图23是示意性地示出本发明的实施例1的第10变例的非易失性半导体存储器的结构的俯视图。
图24是在图23中示出的结构中附加了字线而示出的俯视图。
图25是示意性地示出本发明的实施例2的非易失性半导体存储器的结构的俯视图。
图26是示出沿与图25中示出的线A4-A4的位置有关的剖面结构的剖面图。
图27是示意性地示出本发明的实施例2的第1变例的非易失性半导体存储器的结构的俯视图。
图28是示出沿与图27中示出的线A5-A5的位置有关的剖面结构的剖面图。
图29是示意性地示出本发明的实施例2的第2变例的非易失性半导体存储器的结构的俯视图。
图30是示出沿与图29中示出的线A6-A6的位置有关的剖面结构的剖面图。
图31是示意性地示出本发明的实施例2的第3变例的非易失性半导体存储器的结构的俯视图。
图32是示意性地示出本发明的实施例2的第4变例的非易失性半导体存储器的结构的俯视图。
图33是在图32中示出的结构中附加了字线而示出的俯视图。
图34是有关本发明的实施例3的非易失性半导体存储器而示出存储单元晶体管结构的剖面图。
图35是有关本发明的实施例3的第1变例的非易失性半导体存储器而示出存储单元晶体管结构的剖面图。
图36是有关本发明的实施例3的第2变例的非易失性半导体存储器而示出存储单元晶体管结构的剖面图。
图37是有关本发明的实施例3的第3变例的非易失性半导体存储器而示出存储单元晶体管结构的剖面图。
图38是有关本发明的实施例3的第4变例的非易失性半导体存储器而示出存储单元晶体管结构的剖面图。
图39是按工序顺序示出图36中示出的栅绝缘膜的形成方法的剖面图。
图40是按工序顺序示出图36中示出的栅绝缘膜的形成方法的剖面图。
图41是按工序顺序示出图37中示出的栅绝缘膜的形成方法的剖面图。
图42是按工序顺序示出图37中示出的栅绝缘膜的形成方法的剖面图。
图43是示出本发明的实施例4的非易失性半导体存储器的整体结构的框图。
图44是示出本发明的实施例5的非易失性半导体存储器的结构的剖面图。
图45是示出本发明的实施例5的第1变例的非易失性半导体存储器结构的剖面图。
图46是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图47是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图48是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图49是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图50是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图51是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图52是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图53是有关本发明的实施例5的第1变例的非易失性半导体存储器按工序顺序示出STI的形成方法的剖面图。
图54是示出本发明的实施例5的第2变例的非易失性半导体存储器的结构的剖面图。
图55是示出本发明的实施例5的第3变例的非易失性半导体存储器的结构的剖面图。
图56是示出本发明的实施例5的第3变例的非易失性半导体存储器的整体结构的框图。
图57是示出本发明的实施例5的第4变例的非易失性半导体存储器的结构的剖面图。
图58是示出本发明的实施例5的第5变例的非易失性半导体存储器的结构的剖面图。
图59是示出本发明的实施例5的第6变例的非易失性半导体存储器的结构的剖面图。
图60是示出本发明的实施例5的第7变例的非易失性半导体存储器的结构的剖面图。
图61是示出现有的非易失性半导体存储器的结构的一部分的俯视图。
图62是示出现有的存储单元晶体管的结构的剖面图。
图63是说明写入工作用的示意图。
图64是说明擦除工作用的示意图。
图65是说明读出工作用的示意图。
图66是示出现有的非易失性半导体存储器的存储单元阵列的结构的电路图。
图67是有关现有的存储单元晶体管示出写入、读出和擦除的各工作的时序图。
图68是示出在行方向上相邻的2个存储单元晶体管的结构的剖面图。
图69是示出现有的存储单元晶体管的阈值电压的分布的图。
图70是示出现有的存储单元晶体管的结构的剖面图。
具体实施方式
实施例1.
图1是示意性地示出本发明的实施例1的非易失性半导体存储器的结构的俯视图。非易失性半导体存储器具备在半导体衬底内以矩阵状形成了多个存储单元晶体管的存储单元阵列部，在图1中，抽出上述存储单元阵列部的一部分的结构来示出。此外，在图1中，省略了字线的记载。位线BL(在图1中，附以符号BL01、BL12、BL23、BL34、BL45)在上述矩阵的列方向上延伸而被形成。
沟道区CH(在图1中，标以符号CH1～CH5)在相邻的位线BL之间在列方向上延伸而被形成。在沟道区CH上形成了栅电极9(在图1中，标以符号911～914、921～924)。栅电极911～914和921～924分别是属于上述矩阵的同一行的存储单元晶体管的栅电极。此外，栅电极911～914和921～924分别沿上述矩阵的行方向以直线状并排地被形成。
此外，本实施例1的非易失性半导体存储器具备互相连接栅电极9与字线用的栓10(在图1中，标以符号1011～1014、1021～1024)。栓1011、1013、1021、1023与栅电极9的一边(在图1中，为栅电极9的下边)相接，分别与栅电极911、913、921、923接触。此外，栓1012、1014、1022、1024与栅电极9的另一边(在图1中，为栅电极9的上边)相接，分别与栅电极912、914、922、924接触。
图2是在图1中示出的结构中附加了字线而示出的俯视图。上述矩阵的各行的字线分别具有2条子字线WL(在图2中，标以符号WL1a、WL1b、WL2a、WL2b)。子字线WL以蛇行方式在行方向上延伸。子字线WL1a、WL1b和子字线WL2a、2b分别是属于上述矩阵的同一行的子字线。具体地说，子字线WL1a、WL1b和栅电极911～914属于上述矩阵的同一行，子字线WL2a、WL2b和栅电极921～924属于上述矩阵的同一行。子字线WL1a与栓1012、1014接触，子字线WL1b与栓1011、1013接触，子字线WL2a与栓1022、1024接触，子字线WL2b与栓1021、1023接触。
图3是示出沿与图2中示出的线A2-A2的位置有关的剖面结构的剖面图。在硅衬底1的上表面内有选择地形成了规定元件形成区用的LOCOS型的元件隔离绝缘膜6(在图3中，标以符号601、612、623、634、645)。在与元件隔离绝缘膜6的界面部分的硅衬底1内形成了n+型的杂质扩散区7(在图3中，标以符号701、712、723、734、745)。杂质扩散区701、712、723、734、745分别对应于图1、2中示出的位线BL01、BL12、BL23、BL34、BL45。杂质扩散区7起到存储单元晶体管的源、漏区的功能。
在元件形成区内的硅衬底1的上表面内形成了p型的沟道区8(在图3中，标以符号81～84)。沟道区81～84分别对应于图1、2中示出的沟道区CH1～CH4。
在元件形成区内的硅衬底1的上表面上形成了ONO膜5(在图3中，标以符号511～514)。ONO膜5也延伸到元件隔离绝缘膜6的端部上而被形成。ONO膜5构成了按下述顺序在硅衬底1上形成了氧化硅膜、氮化硅膜和氧化硅膜的3层结构。但是，也可形成氧氮化硅膜(SiON)来代替氮化硅膜。ONO膜5起到存储单元晶体管的栅绝缘膜的功能。
此外，以覆盖存储单元晶体管的方式在整个面上形成了层间绝缘膜11。在层间绝缘膜11的整个面上形成了层间绝缘膜12。在层间绝缘膜12上形成了金属布线151a。金属布线151a对应于图2的子字线WL1a。金属布线151a经在层间绝缘膜12内被形成的栓14(在图3中，标以符号1412、1414)和在层间绝缘膜11内被形成的栓13(在图3中，标以符号1312、1314)连接到栅电极912、914上。栓1312和栓1412对应于图1、2的栓1012，栓1314和栓1414对应于图1、2的栓1014。
图4是示出沿与图2中示出的线A3-A3的位置有关的剖面结构的剖面图。在层间绝缘膜11上形成了金属布线151b。金属布线151b对应于图2的子字线WL1b。金属布线151b经在层间绝缘膜11内被形成的栓1011、1013连接到栅电极911、911上。
金属布线151a、151b的材料是W、Al、Cu、AlSi、Ag、Au、Mo、Zr等。因而，金属布线151a、151b的电阻比多晶硅硅化物结构的布线的电阻低。此外，栓10、13、14的材料是W、Cu、Ag、Au、Al、金属硅化物、掺杂多晶硅等。
再有，在以上的说明中，说明了上述矩阵的各行的字线具有2条子字线WL的情况，但子字线的条数也可为3条以上。
此外，在以上的说明中，说明了形成LOCOS型的元件隔离绝缘膜6的情况，但也可形成STI(浅槽隔离)型的元件隔离绝缘膜6。
此外，在以上的说明中，说明了将金属布线151a和金属布线151b作为不同的布线层的布线来形成的情况，但如果互相导电性地隔离了两金属布线，则也可作为同一布线层的布线来形成。
这样，按照本实施例1的非易失性半导体存储器，存储单元阵列的矩阵的各行的字线分别具有多条子字线WL，在行方向上相邻的存储单元晶体管的栅电极9连接到不同的子字线WL上。因而，可对行方向上相邻的存储单元晶体管的各栅电极9个别地施加不同的电压。
参照图3、4，考虑擦除例如具有栅电极911的存储单元晶体管的BitR的存储内容的情况。此时，对与子字线WL1b对应的金属布线151b施加-6V的电压，对与位线BL01对应的杂质扩散区701施加0V的电压，对与位线BL12对应的杂质扩散区712施加4V的电压。此时，通过对与子字线WL1a对应的金属布线151a施加0V的电压，可避免在现有的非易失性半导体存储器成为问题的擦除时的干扰不良现象的发生。由于对栅电极912施加0V的电压，在硅衬底1内感应出的热空穴不注入到ONO膜512内，而是流向硅衬底1一侧。
图5是与图1对应地、示意性地示出本实施例1的第1变例的非易失性半导体存储器的结构的俯视图。与栓10接触的栅电极9的中央部分的栅宽度比位于位线BL上的栅电极9的端部的栅宽度要宽。即，栅电极9具有在与栓10接触的部分上形成了宽幅部分的大致呈+形的上表面形状。栅电极911～914和921～924分别沿行方向以直线状并排地被形成。栓10接近于栅电极9的一边或另一边与栅电极9接触。图6是在图5中示出的结构中附加了字线而示出的俯视图。子字线WL以蛇行方式在行方向上延伸。按照本实施例1的第1变例的非易失性半导体存储器，在与栅电极9进行位置重合、在层间绝缘膜11、12内形成栓10时，可得到增加掩模对准偏移的容限的效果。
图7是与图1对应地示意性地示出本实施例1的第2变例的非易失性半导体存储器的结构的俯视图。栅电极9具有在与栓10的接触部分上形成了宽幅部分的大致呈T字形的上表面形状。栅电极911～914和栅电极921～924分别沿行方向以直线状并排地被形成。栓10接近于栅电极9的一边或另一边与栅电极9接触。图8是在图7中示出的结构中附加了字线而示出的俯视图。子字线WL以蛇行方式在行方向上延伸。按照本实施例1的第2变例的非易失性半导体存储器，在与栅电极9进行位置重合、在层间绝缘膜11、12内形成栓10时，可得到增加掩模对准偏移的容限的效果。
图9是与图1对应地示意性地示出本实施例1的第3变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了0.5F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了0.5F。栓10与栅电极9的中央部接触。图10是在图9中示出的结构中附加了字线而示出的俯视图。子字线WL以蛇行方式在行方向上延伸。按照本实施例1的第3变例的非易失性半导体存储器，在与栅电极9进行位置重合、在层间绝缘膜11、12内形成栓10时，可得到增加掩模对准偏移的容限的效果。
图11是与图1对应地示意性地示出本实施例1的第4变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了0.5F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了0.5F。图12是在图11中示出的结构中附加了字线而示出的俯视图。子字线WL沿行方向以直线状延伸。按照本实施例1的第4变形例的非易失性半导体存储器，由于与蛇行的子字线WL相比以直线状延伸的子字线WL的布线长度缩短，故可得到能缩短子字线WL中的信号传递的延迟时间的效果。此外，在对金属膜进行构图来形成子字线WL时，也可得到能减少已完成的形状的离散性的效果。
图13是与图1对应地示意性地示出本实施例1的第5变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了0.5F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了0.5F。栅电极9具有在与栓10的接触部分上形成了宽幅部分的大致呈+形的上表面形状。栓10接近于栅电极9的一边或另一边与栅电极9接触。图14是在图13中示出的结构中附加了字线而示出的俯视图。子字线WL沿行方向以直线状延伸。按照本实施例1的第5变例的非易失性半导体存储器，在形成栓10时可得到增加掩模对准偏移的容限的效果，同时可得到能缩短子字线WL中的信号传递的延迟时间的效果。
图15是与图1对应地示意性地示出本实施例1的第6变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了0.5F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了0.5F。栅电极9具有在与栓10的接触部分上形成了宽幅部分的大致呈T字形的上表面形状。栓10接近于栅电极9的一边或另一边与栅电极9接触。图16是在图15中示出的结构中附加了字线而示出的俯视图。子字线WL沿行方向以直线状延伸。按照本实施例1的第6变例的非易失性半导体存储器，在形成栓10时可得到增加掩模对准偏移的容限的效果，同时可得到能缩短子字线WL中的信号传递的延迟时间的效果。
图17是与图1对应地示意性地示出本实施例1的第7变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了1F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了1F。栓10与栅电极9的中央部接触。图18是在图17中示出的结构中附加了字线而示出的俯视图。子字线WL沿行方向以直线状延伸。按照本实施例1的第7变例的非易失性半导体存储器，在形成栓10时可得到增加掩模对准偏移的容限的效果，同时可得到能缩短子字线WL中的信号传递的延迟时间的效果。
图19是与图1对应地示意性地示出本实施例1的第8变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了1F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了1F。栅电极9具有在与栓10的接触部分上形成了宽幅部分的大致呈+形的上表面形状。栓10与栅电极9的中央部接触。图20是在图19中示出的结构中附加了字线而示出的俯视图。子字线WL沿行方向以直线状延伸。按照本实施例1的第8变例的非易失性半导体存储器，在形成栓10时可得到进一步增加掩模对准偏移的容限的效果，同时可得到能缩短子字线WL中的信号传递的延迟时间的效果。
图21是与图1对应地示意性地示出本实施例1的第9变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了1F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了1F。栅电极9具有在与栓10的接触部分上形成了宽幅部分的大致呈T字形的上表面形状。栓10与栅电极9的中央部接触。图22是在图21中示出的结构中附加了字线而示出的俯视图。子字线WL沿行方向以直线状延伸。按照本实施例1的第9变例的非易失性半导体存储器，在形成栓10时可得到进一步增加掩模对准偏移的容限的效果，同时可得到能缩短子字线WL中的信号传递的延迟时间的效果。
图23是与图1对应地示意性地示出本实施例1的第10变例的非易失性半导体存储器的结构的俯视图。栅电极911、913相对于栅电极912、914在列方向上偏移了1F。此外，栅电极921、923相对于栅电极922、924在列方向上偏移了1F。栅电极9具有在与栓10的接触部分上形成了宽幅部分的大致呈T字形的上表面形状。栓10与栅电极9的中央部接触。图24是在图23中示出的结构中附加了字线而示出的俯视图。子字线WL沿行方向以直线状延伸。按照本实施例1的第10变例的非易失性半导体存储器，在形成栓10时可得到进一步增加掩模对准偏移的容限的效果，同时可得到能缩短子字线WL中的信号传递的延迟时间的效果。
实施例2.
图25是示意性地示出本发明的实施例2的非易失性半导体存储器的结构的俯视图。本实施例2的非易失性半导体存储器除了在现有技术的说明中已叙述的非易失性半导体存储器(参照图61、62)外，还具备金属布线ML(在图25中，标以符号ML01、ML12、ML23、ML34、ML45)和栓20。金属布线ML与各位线BL对应地在列方向上延伸而被形成。此外，金属布线ML经栓20连接到位线BL上。
图26是示出沿与图25中示出的线A4-A4的位置有关的剖面结构的剖面图。与图25的字线WL1、WL2对应的导电膜9具有在ONO膜5上按下述顺序层叠了掺杂多晶硅膜25、硅化钨膜26、氮化钨膜27和钨膜28的结构。在元件隔离绝缘膜6上形成了ONO膜5。在掺杂多晶硅膜25内以1×1020/cm3以上的浓度导入了磷或砷等的杂质。氮化钨膜27具有作为阻挡金属的功能，抑制在钨膜28与硅化钨膜26之间的原子的相互扩散。硅化钨膜26起到降低钨膜28与掺杂多晶硅膜25的接触电阻的作用。但是，也可省略硅化钨膜26。
作为导电膜9的其它结构，也可采用掺杂多晶硅膜、氮化钨膜和钨膜的层叠结构或掺杂多晶硅膜、氮化钛膜和钨膜的层叠结构或掺杂多晶硅膜和硅化钴膜的层叠结构或掺杂多晶硅膜和硅化镍膜的层叠结构或掺杂多晶硅膜和硅化钨膜的层叠结构。
在导电膜9的侧面形成了由氧化硅膜29和氮化硅膜30构成的侧壁。氧化硅膜29的介电常数约为3.9～4.1，氮化硅膜30的介电常数约为7～9。通过在氮化硅膜30下形成氧化硅膜29，可减少由杂质扩散区7和导电膜9产生的寄生电容，由此，可缩短导电膜9中的信号传递的延迟时间。
在硅衬底1上覆盖存储单元晶体管形成了层间绝缘膜31。在层间绝缘膜31上形成了与图25的金属布线ML对应的金属布线32。金属布线32的材料是Cu、Al、Ag、Au、Mo、W等。金属布线32的电导率比杂质扩散区7的电导率高。即，金属布线32的电阻值比杂质扩散区7的电阻值低。金属布线32经在层间绝缘膜31和元件隔离绝缘膜6内形成的栓20连接到杂质扩散区7上。栓20具有按下述顺序层叠了掺杂多晶硅膜21、硅化钴膜22、氮化钛膜23和钨膜24的结构。在层间绝缘膜31上覆盖金属布线32形成了层间绝缘膜33。为了降低布线电容，希望在层间绝缘膜33中采用低介电常数的材料。
其次，说明栓20的形成方法。在形成了层间绝缘膜31后，在层间绝缘膜31上形成具有规定的开口图形的光致抗蚀剂。其次，利用将光致抗蚀剂和导电膜9的侧壁用作刻蚀掩模的各向异性刻蚀法，对层间绝缘膜31和元件隔离绝缘膜6部分地进行刻蚀，直到露出杂质扩散区7为止，以形成接触孔。作为层间绝缘膜31的材料，如果是刻蚀的选择比相对于导电膜9的侧壁的刻蚀的选择比足够大的材料，采用怎样的材料都可以。但是，为了降低布线电容，希望采用相对介电常数小的材料。例如，可考虑采用氟氧化硅、氢化倍半硅氧烷(HSQ)、氟化多晶硅、聚苯基喹恶啉聚合物、氟代聚酰亚胺、非晶氟碳(a-C:F)、甲基聚硅氧烷(MPS)、聚亚芳基醚(PAE)、SiOC或空气、氦、氩、氮等的低介电常数的绝缘性气体。在使用绝缘性气体的情况下，利用柱状的绝缘物以机械方式支撑金属布线32。
在上述刻蚀工序中，通过调整刻蚀条件，如果在杂质扩散区7露出的时刻完全地除去在层间绝缘膜31上形成的光致抗蚀剂，则可省略光致抗蚀剂的灰化工序，可压低制造成本。
在形成了上述接触孔后，按下述顺序淀积掺杂多晶硅膜21、硅化钴膜22、氮化钛膜23和钨膜24，使其充填接触孔内。之所以形成硅化钴膜22，是为了降低接触电阻。但是，也可形成硅化钨膜、硅化镍膜、或硅化钛膜，来代替硅化钴膜22。其次，利用CMP(化学机械抛光)法使钨膜24的上表面平坦化，使得钨膜24的上表面与层间绝缘膜31的上表面对齐。
这样，按照本实施例2的非易失性半导体存储器，将在半导体衬底1内形成的起到位线BL的功能的电阻较高的杂质扩散区7经栓20连接到低电阻的金属布线32上。因而，与现有的非易失性半导体存储器比较，由于可降低位线BL的电阻值，故可缩短位线BL中的信号传递的延迟时间，作为整体可使存储单元晶体管的工作实现高速化。
图27是示意性地示出本实施例2的第1变例的非易失性半导体存储器的结构的俯视图。本实施例2的第1变例的非易失性半导体存储器除了在现有技术的说明中已叙述的非易失性半导体存储器(参照图61、62)外，还具备金属布线ML(在图27中，标以符号ML1、ML2)和栓35。金属布线ML与各字线WL对应地在行方向上延伸而被形成。此外，金属布线ML经栓35连接到字线WL上。栓35在平面视图上在与位线BL重叠的部位上被形成。
图28是示出沿与图27中示出的线A5-A5的位置有关的剖面结构的剖面图。在硅衬底1上覆盖存储单元晶体管形成了层间绝缘膜36。在层间绝缘膜36上形成了与图27的金属布线ML对应的金属布线39。金属布线39的材料是Cu、Al、Ag、Au、Mo、W等，金属布线39的电导率比与图27的字线WL对应的导电膜9的电导率高。即，金属布线39的电阻值比导电膜9的电阻值低。金属布线39经在层间绝缘膜36和氮化硅膜30内形成的栓35连接到导电膜9上。栓35由阻挡金属37和钨膜38构成，阻挡金属37由氮化钛等构成。但是，由于在层间绝缘膜36中钨的扩散系数小，故也可省略阻挡金属37。
在层间绝缘膜36上覆盖金属布线39形成了层间绝缘膜40。为了降低布线电容，希望在层间绝缘膜36、40中采用低介电常数的材料。例如，可考虑采用氟氧化硅、氢化倍半硅氧烷(HSQ)、氟化多晶硅、聚苯基喹恶啉聚合物、氟代聚酰亚胺、非晶氟碳(a-C:F)、甲基聚硅氧烷(MPS)、聚亚芳基醚(PAE)、SiOC或空气、氦、氩、氮等的低介电常数的绝缘性气体。在层间绝缘膜36中使用绝缘性气体的情况下，利用柱状的绝缘物以机械方式支撑金属布线39。
其次，说明栓35的形成方法。在形成了层间绝缘膜36后，在层间绝缘膜36上形成具有规定的开口图形的光致抗蚀剂。其次，利用将光致抗蚀剂用作刻蚀掩模的各向异性刻蚀法，对层间绝缘膜36部分地进行刻蚀，直到露出氮化硅膜30为止。其次，通过除去已露出的部分的氮化硅膜30，露出导电膜9。由此，在层间绝缘膜36和氮化硅膜30内形成接触孔。其次，在接触孔的侧面和底面上形成了阻挡金属37后，利用钨膜38充填接触孔内。
这样，按照本实施例2的第1变例的非易失性半导体存储器，将起到字线WL的功能的导电膜9经栓35连接到低电阻的金属布线39上。因而，与现有的非易失性半导体存储器比较，由于可降低字线WL的电阻值，故可缩短字线WL中的信号传递的延迟时间，作为整体可使存储单元晶体管的工作实现高速化。
图29是示意性地示出本实施例2的第2变例的非易失性半导体存储器的结构的俯视图。此外，图30是示出沿与图29中示出的线A6-A6的位置有关的剖面结构的剖面图。本实施例2的第2变例的非易失性半导体存储器是在图27、28中示出的非易失性半导体存储器中不是在平面视图上在与位线BL重叠的部位上、而是在平面视图上在与沟道区CH重叠的部位上形成了栓35的非易失性半导体存储器。利用这样的结构，也可得到与图27、28中示出的非易失性半导体存储器同样的效果。
图31是示意性地示出本实施例2的第3变例的非易失性半导体存储器的结构的俯视图。本实施例2的第3变例的非易失性半导体存储器是一同形成了图25中示出的金属布线ML01、ML12、ML23、ML34、ML45和栓20以及图29中示出的金属布线ML1、ML2和栓35的非易失性半导体存储器。按照本实施例2的第3变例的非易失性半导体存储器，可一同缩短位线BL中的信号传递的延迟时间和字线WL中的信号传递的延迟时间。
图32是示意性地示出本实施例2的第4变例的非易失性半导体存储器的结构的俯视图。本实施例2的第4变例的非易失性半导体存储器是对于图1、2中示出的上述实施例1的非易失性半导体存储器应用了本实施例2的发明的非易失性半导体存储器。图33是在图32中示出的结构中附加了字线而示出的俯视图。按照本实施例2的第4变例的非易失性半导体存储器，可一同得到上述实施例1的发明的效果和本实施例2的的发明的效果。
实施例3.
图34是有关本发明的实施例3的非易失性半导体存储器而示出存储单元晶体管的结构的剖面图。在由氧化硅膜构成的栅绝缘膜50内形成了多晶硅膜51。在元件隔离绝缘膜6之下，形成了起到存储单元晶体管的源、漏区功能的杂质扩散区7。只在接近于杂质扩散区7的栅绝缘膜50的端部内形成了多晶硅膜51。多晶硅膜51起到存储单元晶体管的浮栅的功能，可在内部蓄积电子。
通过将热电子注入到多晶硅膜51内来进行写入。通过将利用带间隧道电流感应出的热空穴注入到多晶硅膜51内来进行擦除。通过监视漏电流或漏电压、检测因多晶硅膜51内的电子的有无引起的阈值电压的高低来进行读出。
这样，按照本实施例3的非易失性半导体存储器，只在栅绝缘膜50的端部内形成了在内部能蓄积电子的多晶硅膜51。此外，利用其陷阱密度比ONO膜5的氮化硅膜的陷阱密度低的氧化硅膜形成了栅绝缘膜50。因而，即使存储单元晶体管反复地工作，由于难以产生因电子的跳动引起的WINDOW的缩小，故可准确地读出存储单元晶体管的存储内容。
图35是有关本实施例3的第1变例的非易失性半导体存储器而示出存储单元晶体管的结构的剖面图。本实施例3的第1变例的非易失性半导体存储器是对于图3、4中示出的上述实施例1的非易失性半导体存储器应用了本实施例3的发明的非易失性半导体存储器。按照本实施例3的第1变例的非易失性半导体存储器，可一同得到上述实施例1的发明的效果和本实施例3的的发明的效果。
图36是有关本实施例3的第2变例的非易失性半导体存储器而示出存储单元晶体管的结构的剖面图。本实施例3的第2变例的非易失性半导体存储器中，在栅绝缘膜52的端部内形成了点状的多个硅53，来代替图34的多晶硅膜51。硅53起到浮栅的功能来蓄积电荷。利用氧化硅膜形成了栅绝缘膜52。再有，在图36中，示出了在栅绝缘膜52的端部内形成了4个硅53的情况，但被形成的硅53的个数不限定于此。此外，也可形成氮化硅或氧氮化硅(SiON)来代替硅53。
图37是有关本实施例3的第3变例的非易失性半导体存储器而示出存储单元晶体管的结构的剖面图。本实施例3的第2变例的非易失性半导体存储器是在图36中示出的非易失性半导体存储器中在由氧化硅膜构成的栅绝缘膜54的端部内以2层形成了硅53的非易失性半导体存储器。
图38是有关本实施例3的第4变例的非易失性半导体存储器而示出存储单元晶体管的结构的剖面图。本实施例3的第4变例的非易失性半导体存储器是在由氧化硅膜构成的栅绝缘膜55的端部内形成了氮化硅膜56来代替图34的多晶硅膜51的非易失性半导体存储器。但是，也可形成氧氮化硅膜来代替氮化硅膜56。与多晶硅51或硅53不同，氮化硅膜56(或氧氮化硅膜)在陷阱中蓄积电荷。
即使利用本实施例3的第2～第4变例的非易失性半导体存储器，也可得到能抑制WINDOW的缩小这样的与上述同样的效果。
图39、40是按工序顺序示出图36中示出的栅绝缘膜52的形成方法的剖面图。参照图39，首先，在硅衬底1内形成元件隔离绝缘膜6、杂质扩散区7和沟道区8。其次，按下述顺序在整个面上形成氧化硅膜57、非晶硅膜58和氧化硅膜59。其次，在氧化硅膜59的整个面上形成了氮化硅膜后，通过对该氮化硅膜进行构图，形成氮化硅膜60。
参照图40，其次，在氧化气氛中对非晶硅膜58进行氧化。氧化剂在氧化硅膜59中扩散并到达非晶硅膜58，对非晶硅膜58进行氧化。此时，由于氧化剂不到达位于氮化硅膜60的下方的部分的非晶硅膜58，故该部分的非晶硅膜58不被氧化，作为硅53留下。其后，除去氮化硅膜60。
图41、42是按工序顺序示出图37中示出的栅绝缘膜54的形成方法的剖面图。参照图41，首先，在硅衬底1内形成元件隔离绝缘膜6、杂质扩散区7和沟道区8。其次，按下述顺序在整个面上形成氧化硅膜57、非晶硅膜58和氧化硅膜59。其次，在氧化硅膜59的整个面上淀积了点状的硅61后，利用构图除去不需要的部分的硅61。
参照图42，其次，在氧化气氛中对非晶硅膜58进行氧化。如上所述，氧化剂在氧化硅膜59中扩散并到达非晶硅膜58，对非晶硅膜58进行氧化。此时，由于氧化剂不到达位于硅61的下方的部分的非晶硅膜58，故该部分的非晶硅膜58不被氧化，作为硅53留下。此外，硅61的表面被氧化，成为硅53。其后，通过在整个面上淀积氧化硅膜，形成氧化硅膜62。
实施例4.
图43是示出本发明的实施例4的非易失性半导体存储器的整体结构的框图。在存储单元阵列部70中以矩阵状配置了多个存储单元。图43中示出的存储单元MCm·even和存储单元MCm·odd属于矩阵的同一行，而且是在行方向上相邻的存储单元。子字线WLm(even)连接到存储单元MCm·even上，子字线WLm(odd)连接到存储单元MCm·odd上。此外，位线BLn-1、BLn连接到存储单元MCm·even上，位线BLn、BLn+1连接到存储单元MCm·odd上。子字线WLm(even)、WLm(odd)连接到行驱动器72上，位线BLn-1、BLn、BLn+1连接到位检测电路73上。位检测电路73由众所周知的读出放大器等构成。此外，行译码器71连接到行驱动器72上。
奇偶校验电路81连接到行译码器71上。奇偶校验电路81检测列地址的奇偶性，将作为该检测结果的奇偶检测信号PS供给行译码器71(或行驱动器72)。在本实施例4的非易失性半导体存储器中，其特征在于：在存储单元阵列部70中设置了供给同一行地址的2条子字线WLm(even)、WLm(odd)，以及根据奇偶检测信号PS来选择子字线WLm(even)和子字线WLm(odd)中的某一条。
行地址缓冲器78和列地址缓冲器79将从外部输入到地址端子的2进制的N位的外部地址信号Ai变换为N组的内部地址信号ai、
Figure C0114367100291
将该内部地址信号ai、
Figure C0114367100292
分别输入到行译码器71和列译码器74。由于如果存储容量变大则地址端子数增加，故产生封装变得大型化的问题。以解决该问题为目的而提出的方式是地址信号多重化方式。该方式是在行系列和列系列中兼用1个地址端子、通过以时间序列的方式供给2个外部同步时钟 RAS和 CAS来以时间分割的方式分开使用的方式。大多在一个存储器系统内使用多个NROM的芯片作为主存储器等用。因而，封装的小型化直接与系统整体的小型化相联系。因而，特别是在便携式装置等中被安装的存储器中，采用了地址信号多重化方式。
以下，说明地址信号多重化方式的工作。外部地址信号Ai首先与RAS同步地加到行地址缓冲器78内，被变换为内部地址信号(行地址信号)ai、 送给行译码器71。行译码器71根据行地址信号ai、 从存储单元阵列部70的多个行中选择1行(在此，假定为行WLm)。
如果在行地址缓冲器78中结束外部地址信号Ai的闩锁，则将闩锁结束信号LCH从行地址缓冲器78输入到列地址缓冲器79，将外部地址信号AI加到列地址缓冲器79中。在已被施加的外部地址信号Ai变换为内部地址信号(列地址信号)ai、 后，送给列译码器74、ATD(地址过渡检测器)电路82和奇偶校验电路81。列译码器74根据列地址信号ai、 从存储单元阵列部70的多个列中选择1列。
奇偶校验电路81例如根据列地址信号ai、 的LSB(最小有效位)检测其奇偶性，将作为该检测结果的奇偶检测信号PS输入到行译码器71。行译码器71根据奇偶检测信号PS从已被选择的行WLm中包含的2条子字线WLm(even)、WLm(odd)中选择1条子字线(严格地说，是与该于字线对应的逻辑门)。具体地说，在奇偶检测信号PS的内容为「偶数」的情况下，选择WLm(even)，在为「奇数」的情况下，选择WLm(odd)。例如，在选择了与子字线WLm(even)对应的逻辑门的情况下，与其连接的的行驱动器72被激活，向对应的子字线WLm(even)施加规定的电压。
此外，如果在输入了闩锁结束信号LCH以后，则列地址缓冲器79不受 CAS的限制，在任何时候都接受列地址信号。在输入了 RAS之后经过了一定时间的时刻的地址信号被认为是有效的列地址信号，不受CAS的限制地选择列译码器74，将信号送给输出缓冲器76。在该最末级中，首先与 CAS取得同步，输出DoutR、DoutL。在此，DoutR、DoutL分别意味着各地址的存储单元的BitR、BitL的信息。
因而，由于在列系列电路的初级可消除为了与 CAS取得同步所需要的时间，故相应地可缩短施加列地址信号之后到输出数据为止的存取时间。 CAS的功能只是施加列闩锁信号并闩锁列地址信号，此外，由于在最末级进行 CAS的控制，故对存取时间没有直接影响。但是，必须有用来检测列地址信号已变换了的ATD电路82，来自该ATD电路82的输出脉冲 EQ控制列系列电路。每当列地址信号改变时，就发生EQ。由根据该脉冲而发生的各种脉冲来控制列系列电路。“与”电路83输入脉冲 EQ和从缓冲器77输出的单元放大结束信号YE，利用该输出信号CY使列驱动器75的工作开始。
这样，按照本实施例4的非易失性半导体存储器，利用奇偶校验电路81检测列地址信号的奇偶性，根据作为该检测结果的奇偶检测信号PS，选择子字线WLm(even)和子字线WLm(odd)中的某一条。由此，可实现上述实施例1的非易失性半导体存储器中的子字线的选择工作。
实施例5.
图44是示出本发明的实施例5的非易失性半导体存储器的结构的剖面图。在存储单元阵列部中，形成了STI(浅槽隔离)6s1，来代替图62中示出的现有的非易失性半导体存储器中的LOCOS型的元件隔离绝缘膜106。在与STI6s1的界面部分的硅衬底1内形成了起到位线BL的功能的n+型的杂质扩散区7。此外，在存储单元阵列部与外围电路部的边界部分上形成了比STI6s1深的STI6s2。再有，在图44中虽然没有示出，但外围电路部的元件隔离绝缘膜也是STI，其深度与STI6s1或STI6s2的深度相同。
此外，在存储单元阵列部的硅衬底1内形成了都是p型的穿通中止层90a和沟道中止层91a。穿通中止层90a是为了防止MOS晶体管的源漏间的穿通而形成的。沟道中止层91a是为了防止元件间漏电、以提高寄生MOS晶体管的阈值电压为目的而形成的。
此外，在外围电路部的硅衬底1内形成了穿通中止层90b和沟道中止层91b。这些层的导电类型在形成了P型MOS晶体管的区域内是n型，在形成了N型MOS晶体管的区域内是p型。
在图44中，示出了穿通中止层90a的形成深度与穿通中止层90b的形成深度相同、沟道中止层91a的形成深度与沟道中止层91b的形成深度相同的情况的例子，但各层的形成深度不一定必须相同。例如，可将在存储单元阵列部中的穿通中止层90a和沟道中止层91a形成得比在外围电路部中的穿通中止层90b和沟道中止层91b浅。
在与外围电路部的边界部分的存储单元阵列部的端部上形成了虚设单元。在图形的疏密差别大的区域中，在转移工序或加工工序中，起因于该疏密差别，已完成形状的离散性变大。外围电路部与存储单元阵列部的边界部分是图形的疏密差别大的区域。因而，通过在与外围电路部的边界部分上形成虚设单元，通常的存储单元的已完成形状可避免受到上述疏密差别的影响。在此，通过使虚设单元的沟道长度Ld比通常的存储单元的沟道长度Lm短，可缩小虚设单元的占有面积，提高集成度。
这样，按照本实施例5的非易失性半导体存储器，在存储单元阵列部中形成了STI6s1，来代替现有的非易失性半导体存储器中的LOCOS型的元件隔离绝缘膜106。一般来说，由于STI的“鸟嘴”比LOCOS的“鸟嘴”小。因此，通过在元件隔离绝缘膜采用STI6s1，可缩小“鸟嘴”的占有面积，相应地可提高集成度。
此外，在存储单元阵列部与外围电路部的边界部分上形成了比STI6s1深的STI6s2。由此，可抑制存储单元与外围电路的干扰。以下，具体地说明该效应。如果在外围电路部中向p型的硅衬底1内注入作为少数载流子的电子，则由于在硅衬底内的电子的扩散长度为100微米以上，故该电子扩散到存储单元阵列部。该电子被存储单元的势阱俘获，被杂质扩散区7的周边的高电场加速，成为热载流子注入到ONO膜5内。即使每一次只有很少的电子被注入到ONO膜5内，但如果多次积累的话，也会达到破坏存储单元的存储内容的程度。相反，也有由存储单元的写入工作或擦除工作而发生的热载流子扩散到外围电路部而引起外围电路的误工作的情况。但是，通过在存储单元阵列部与外围电路部的边界部分形成深的STI6s2，可抑制载流子的相互扩散，可抑制存储单元与外围电路的干扰。
图45是示出本实施例5的第1变例的非易失性半导体存储器的结构的剖面图。本实施例5的第1变例的非易失性半导体存储器是形成了在上表面的端部上形成凹陷的STI6s3来代替图44的STI6s1的非易失性半导体存储器。按照本实施例5的第1变例的非易失性半导体存储器，由于以充填上述凹陷内的方式来形成掺杂多晶硅膜25的一部分，故从STI6s3的侧壁一侧和硅衬底1的上表面一侧的2个方向对与STI6s3的上端部相接的部分的杂质扩散区7施加电压。因而，该部分的电场强度变高，在写入时或擦除时生成高能量的热载流子。其结果，由于可高效率地将热载流子注入到ONO膜5内，故可缩短写入时间或擦除时间。
图46～图53是按工序顺序示出STI6s3的形成方法的剖面图。参照图46，首先，按下述顺序在整个面上形成硅衬底1上的氧化硅膜150、多晶硅膜151和氮化硅膜152。但是，也可省略多晶硅膜151的形成。参照图47，其次，在氮化硅膜152上形成了光致抗蚀剂153后，将光致抗蚀剂153用作刻蚀掩模，利用各向异性刻蚀法除去氮化硅膜152直到露出多晶硅膜151的上表面。参照图48，其次，在除去了光致抗蚀剂153后，将氮化硅膜152用作刻蚀掩模，利用各向异性刻蚀法除去多晶硅膜151、氧化硅膜150和硅衬底1。由此，在硅衬底1的上表面内形成约200～400nm的深度的槽154。
参照图49，其次，在利用氮化气氛内的热处理对槽154的内壁进行了氮化后，利用热氧化法在槽154的内壁上形成氧化硅膜155。此时，多晶硅膜151或硅衬底1的上表面也被氧化，形成“鸟嘴”156。参照图50，其次，在整个面上形成氧化硅膜157，使其充填槽154内。参照图51，其次，利用CMP法对氧化硅膜157的上表面进行平坦化。在该CMP中留下氮化硅膜152的底部而停止。
参照图52，其次，利用刻蚀法除去留下的氮化硅膜152和多晶硅膜151。参照图53，其次，利用刻蚀法除去氧化硅膜150。此时，通过增加过刻蚀量，在“鸟嘴”156内形成比硅衬底1的上表面深的凹陷158。再有，在没有多晶硅膜151的情况下容易形成凹陷158。这是因为，在没有多晶硅膜151的情况下，“鸟嘴”156的厚度变薄。
图54是示出本实施例5的第2变例的非易失性半导体存储器的结构的剖面图。本实施例5的第2变例的非易失性半导体存储器是在图44中示出的结构中省略了虚设单元的非易失性半导体存储器。STI6s4是使图44的STI6s2与STI6s1互相接触而形成的。按照本实施例5的第2变例的非易失性半导体存储器，通过省略虚设单元的形成，可削减相当于虚设单元的占有面积部分的存储单元阵列部的面积。
图55是示出本实施例5的第3变例的非易失性半导体存储器的结构的剖面图。本实施例5的第3变例的非易失性半导体存储器是形成了STI6s5来代替图54中示出的STI6s1的非易失性半导体存储器。STI6s5具有大致呈T字形的剖面形状。构成了中央部比端部深的结构。关于杂质扩散区7，利用STI6s5的中央部隔离成杂质扩散区7a与杂质扩散区7b。按照本实施例5的第3变例的非易失性半导体存储器，由于可独立地控制对杂质扩散区7a的电压的施加和对杂质扩散区7b的电压的施加，故可完全地防止擦除时的干扰不良现象。
图56是示出本实施例5的第3变例的非易失性半导体存储器的整体结构的框图。子位线BLn-1(a)、BLn(a)、BLn+1(a)与图55的杂质扩散区7a相对应，子位线BLn-1(b)、BLn(b)、BLn+1(b)与图55的杂质扩散区7b相对应。此外，在列地址缓冲器79中存储选择位线用的列地址和选择子位线用的列子地址。ATD电路82检测列地址的变换和列子地址的变换。列译码器74具有根据列地址选择位线、同时根据列子地址选择子位线的功能。列驱动器75对与由列译码器74选择的列地址和列子地址对应的子位线施加规定的电压。
图57是示出本实施例5的第4变例的非易失性半导体存储器的结构的框图。本实施例5的第4变例的非易失性半导体存储器采用了SOI衬底1d来代替图54中示出的硅衬底1的非易失性半导体存储器。SOI衬底1d具有按下述顺序层叠了硅衬底(支撑衬底)1a、埋入氧化膜1b和硅层1c的结构。在SOI衬底1d的硅层1c内形成了STI6s1、6s4或沟道区8。STI6s4的底面到达了SOI衬底1d的埋入氧化膜1b。按照本实施例5的第4变例的非易失性半导体存储器，通过采用SOI衬底1d，特别是可在外围电路部中防止因中子束等的宇宙线引起的软差错的发生。而且，由于STI6s4的底面到达了埋入氧化膜1b，故可完全地防止外围电路部与存储单元阵列部的干扰。
图58是示出本实施例5的第5变例的非易失性半导体存储器的结构的框图。本实施例5的第5变例的非易失性半导体存储器是形成了STI6s6来代替图57中示出的STI6s4的非易失性半导体存储器。STI6s6的底面没有到达SOI衬底1d的埋入氧化膜1b，在STI6s6的底面与埋入氧化膜1b的上表面之间存在硅层1c。杂质扩散层92a相当于图44的穿通中止层90a和沟道中止层91a，杂质扩散层92b相当于图44的穿通中止层90a和沟道中止层91b。按照本实施例5的第5变例的非易失性半导体存储器，存储单元阵列部中的硅层1c与外围电路部中的硅层1c经STI6s6下的杂质扩散层92a、92b互相导电性地连接。因而，在固定MOSFET的体区的电位时，可使用单一的体电压发生电路来固定存储单元阵列部和外围电路部的体电位。即，由于可在存储单元阵列部和外围电路部中共有体电压发生电路，故可削减体电压发生电路的占有面积。
图59是示出本实施例5的第6变例的非易失性半导体存储器的结构的框图。本实施例5的第6变例的非易失性半导体存储器是采用了SOI衬底1d来代替图55中示出的硅衬底1的非易失性半导体存储器。杂质扩散层93a相当于图44的穿通中止层90a和沟道中止层91a，杂质扩散层93b相当于图44的穿通中止层90a和沟道中止层91b。按照本实施例5的第6变例的非易失性半导体存储器，除了图55中示出的非易失性半导体存储器的效果外，还可得到能提高抗软差错的性能等的效果。
图60是示出本实施例5的第7变例的非易失性半导体存储器的结构的框图。本实施例5的第7变例的非易失性半导体存储器形成了具有不到达埋入氧化膜1b的底面的STI6s6来代替图59中示出的具有到达埋入氧化膜1b的底面的STI6s5的非易失性半导体存储器。在硅层1c内形成了穿通中止层94a、94b和沟道中止层95a、95b。按照本实施例5的第7变例的非易失性半导体存储器，除了图55中示出的非易失性半导体存储器的效果外，还可得到能削减体电压发生电路的占有面积的效果。
再有，当然可任意地组合上述各实施例1～5的结构和各实施例的变例的结构来应用。此外，即使是在SOI衬底上形成了这些结构的情况，也可起到同样的效果。
按照本发明的第1方面，可对在矩阵的行方向上相邻的存储单元晶体管的各栅电极个别地施加不同的电压。因而，可避免擦除时的干扰不良现象的发生。
此外，按照本发明的第2方面，在与栅电极进行位置重合在层间绝缘膜内形成栓时，可得到增加掩模对准偏移的容限的效果。
此外，按照本发明的第3方面，在与栅电极进行位置重合在层间绝缘膜内形成栓时，可得到增加掩模对准偏移的容限的效果。
此外，按照本发明的第4方面，如果与子字线以蛇行方式在矩的行方向上延伸的情况比较，由于可缩短子字线的布线长度，故可缩短子字线中的信号传递的延迟时间。
此外，按照本发明的第5方面，选择电路可根据被激活的位线从属于矩阵的同一行的多条子字线中选择适当的子字线。
此外，按照本发明的第6方面，选择电路可根据列地址信号的奇偶性从属于矩阵的同一行的2条子字线中选择适当的1条子字线。
此外，按照本发明的第7方面，如果与形成了LOCOS型的元件隔离绝缘膜的情况比较，则由于可削减“鸟嘴”的占有面积，故可提高芯片的集成度。
此外，按照本发明的第8方面，可抑制存储单元阵列部与外围电路的干扰。
此外，按照本发明的第9方面，由于在形成了凹陷的部分中电场强度变高，故可谋求写入工作或擦除工作的高效率。
此外，按照本发明的第10方面，由于利用第1元件隔离绝缘膜的中央部互相隔离了一个存储单元晶体管的杂质扩散区与其它存储单元晶体管的杂质扩散区，故可避免擦除时的干扰不良现象的发生。
此外，按照本发明的第11方面，可提高抗软差错的性能，同时也可谋求因寄生电容的减少导致的工作的高速化。
此外，按照本发明的第12方面，由于利用第2元件隔离绝缘膜互相导电性地隔离了存储单元阵列部中的半导体层与外围电路部中的半导体层，故可完全地防止存储单元晶体管与外围电路的干扰。
此外，按照本发明的第13方面，互相导电性地连接存储单元阵列部中的半导体层与外围电路部中的半导体层。因此，在固定存储单元晶体管或外围电路部的晶体管的体电位时，可在存储单元阵列部和外围电路部中共有体电压发生电路。
此外，按照本发明的第14方面，借助于经栓将低电阻的布线连接到杂质扩散区上，由于可降低位线的电阻值，故可缩短位线中的信号传递的延迟时间。
此外，按照本发明的第15方面，由于可抑制在电荷蓄积区内被蓄积的电荷扩散到栅绝缘膜内，故可抑制起因于存储单元晶体管反复工作而产生的WINDOW的缩小。

Claims (12)

1.一种非易失性半导体存储器，其特征在于，
具备：
半导体衬底
在上述半导体衬底内被形成为矩阵状的多个存储单元晶体管，
在上述矩阵的每列中被形成的多条位线，以及
在上述矩阵的每行中被形成的多条字线，
上述多条字线的每条分别具有多条子字线，
将在上述矩阵的行方向上相邻的上述存储单元晶体管的各栅电极连接到不同的上述子字线上，
还具备覆盖上述存储单元晶体管而被形成的层间绝缘膜，
上述子字线在上述矩阵的行方向上延伸并在上述层间绝缘膜内被形成，
上述栅电极经能蓄积电子的栅绝缘膜在上述半导体衬底上被形成，而且，经在上述层间绝缘膜内被形成的栓连接到上述子字线上，
在上述栅电极与上述栓的接触部分上形成了上述栅电极的宽幅部分。
2.如权利要求1中所述的非易失性半导体存储器，其特征在于，
上述栓接触到上述栅电极的中央部。
3.如权利要求1中所述的非易失性半导体存储器，其特征在于，
上述子字线沿上述矩阵的行方向以直线状延伸。
4.如权利要求1中所述的非易失性半导体存储器，其特征在于，还具备：
检测电路，根据列地址信号从上述多条位线中检测应激活的位线；以及
选择电路，根据行地址信号和由上述检测电路进行的检测结果从上述多条子字线中选择应激活的子字线。
5.如权利要求1中所述的非易失性半导体存储器，其特征在于，
上述多条字线的每条分别具有2条子字线；
还具备：
奇偶校验电路，检测列地址信号的奇偶性，以及
选择电路，根据行地址信号和由上述奇偶校验电路得到的检测结果从上述2条子字线中选择应激活的1条子字线。
6.如权利要求1中所述的非易失性半导体存储器，其特征在于，
还具备在上述半导体衬底的主表面内被形成的，分隔在上述矩阵的行方向上相邻的上述存储单元晶体管相互间的槽型的第1元件隔离绝缘膜，
上述位线具有在与上述第1元件隔离绝缘膜的界面上的上述半导体衬底内被形成的杂质扩散区。
7.如权利要求6中所述的非易失性半导体存储器，其特征在于，
上述半导体衬底具有：
形成了上述多个存储单元晶体管的存储单元阵列部，以及
形成了控制上述存储单元阵列晶体管用的外围电路的外围电路部，
还具备在上述存储单元阵列部与上述外围电路部的边界部分中的上述半导体衬底的上述主表面内被形成的槽型第2元件隔离绝缘膜，
将上述第2元件隔离绝缘膜形成得比上述第1元件隔离绝缘膜深。
8.如权利要求6中所述的非易失性半导体存储器，其特征在于，
上述栅电极也在与上述半导体衬底的上述主表面的边界部分中的上述第1元件隔离绝缘膜的端部上延伸而被形成，
在上述第1元件隔离绝缘膜的上述端部的上表面内形成了被上述栅电极埋入的凹陷。
9.如权利要求6中所述的非易失性半导体存储器，其特征在于，
上述第1元件隔离绝缘膜具有中央部的深度比端部的深度深的大致呈T字形的剖面形状，
利用上述第1元件隔离绝缘膜的上述中央部互相隔离了具有一个上述存储单元晶体管的上述杂质扩散区与具有夹住上述第1元件隔离绝缘膜与上述一个上述存储单元晶体管相邻的另一个上述存储单元晶体管的上述杂质扩散区。
10.如权利要求1～9的任一项中所述的非易失性半导体存储器，其特征在于，
上述半导体衬底是具有按下述顺序层叠了支撑衬底、绝缘层和半导体层的结构的SOI衬底的上述半导体层。
11.如权利要求7中所述的非易失性半导体存储器，其特征在于，
上述半导体衬底是具有按下述顺序层叠了支撑衬底、绝缘层和半导体层的结构的SOI衬底的上述半导体层，
上述第2元件隔离绝缘膜与上述绝缘层接触。
12.如权利要求7中所述的非易失性半导体存储器，其特征在于，
上述半导体衬底是具有按下述顺序层叠了支撑衬底、绝缘层和半导体层的结构的SOI衬底的上述半导体层，
上述第2元件隔离绝缘膜的底面存在于上述半导体层内。
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