JP3090739B2 - 不揮発性半導体記憶素子の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＥＥＰＲＯＭ（electr
ical erasable and programmable ROM）のような不揮発
性半導体記憶素子の製造方法に関する。

【０００２】

【従来の技術】従来、この種の不揮発性半導体記憶素子
として、フルフューチャー型のＥＥＰＲＯＭや、フラッ
シュ型のＥＥＰＲＯＭが知られている。

【０００３】図６にフルフューチャー型のＥＥＰＲＯＭ
の素子構造を示し、図７にこの素子をマトリックス状に
接続してなる記憶装置の等価回路図を示す。図６に示す
ように、この素子は、Ｎ型シリコン基板１に形成された
Ｐウェル２に、メモリトランジスタＭＴｒとセレクトト
ランジスタＳＴｒからなるメモリセルを備えている。メ
モリトランジスタＭＴｒは、トンネル酸化膜３０、フロ
ーティングゲート３１、絶縁膜３２、およびコントロー
ルゲート３３からなるゲート構造と、その両側のＰウェ
ル２中に形成されたＮ⁺ 拡散層３４，３５とから構成さ
れている。一方、セレクトトランジスタＳＴｒは、ゲー
ト酸化膜３６およびゲート３７とからなるゲート構造
と、その両側のＰウェル２中に形成されたＮ⁺ 拡散層３
５，３８とから構成されている。

【０００４】以下、図７を参照して、フルフューチャー
型のＥＥＰＲＯＭへのデータの書き込み／消去／読み出
しについて説明する。データの書き込みは次のようにし
て行われる。選択素子のメモリトランジスタＭＴｒのコ
ントロールゲート３３に接続しているメモリラインＭＬ
と、ビットラインＢＬにそれぞれ正電圧を印加する。こ
のとき、選択素子のセレクトトランジスタＳＴｒのゲー
ト３７に接続しているワードラインＷＬに正電圧を印加
し、ソースラインＳＬを接地する。これにより、メモリ
トランジスタＭＴｒのＮ⁺ 拡散層（ドレイン）３４の近
傍に発生したホットエレクトロンがトンネル酸化膜３０
を介してフローティングゲート３１に注入されて、信号
電荷が書き込まれる。

【０００５】データの消去は次のようにして行われる。
選択素子のビットラインＢＬに正電圧を印加するととも
に、メモリラインＭＬを接地する。これにより、フロー
ティングゲート３に蓄積された電荷がトンネル酸化膜３
０を介してＮ⁺ 拡散層３４に引き抜かれて、信号電荷が
消去される。

【０００６】データの読み出しは次のようにして行われ
る。選択素子のソースラインＳＬを接地し、ワードライ
ンＷＬに正電圧を印加するとともに、選択素子のビット
ラインＢＬに正電圧、メモリラインＭＬに正の低電圧を
それぞれ印加する。このとき、セレクトトランジスタＳ
Ｔｒに電流が流れなければ、メモリトランジスタＭＴｒ
の書き込みの状態、すなわち、データ『１』が読み出さ
れる。一方、セレクトトランジスタＳＴｒに電流が流れ
れば、メモリトランジスタＭＴｒの非書き込みの状態、
すなわち、データ『０』が読み出される。

【０００７】次に、フラッシュ型のＥＥＰＲＯＭの構成
を説明する。代表的なものに、図８に示したスタックゲ
ート構造のものと、図９に示したスプリットゲート構造
のものとがある。

【０００８】図８に示したスタックゲート構造のフラッ
シュ型ＥＥＰＲＯＭは、トンネル酸化膜４０、フローテ
ィングゲート４１、絶縁膜４２、およびコントロールゲ
ート４３からなるゲート構造を備え、その両側のＰウェ
ル２中に、Ｎ⁺ 拡散層４４，４５が形成されている。ド
レインであるＮ⁺ 拡散層４４とＰウェル２との間には、
ホットエレクトロンの注入効率の高めるためのＰ⁺ 拡散
層４６が形成されている。また、ソースであるＮ⁺ 拡散
層４５とＰウェル２との間には、データ消去時のバンド
間トンネル効果によるホットホールの発生を抑えるため
にＮ^- 拡散層４７が形成されている。

【０００９】スタックゲート構造のフラッシュ型ＥＥＰ
ＲＯＭのデータ書き込みは、ゲートＧとドレインＤに正
電圧をそれぞれ印加し、ソースＳを接地することによ
り、ドレイン近傍からホットエレクトロンをフローティ
ングゲート４１に注入することによって行われる。ま
た、データの消去は、基板の各素子に共通に接続してい
るソースＳに正電圧を印加することで、フローティング
ゲート４１から信号電荷を引き抜く。データの読み出し
は、ゲートＧおよびドレインＤにそれぞれ正電圧を印加
することにより、ドレイン−ソース間に電流が流れるか
否かによって行われる。

【００１０】図９に示したスプリットゲート構造のフラ
ッシュ型ＥＥＰＲＯＭは、ドレインＤ側のトンネル酸化
膜５０の上にフローティングゲート５１を備え、このフ
ローティングゲート５１の上に絶縁膜５２を介して選択
ゲート５３が形成されている。この素子へのデータの書
き込みは、ゲートＧおよびドレインＤに正電圧をそれぞ
れ印加して、フローティングゲート５１にホットエレク
トロンを注入することにより行われる。また、データの
消去は、ゲートＧを接地、あるいは負電圧を印加し、ド
レインＤに正電圧を印加することにより、フローティン
グゲート５１に蓄積された信号電荷をドレインＤに引き
抜く。データの読み出しは、ゲートＧに正の低電圧を、
ドレインＤに正電圧をそれぞれ印加することにより、ド
レイン−ソース間に電流が流れるか否かによって行われ
る。なお、スプリットゲート構造のフラッシュ型ＥＥＰ
ＲＯＭは、選択ゲート５３を備えているので、後述する
ようにスタックゲート構造のフラッシュ型ＥＥＰＲＯＭ
に見られるような過剰消去の問題が生じない。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。

【００１２】フルフューチャー型のＥＥＰＲＯＭでは、
１メモリセルがメモリトランジスタＭＴｒとセレクトト
ランジスタＳＴｒの２つで構成されているので、セル面
積が大きくなり高集積化に不利であるという問題点があ
る。

【００１３】また、スタックゲート構造のフラッシュ型
ＥＥＰＲＯＭでは、１セル１トランジスタであるので集
積化に有利ではあるが、基板上の全セル、あるいはＰウ
ェル内の全セルが一括消去されるので、信号電荷の消去
に要する時間が最も長い素子に合わせて、全体の消去時
間が長めに設定される。そのため、信号電荷が比較的速
く消去される素子については、信号電荷が過剰に抜かれ
るために、その素子のフローティングゲート４１に正電
荷が蓄積されるという現象が起きる。これが、いわゆる
過剰消去である。過剰消去が生じると、各素子間で信号
電荷の読み出し時の閾値にバラツキが生じるため、読み
出し動作が不安定になる。例えば、過剰消去が生じる
と、非選択素子であっても、フローティングゲートに蓄
積された正電荷により、チャネルが形成され、ソース−
ドレイン間に電流が流れるといった問題を引き起こす。

【００１４】一方、スプリットゲート構造のフラッシュ
型ＥＥＰＲＯＭでは、過剰消去によりフローティングゲ
ート５１に正電荷が蓄積されても、選択ゲート５３の直
下のＰウェル２中にはチャネルが形成されないので、ソ
ース−ドレイン間に電流が流れるといった問題は生じな
い。しかし、素子構造上、スタックゲート構造のフラッ
シュ型ＥＥＰＲＯＭよりも、集積度が劣るという問題点
がある。

【００１５】また、図６，図８，図９に示した従来のＥ
ＥＰＲＯＭでは、フローティングゲートとコントロール
ゲート間の絶縁膜の面積と、フローティングゲートとＰ
ウェル間のトンネル酸化膜の面積とが略同じになってい
る。すなわち、フローティングゲートとコントロールゲ
ート間の静電容量Ｃ₀ と、フローティングゲートとＰウ
ェル間の静電容量Ｃ₀ とが略同じである。したがって、
コントロールゲートに印加された電圧は、前記絶縁膜と
トンネル酸化膜とに略同じ値に分圧される。フローティ
ングゲートへの電子の注入や放出を効率的に行うために
は、トンネル酸化膜にかかる分圧を大きくすればよい。
そこで、フローティングゲートとコントロールゲート間
の絶縁膜の厚みを薄くして、静電容量比Ｃ₀ ／Ｃを大き
くすることが考えられるが、そうするとフローティング
ゲートとコントロールゲート間の絶縁性が低下してリー
ク電流が増えるという問題を引き起こす。

【００１６】本発明は、このような事情に鑑みてなされ
たものであって、高集積化が可能で、読み出し動作が安
定しており、しかもフローティングゲートとコントロー
ルゲート間の絶縁性を向上することができる不揮発性半
導体記憶素子の製造方法を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、本発明は、トンネル絶縁膜を介したフローティング
ゲートへの電子の蓄積・放出により不揮発な記憶を行う
メモリトランジスタと、前記メモリトランジスタの選択
を行うセレクトトランジスタとからなる不揮発性半導体
記憶素子の製造方法において、素子領域が分離形成され
た半導体基板上に薄膜を堆積する工程と、前記両トラン
ジスタの共通ゲート領域にある前記薄膜をエッチング除
去し、残りの薄膜の端部が前記フローティングゲート部
分に位置するように形成する工程と、前記共通ゲート領
域の基板上にトンネル絶縁膜を形成する工程と、前記ト
ンネル絶縁膜が形成された基板上に第１の導電性膜を堆
積する工程と、前記第１の導電性膜が堆積された基板を
異方性エッチングすることにより、前記薄膜の端部に前
記第１の導電性膜でできた、上面が凸型曲面状のフロー
ティングゲートを自己整合で形成する工程と、前記フロ
ーティングゲートの上面にゲート間絶縁膜を形成する工
程と、前記フローティングゲート領域以外のゲート領域
にあたる基板上にゲート絶縁膜を形成する工程と、前記
ゲート間絶縁膜およびゲート絶縁膜が形成された基板上
に第２の導電性膜を堆積する工程と、前記第２の導電性
膜のゲート領域部分をマスキングして、他の部分をエッ
チング除去することにより、一端部が前記ゲート間絶縁
膜を介してフローティングゲート上にあり、他端部が前
記ゲート絶縁膜の上にある、前記両トランジスタの共通
ゲートを形成する工程と、前記共通ゲートをマスクとし
て、前記両トランジスタのドレインおよびソースに兼用
される第１の不純物拡散層と第２の不純物拡散層を自己
整合で形成する工程と、前記第１の不純物拡散層、第２
の不純物拡散層、および共通ゲートにそれぞれ個別に接
続する配線を形成する工程と、を備えたものである。

【００１８】

【作用】本発明の作用は次のとおりである。すなわち、
本発明によれば、メモリトランジスタおよびセレクトト
ランジスタのドレインおよびソースを兼用する第１の不
純物拡散層および第２の不純物拡散層と、前記第１の不
純物拡散層の近傍で、トンネル絶縁膜の上に自己整合に
よって形成され、上面が凸型曲面状になったフローティ
ングゲートと、一端が前記フローティングゲートの上面
に絶縁膜を介して配置され、他端が前記第２の不純物拡
散層の近傍でゲート絶縁膜を介して配置された、メモリ
トランジスタのコントロールゲートとセレクトトランジ
スタのゲートとに兼用される共通ゲートとを備えた不揮
発性半導体記憶素子が得られる。

【００１９】この不揮発性半導体記憶素子によれば、第
１の不純物拡散層および第２の不純物拡散層が、メモリ
トランジスタおよびセレクトトランジスタの各々のドレ
インおよびソースを兼用し、両不純物層の間の基板上
に、自己整合によって形成されたフローティングゲート
と、一端が前記フローティングゲートの上方に位置して
メモリトランジスタのコントロールゲートの役目を担
い、他端がセレクトトランジスタのゲートの役目を担う
共通ゲートとを備えるので、１トランジスタ領域に２つ
のトランジスタが形成される。

【００２０】また、セレクトトランジスタのＯＮ／ＯＦ
Ｆによりメモリトランジスタを選択できるので、ビット
単位でデータが消去され、過剰消去の問題がなく、読み
出し動作が安定する。

【００２１】さらに、フローティングゲートの上面が凸
型曲面状をしているので、フローティングゲートと共通
ゲート間の静電容量Ｃ₀ が、フローティングゲートと基
板間の静電容量Ｃに対して大きくなる。つまり、共通ゲ
ートに電圧が印加された場合に、トンネル絶縁膜に作用
する分圧がフローティングゲートと共通ゲート間の絶縁
膜に作用する分圧よりも大きくなるので、フローティン
グゲートへのキャリアの注入効率が高まる。したがっ
て、データの書き込み／消去時に、共通ゲートに接続す
るワードラインに印加する電圧を比較的小さく設定する
ことができる。

【００２２】逆に、前記静電容量Ｃ₀ と静電容量Ｃとを
略同じにして、従来と同様のキャリアの注入効率を得る
のであれば、フローティングゲートとコントロールゲー
ト間の面積が広くなった分だけ、両ゲート間の絶縁膜の
厚みを厚くすることができるので、フローティングゲー
トとコントロールゲート間の絶縁性が上がり、リーク電
流を減少させることができる。

【００２３】

【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は本発明の一実施例に係る方法で製造され
たＥＥＰＲＯＭのメモリセルの平面図、図２は図１のＡ
−Ａ矢視断面図である。

【００２４】図中、符号１はＮ型シリコン基板、２はＰ
ウェル、３はフィールド酸化膜である。フィールド酸化
膜３で分離された素子形成領域に、Ｎ⁺ ドレイン拡散層
１１と、Ｎ⁺ ソース拡散層１２とが形成されている。ド
レイン拡散層１１の近傍のトンネル酸化膜６の上には、
自己整合によって形成され、上面が凸型曲面状になった
フローティングゲート７ａがある。１０ａは共通ゲート
であり、ドレイン側の一端部は絶縁膜８を介してフロー
ティングゲート７ａの上面に位置しており、ソース側の
他端はゲート酸化膜９の上に位置している。なお、図中
の符号１４は、ドレイン拡散層１１およびソース拡散層
１２に電気接続する金属配線、１６は共通ゲート１０ａ
に電気接続する金属配線、１３，１５は層間絶縁膜であ
る。

【００２５】図２に示したように、本実施例に係るメモ
リセルは、１トランジスタ領域にメモリトランジスタと
セレクトトランジスタとを備えている。ドレイン拡散層
１１およびソース拡散層１２は、前記両トランジスタの
ドレインおよびソースに兼用されている。メモリトラン
ジスタのゲート構造は、上述したトンネル酸化膜６、フ
ローティングゲート７ａ、絶縁膜８、および共通ゲート
１０ａで構成され、共通ゲート１０ａのドレイン側の一
端部がコントロールゲートの役目を担っている。セレク
トトランジスタのゲート構造は、上述したゲート酸化膜
９および共通ゲート１０ａのソース側の他端部で構成さ
れている。

【００２６】以下、図３を参照して、本実施例の動作を
説明する。図３は、実施例に係るランダムアクセスＥＥ
ＰＲＯＭを用いた記憶装置の一部を示した等価回路図で
ある。１メモリセルは、メモリトランジスタＭＴｒとセ
レクトトランジスタＳＴｒとから構成され、各メモリセ
ルがマトリックス状に配置されている。両トランジスタ
ＭＴｒ，ＳＴｒの共通ゲート１０ａは、各々に対応した
ワードラインＷ_n ，Ｗ_n+1 ，Ｗ_n+2 に接続され、メモリ
トランジスタＭＴｒのドレイン（ドレイン拡散層１１）
はビットラインＢ_m ，Ｂ_m+1 に接続され、セレクトトラ
ンジスタＳＴｒのソース（ソース拡散層１２）はソース
ラインＳ_m ，Ｓ_m+1 に接続されている。なお、図中、符
号２０はワードラインＷ_n ，Ｗ_n+1 ，Ｗ_n+2 を選択する
ためのＸデコーダ、２１はソースラインＳ_m ，Ｓ_m+1 を
選択するためのＹデコーダである。

【００２７】図３に示したメモリセル（ｎ，ｍ）へのデ
ータの書き込みは次のように行われる。ビットラインＢ
_m を書き込み電圧Ｖ_p に、ワードラインＷ_n を『Ｈ』レ
ベルにし、ソースラインＳ_m を接地する。メモリセル
（ｎ，ｍ）と同一のワードラインＷ_n に接続されている
メモリセル（ｎ，ｍ＋１）は、ビットラインＢ_m+1 およ
びソースラインＳ_m+1 をオープンまたは接地にすること
で、書き込みが禁止されている。その他のメモリセル
（ｎ＋１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードライン
Ｗ_n+1 が接地または『Ｌ』レベルなのでセレクトトラン
ジスタＳＴｒがＯＦＦ状態となり書き込みは起こらな
い。

【００２８】書き込みメモリセル（ｎ，ｍ）では、次の
ようにしてフローティングゲート７ａへのホットエレク
トロンの注入が行われる。すなわち、ドレイン拡散層１
１に書き込み電圧Ｖ_p が印加され、ソース拡散層１２が
接地され、共通ゲート１０ａが『Ｈ』レベルになると、
ソース拡散層１２からドレイン拡散層１１へ向かってチ
ャネルが形成される。書き込み電圧Ｖ_p を適宜に設定す
ることにより、このチャネルを、セレクトトランジスタ
ＳＴｒの下部（すなわち、図２の共通ゲート１０ａの右
側にあるゲート酸化膜９の直下）を越え、かつドレイン
拡散層１１には達しない位置にまで延ばす。そうする
と、フローティングゲート７ａの直下で電界が集中し多
数のホットエレクトロンが発生する。ホットエレクトロ
ンの一部はドレイン拡散層１１に流れ込むが、一部は共
通ゲート１０ａの電界により加速されて、トンネル酸化
膜６を介してフローティングゲート７ａに注入される。
これが、データの書き込み状態である。

【００２９】ここで、本実施例に係るメモリセルのフロ
ーティングゲート７ａは、その上面が凸型曲面状になっ
ているので、その上面の面積は下面の面積よりも広い。
すなわち、共通ゲート１０ａとフローティングゲート７
ａとの間の静電容量Ｃ₀ が、フローティングゲート７ａ
とＰウェル２との間の静電容量Ｃよりも大きくなってい
る。共通ゲート１０ａに印加された電圧はトンネル酸化
膜６と絶縁膜８とに分圧されるが、トンネル酸化膜６に
作用する分圧値は容量比Ｃ₀ ／Ｃに比例する。したがっ
て、フローティングゲートの上下の静電容量Ｃ₀ ，Ｃが
略同じである従来のメモリセルに比べて、本実施例のメ
モリセルでは容量比Ｃ₀ ／Ｃが大きい分だけ、トンネル
酸化膜６に作用する分圧が大きくなり、ホットエレクト
ロンがフローティングゲート７ａに効率よく注入され
る。つまり、従来のメモリセルと同じ効率でホットエレ
クトロンを注入するのであれば、共通ゲート１０ａ（ワ
ードライン）に与える電圧を小さく設定することができ
るので、この種の記憶装置に内蔵される昇圧回路の構成
を簡単にすることができる。また、静電容量Ｃ₀ および
Ｃを同じ程度に設定した場合には、フローティングゲー
ト７ａと共通ゲート１０ａ間の面積が広くなった分だ
け、絶縁膜８の厚みを厚くすることができるので、フロ
ーティングゲート７ａと共通ゲート１０ａ間の絶縁性が
上がり、両ゲート間のリーク電流を小さくすることがで
きる。

【００３０】メモリセル（ｎ，ｍ）のデータの消去は次
のようにして行われる。ワードラインＷ_n を『Ｌ』レベ
ルに、ビットラインＢ_m およびソースラインＳ_m にそれ
ぞれ消去電圧Ｖ_E を印加する。メモリセル（ｎ，ｍ）と
同じワードラインＷ_n に接続されているメモリセル
（ｎ，ｍ＋１）は、ビットラインＢ_m+1 およびソースラ
インＳ_m+1 が接地またはオープンになっているので、消
去が禁止されている。また、その他のメモリセル（ｎ＋
１，ｍ）、（ｎ＋１，ｍ＋１）は、ワードラインＷ_n+1
が『Ｈ』レベルになっているので、消去は起きない。メ
モリセル（ｎ，ｍ）の共通ゲート１０ａが『Ｌ』レベル
に、また、ドレイン拡散層１１に消去電圧Ｖ_E が印加さ
れると、フローティングゲート７ａに蓄積されていた電
子が、トンネル酸化膜６を介してドレイン拡散層１１に
引き抜かれてデータが消去される。

【００３１】メモリセル（ｎ，ｍ）からのデータの読み
出しは次のようにして行われる。ソースラインＳ_m を接
地し、ワードラインＷ_n にセンス電圧Ｖ_SENSE を印加
し、ビットラインＢ_m に抵抗を介して電圧Ｖ_CCを印加す
ることによって電位降下の有無を検知する。すなわち、
メモリセル（ｎ，ｍ）にデータが書き込まれていれば、
メモリトランジスタＭＴｒはＯＦＦ状態になるので、電
圧降下が生じない状態、すなわち、データ『１』が読み
出される。一方、メモリセル（ｎ，ｍ）にデータが書き
込まれていなければ、メモリトランジスタＭＴｒはＯＮ
状態になるので、電圧降下が生じる状態、すなわち、デ
ータ『０』が読み出される。

【００３２】以下、図４および図５を参照して、上述し
た実施例に係わるメモリセルの製造方法を説明する。

【００３３】図４の（ａ）を参照する。ここでは、Ｎ型
シリコン基板１にＰウェル２を形成した後、素子領域分
離用のフィールド酸化膜３と、酸化膜４とを形成する。

【００３４】図４の（ｂ）を参照する。上述のように素
子領域が分離形成されたシリコン基板１に、本発明方法
における薄膜に相当する、例えばシリコン酸化膜５をＣ
ＶＤ（Chemical Vapor Deposition)法で堆積する。

【００３５】次に、前記酸化膜５を異方性エッチング
し、メモリトランジスタおよびセレクトトランジスタの
共通ゲートに当たる領域をエッチングして除去する。こ
のとき、酸化膜５の端部がフローティングゲート７ａが
形成される部分に位置するようにパターンニングする。

【００３６】図４の（ｃ）を参照する。ここでは、基板
表面の荒れを取り除くために、基板表面を再酸化した
後、ウェットエッチングでその酸化膜を除去する。続い
て、トランジスタ領域に、本発明方法のトンネル絶縁膜
に相当する例えば、トンネル酸化膜６を形成する。

【００３７】トンネル酸化膜６が形成された基板上に、
本発明方法の第１の導電性膜に相当するポリシリコン膜
７を堆積する。このポリシリコン膜７は、例えば燐
（Ｐ）や砒素（Ａｓ）がドープされることにより、導電
性を有している。

【００３８】図４の（ｄ）を参照する。ここでは、酸化
膜５上のポリシリコン膜７が全て除去されるまでエッチ
ングバックする。これにより、酸化膜５の端面にポリシ
リコンのサイドウォールが形成される。この中で、共通
ゲート領域に形成されたサイドウォールが、上述したメ
モリトランジスタＭＴｒのフローティングゲート７ａに
なる。なお、フローティングゲート７ａのゲート長は、
酸化膜５の厚さおよびエッチング条件を変えることによ
り、デザインルール以下の寸法で制御することができ
る。

【００３９】図５の（ｅ）を参照する。ここでは、フロ
ーティングゲート７ａが形成された基板を再酸化して、
フローティングゲート７ａ上に、本発明方法におけるゲ
ート間絶縁膜に当たる絶縁膜（シリコン酸化膜）８を形
成する。そして、フローティングゲート７ａの領域以外
のゲート領域に当たる基板上の酸化膜をフォトエッチン
グ法により除去した後、本発明方法におけるゲート絶縁
膜に当たるゲート酸化膜９を形成する。その後、本発明
方法における第２の導電性膜に相当するポリシリコン膜
１０を堆積する。このポリシリコン膜１０のゲート領域
に相当する部分をフォトレジスト１７でマスキングし
て、他の部分を異方性エッチングで除去することによ
り、一端部が絶縁膜８を介してフローティングゲート７
ａ上にあり、他端部がゲート酸化膜９の上にある共通ゲ
ート１０ａを形成する。

【００４０】図５の（ｆ）を参照する。ここでは、ドレ
インおよびソース領域の酸化膜９を除去した後、共通ゲ
ート１０ａおよびフィールド酸化膜３をマスクとして、
燐、砒素等のＮ型不純物をイオン注入することにより、
ドレイン拡散層１１およびソース拡散層１２を自己整合
によって形成する。

【００４１】図５の（ｇ）を参照する。ドレイン、ソー
スのイオン注入の後、再び熱酸化して基板表面に酸化膜
を形成する。そして、燐ガラス（ＰＳＧ）等の層間絶縁
膜１３を堆積した後、ドレインおよびソース領域のコン
タクトホールを形成し、Ａｌ−Ｓｉ等の金属膜を被着す
る。この金属膜をフォトエッチング法によりパターンニ
ングして、ドレインおよびソースに電気接続する金属配
線１４を形成する。

【００４２】図５の（ｈ）を参照する。ここでは、更に
層間絶縁膜１５を堆積した後、ゲート領域にコンタクト
ホールを形成し、さらに金属層を被着する。この金属層
をパターンニングして、共通ゲート１０ａに接続する金
属配線１６を形成する。

【００４３】なお、上述の実施例では、Ｎチャネル型の
ＥＥＰＲＯＭを例に採って説明したが、本発明はＰチャ
ネル型のＥＥＰＲＯＭにも適用できることは勿論であ
る。

【００４４】また、図８および図９に示した従来例にお
いて説明したように、図２に示したメモリセルにおいて
も、ドレイン拡散層１１とＰウェル２との間にホットエ
レクトロンの注入効率を上げるためのＰ⁺ 拡散層を設け
てもよい。また、耐圧向上のためにソース拡散層１２と
Ｐウェル２との間にＮ^- 拡散層を設けてもよい。

【００４５】

【発明の効果】以上の説明から明らかなように、本発明
方法によれば、１トランジスタ領域にメモリトランジス
タとセレクトトランジスタの２つのトランジスタを備え
た不揮発性半導体記憶素子を容易に実現することがで
き、これによりメモリセルの面積が小さくなり半導体記
憶装置の集積度を高めることができる。

【００４６】また、本発明方法で実現された不揮発性半
導体記憶素子は、セレクトトランジスタのＯＮ／ＯＦＦ
により、ビット単位でデータが消去できるので、従来の
スタックゲート構造のフラッシュ型ＥＥＰＲＯＭのよう
な過剰消去の問題が生じないので、データの読み出し動
作が安定する。

【００４７】さらに、フローティングゲートの上面が凸
型曲面状をしているので、フローティングゲートと共通
ゲート間の静電容量が、フローティングゲートと基板間
の静電容量に対して大きくなり、トンネル絶縁膜に作用
する分圧が大きくなる。これにより、フローティングゲ
ートへのキャリアの注入効率が高まり、データの書き込
み／消去時にワードラインに印加する電圧を比較的小さ
く設定することができ、それだけ記憶装置の昇圧回路の
構成が簡単になる。

【００４８】また、フローティングゲートへのキャリア
の注入／放出効率を従来と同じに設定した場合には、フ
ローティングゲートとコントロールゲート間の面積が大
きくなった分だけ、両ゲート間の絶縁膜の厚みを厚くす
ることができるので、両ゲート間の絶縁性が向上し、リ
ーク電流を小さくすることができる。

【図面の簡単な説明】

【図１】本発明に係る不揮発性半導体記憶素子の一実施
例の素子構造を示した平面図である。

【図２】図１のＡ−Ａ矢視断面図である。

【図３】実施例に係るランダムアクセスＥＥＰＲＯＭを
使って構成した記憶装置の一部を示した等価回路図であ
る。

【図４】実施例に係るメモリセルの製造方法の説明図で
ある。

【図５】実施例に係るメモリセルの製造方法の説明図で
ある。

【図６】従来例に係るフルフューチャー型ＥＥＰＲＯＭ
の素子構造を示した断面図である。

【図７】図６に示した素子の等価回路図である。

【図８】従来例に係るスタックゲート構造のフラッシュ
型ＥＥＰＲＯＭの素子構造を示した断面図である。

【図９】従来例に係るスプリットゲート構造のフラッシ
ュ型ＥＥＰＲＯＭの素子構造を示した断面図である。

【符号の説明】

１…シリコン基板 ２…Ｐウェル ３…フィールド酸化膜 ６…トンネル酸化膜 ７ａ…フローティングゲート ８…絶縁膜 ９…ゲート酸化膜 １０ａ…共通ゲート １１…ドレイン拡散層（第１の不純物拡散層） １２…ソース拡散層（第２の不純物拡散層） １３，１５…層間絶縁膜 １４，１６…金属配線

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 G11C 16/04 H01L 29/788 H01L 29/792

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 トンネル絶縁膜を介したフローティング
   ゲートへの電子の蓄積・放出により不揮発な記憶を行う
   メモリトランジスタと、前記メモリトランジスタの選択
   を行うセレクトトランジスタとからなる不揮発性半導体
   記憶素子の製造方法において、 素子領域が分離形成された半導体基板上に薄膜を堆積す
   る工程と、 前記両トランジスタの共通ゲート領域にある前記薄膜を
   エッチング除去し、残りの薄膜の端部が前記フローティ
   ングゲート部分に位置するように形成する工程と、 前記共通ゲート領域の基板上にトンネル絶縁膜を形成す
   る工程と、 前記トンネル絶縁膜が形成された基板上に第１の導電性
   膜を堆積する工程と、 前記第１の導電性膜が堆積された基板を異方性エッチン
   グすることにより、前記薄膜の端部に前記第１の導電性
   膜でできた、上面が凸型曲面状のフローティングゲート
   を自己整合で形成する工程と、 前記フローティングゲートの上面にゲート間絶縁膜を形
   成する工程と、 前記フローティングゲート領域以外のゲート領域にあた
   る基板上にゲート絶縁膜を形成する工程と、 前記ゲート間絶縁膜およびゲート絶縁膜が形成された基
   板上に第２の導電性膜を堆積する工程と、 前記第２の導電性膜のゲート領域部分をマスキングし
   て、他の部分をエッチング除去することにより、一端部
   が前記ゲート間絶縁膜を介してフローティングゲート上
   にあり、他端部が前記ゲート絶縁膜の上にある、前記両
   トランジスタの共通ゲートを形成する工程と、 前記共通ゲートをマスクとして、前記両トランジスタの
   ドレインおよびソースに兼用される第１の不純物拡散層
   と第２の不純物拡散層を自己整合で形成する工程と、 前記第１の不純物拡散層、第２の不純物拡散層、および
   共通ゲートにそれぞれ個別に接続する配線を形成する工
   程と、 を備えたことを特徴とする不揮発性半導体記憶素子の製
   造方法。