CN1213167A - 减小器件制备中的氧化应力 - Google Patents
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Abstract
一种具有形成在衬底表面下的沟槽电容器的随机存取存储单元。设提供浅沟槽隔离,将存储单元与存储阵列的其它存储单元隔离。浅沟槽隔离包括升高到衬底上的上表面,以减小氧化应力。
Description
本发明一般涉及如随机存取存储器等器件的制备，特别涉及减小浅沟槽隔离界面的应力。
在器件制备中，绝缘层、半导体层、导电层形成在衬底上。对各层进行构图以产生图形和间隔。图形和间隔的最小尺寸或特征尺寸(F)取决于光刻系统的分辨能力。构图图形和间隔以形成器件，如晶体管、电容、电阻。然后将这些器件互联以实现所需的电功能。用常规制备技术，如氧化、注入、淀积、硅的外延生长、光刻和腐蚀，实现各器件层的形成和构图。这些技术在1988年New York McGraw-Hill出版的由S.M.Sze所著的VLSI技术的第二版中有说明，此处引入作为参考。
随机存取存储器，如动态随机存取存储器(DRAMs)，包括按行和列构形以存储信息的存储单元。例如一种存储单元包括连接到沟槽电容器上的晶体管。电容器通常称为“节点”，当它激活时，晶体管容许信息读出或写入电容器。
对器件最小化的不断要求导致DRAMs有更小的特征尺寸和单元面积。例如，已在研究将常规的单元面积从8F2减小到6F2以下。但是这些小特征尺寸和单元尺寸的制备会产生氧化应力。而氧化应力又产生位错，从而会增大节点的漏电流。节点漏电流的增加对存储单元的性能和工作有不利影响。
从上面的讨论知道，显然需要减小器件制备中产生的氧化应力。
本发明一般涉及减小浅沟槽隔离界面的氧化应力。在一个实施例中，有沟槽电容器的随机存取存储单元中具有升高的浅沟槽隔离。形成在如硅晶片等衬底的上表面下的沟槽电容器用作存储单元的存储节点。升高的浅沟槽隔离的上表面升高到硅衬底的上表面以上，由此减小氧化应力。浅沟槽隔离上表面的升高量应足以防止在工艺过程中形成的草皮层(divot)的底部低于硅表面。
图1表示常规DRAM单元；
图2A-G表示制备图1的常规DRAM单元的工艺；
图3表示根据本发明的DRAM；
图4A-F表示制备图3的DRAM单元的工艺。
本发明涉及减小器件制备过程中的氧化应力。为了例示本发明，以制备沟槽电容器DRAM单元为例来说明本发明。为了容易理解本发明，首先说明制备常规沟槽电容器DRAM单元的情况。
参见图1，图1表示常规沟槽电容器DRAM单元100。在例如Nesbit等的A 0.6μm2 256Mb Trench DRAM Cell With Self-Aligned Buried Strap(BEST),IEDM 93-627中说明了这种常规沟槽电容器DRAM单元，此处引入作参考。通常用字线和位线互联这些单元的阵列，以形成DRAM芯片。
DRAM单元包括形成在衬底101中的沟槽电容器160。通常用第一导电类型的掺杂剂轻掺杂衬底。用重掺杂有第二导电类型掺杂剂的多晶硅161填充沟槽。多晶硅作为电容器的一个平板。还用第二导电类型的掩埋板165形成电容器的另一个平板。
DRAM单元还包括晶体管110。该晶体管包括栅112、源113、和漏114。通过注入第二导电类型的掺杂剂形成漏和源。用连接条125实现晶体管与电容器的连接。用与源相同导电类型的掺杂剂形成该连接条。如图所示，采用掩埋连接条将沟槽连接到电容器。用来将晶体管连接到电容器的其它技术如表面连接条也很有用。为了防止节点的结穿通到掩埋板中，在沟槽的顶部形成轴环168。由于穿通会影响单元的工作能力，所以希望避免穿通。
掩埋阱170也具有第二导电类型的掺杂剂，该阱设置于衬底表面之下，掺杂剂大约在轴环的底部有峰值浓度。阱通常是轻掺杂的。掩埋阱将阵列中各DRAM单元的掩埋板连接在一起。
在DRAM阵列中，栅和源通常分别形成字线和位线。在字线和位线结上提供合适的电压激活晶体管，使数据能写入沟槽电容器或从中读出。设置浅沟槽隔离(STI)180以将DRAM单元与其它单元或器件隔离。为了有效利用衬底面积，未与单元连接的字线120通常形成在沟槽上。字线120称为“跨越字线”。如图所示，跨越字线借STI与沟槽隔离。这种构形称为折合位线结构。也可以用如开路或开路折合的其它位线结构。
例如，第一导电类型为正(p)，第二导电类型为负(n)。但是本领域的技术人员明白，也可以用带有p型多晶硅填充的沟槽形成于n型衬底中的DRAM单元。而且，可以用杂质原子重或轻掺杂衬底、阱、掩埋板、和DRAM单元中的其它元件，以实现所需的电特性。
图2A-2G表示形成常规DRAM单元的部分工艺。参见图2A，提供形成DRAM单元的衬底201。衬底的主表面不严格，可以用任何合适的晶向，如(100)、(110)、或(111)。在一个例示实施例中，衬底用p型掺杂剂轻掺杂(p-)。通常在衬底的表面上形成基层叠层230。基层叠层包括作为腐蚀掩模、腐蚀停止、和/或化学机械抛光停止层等的各种层。通常基层叠层包括基层氧化层231、氮化物层232、和TEOS掩模层(未示出)。
沟槽210形成在衬底中。例如，形成沟槽的技术见Müller等的Trenchstorage Node Technology for(Gigabit DRAM Generation,IEDM 96-507，这里引入此文献作为参考。沟槽由重掺杂n型(n+)多晶硅214填充。n+多晶硅作为电容器的一个平板。n+掩埋板215围绕沟槽的底部，作为电容器的另一个平板。沟槽和掩埋板通过节点介质层212彼此隔离。在一个实施例中，节点介质层包括氮化物和氧化物层。在沟槽的上部，形成轴环220。轴环包括如TEOS等介质材料。或者提供掩埋N-阱280，用以与阵列中其它沟槽连接在一起。
如图2A所示，衬底的表面已经用如化学机械抛光(CMP)抛光过。氮化物层232作为CMP停止层，使得CMP一旦到达氮化物层便停止。由此，平面化覆盖衬底表面的多晶，这样在随后的工艺中，氮化物和多晶硅之间有基本平面化的表面。
参见图2B，该图表示用来将沟槽连接到DRAM单元的晶体管上的连接条的形成情况。例如用反应离子刻蚀(RIE)挖出沟槽。通常多晶硅从硅表面凹下约150nm。挖出沟槽后，进行清洗步骤以去除可能形成在硅沟槽侧壁的自然氧化层。清洗步骤包括如硅的选择湿法腐蚀。清洗步骤从沟槽侧壁和轴环部分去除氧化层，使它凹到N+多晶硅下面。因此，在硅和多晶硅侧壁225和227之间形成空隙。
多晶硅层240淀积在衬底上，覆盖氮化物层和沟槽的顶部。多晶硅层通常为本征或不掺杂的多晶硅层。平面化该多晶硅层直到氮化物层232。平面化后，沟槽中的多晶硅例如从在衬底表面凹下约50nm，让连接条留在n+沟槽多晶硅上面约100nm。
图2C表示限定DRAM单元有源区的工艺。如图所示，抗反射覆盖(ARC)层245淀积在衬底表面，覆盖氮化物层232和连接条240。ARC用来提高限定有源区(AA)的光刻工艺的分辨率。光刻胶层246形成在ARC层上，作为AA的腐蚀掩模。然后如用常规的光刻技术限定有源区。然后用RIE等各向异性腐蚀单元的无源区250。如图所示，无源区与部分沟槽重叠。无源区通常腐蚀到氧化物轴环顶部的下面。通过设置开口，沟槽中的掺杂剂能向上向外扩散形成掩埋连接条，它在随后的退火中将沟槽连接到晶体管。在一个实施例中，将无源区腐蚀到硅表面下约250-400nm。无源区即要形成STI的区域。
参见图2D，该图表示STI的形成。去除光刻胶和ARC层。为了确保没有残留光刻胶或ARC，可以使用清洗步骤。由于后面要进行几步氧气退火，氧分子可以通过轴环氧化物扩散并氧化沟槽多晶硅及沟槽的硅侧壁。硅侧壁和沟槽多晶硅的氧化会导致所谓的鸟嘴。鸟嘴导致产生应力和硅位错，对器件的工作产生反作用。为了防止氧扩散进硅或多晶硅侧壁，设置氮化物条255来保护无源区。通常在形成氮化物条之前，于暴露的硅上热生长钝化氧化物。用如低压化学汽相淀积(LPCVD)形成氮化物条。如图所示，氮化物条形成在衬底表面上，覆盖氮化物层和无源STI区域。
在衬底表面上淀积介质材料，如TEOS，以充分填充无源区250。由于TEOS层保形，所以使用平面化方法，以便在随后的处理中有平面化的表面。例如，在Nag等的Comparative Evaluation of Gap-Fill Dielectrics in ShallowTrench Isolation for sub-0.25μm Technologies,IEDM 96-841中描述过这些方法，此处引入作为参考。抛光衬底表面，使STI和氮化物层基本平面化。
图2E表示形成DRAM单元的存取晶体管的工艺。如图所示，例如用湿法化学腐蚀去除基层氮化物层。湿法化学腐蚀对氧化物有选择性。为了确保完全去除氮化物层，进行过腐蚀。在过腐蚀过程中，STI顶部的氮化物条也凹下，形成草皮层257。用对硅有选择性的湿法腐蚀去除该点的基层氧化物。但是在腐蚀氮化物的过程中形成的草皮层暴露氮化物条的每侧的氧化物侧壁。由此，随后的氧化物腐蚀更加横向扩大草皮层，进入有源区的角部。
随后，图2F中，在晶片表面上形成氧化物(未示出)层。称为“栅牺牲层”的氧化物层作为随后注入的掩蔽氧化物。此外，栅牺牲层减小草皮层或使STI角变园。
为了限定DRAM单元的n沟道存取晶体管的p-型阱265区域，在氧化物层的顶部淀积光刻胶层(未示出)，并适当构图以暴露p阱区。
P-型掺杂剂，如硼(B)，注入到阱区。掺杂剂注入得足够深，用以防止穿通。掺杂剂的分布是特定的，以实现所需的电特性，即栅阈值电压(Vt)。
另外，也形成n沟道支持电路的p阱。关于互补金属氧化物硅(CMOS)器件的互补阱，形成n阱。n阱的形成需要另外的光刻和注入步骤，以限定和形成N阱。由于有p阱，n阱的分布被特定，以实现所需的电特性。形成阱后，去除栅牺牲层。
形成栅氧化层262并构图，以覆盖要形成晶体管的区域。然后在衬底表面上形成多晶硅267、WSix268、和氮化物层269。可以看到，草皮层也被多晶硅填充。参见图2G，然后构图这些层，为DRAM单元的晶体管270形成栅堆叠层。通常在沟槽上面形成跨越栅叠层280，并用STI将它们隔离。通过注入合适分布的掺杂剂形成漏271和源272，以实现所需的工作性能。为了改善源漏的扩散及与栅的对准，可以使用氮化物间隔层(未示出)。为了将晶体管连接到沟槽，通过从条状多晶硅240向外扩散掺杂剂来形成连接条273。
如前面所述，靠近有源区角部形成的草皮层257对DRAM集成电路的工作产生反作用，如寄生角部电导。
图3表示本发明的例示实施例。如图所示，DRAM单元包括沟槽电容器360和晶体管310。由于沟槽电容器和图1说明的相似，所以图中仅示出其上部。例如，晶体管310为n沟道晶体管。该晶体管包括栅312、源313、漏314。通过注入n型掺杂剂形成源和漏。通过掺杂区325实现晶体管到电容器的连接。从沟槽扩散n型掺杂剂形成掺杂区。设置介质轴环368以防止连接条和掩模板(未示出)之间的垂直穿通。
根据本发明，设置升高的STI以将DRAM单元与其它DRAM单元或器件隔离。如图所示，升高的STI的深度与常规STI相似。但是升高的STI的上表面置于硅衬底表面平面之上。上表面升高到衬底表面之上的距离应足够大，以有效减少硅表面下面的草皮层的形成，从而降低角部电导。在一个实施例中，升高的STI的上表面升高的距离约＜100nm。较好地该距离为约20-100nm，更好地为40-80nm，最好为50-70nm。在另一个实施例中，升高的STI的上表面升高的距离约为50nm。
如前面所讨论的，草皮层的形成导致寄生角部电导。但是本发明通过将STI的表面升高到衬底表面以上，防止了草皮层的形成。而且，从下面的描述可以明白，使用升高的STI的优点是省略对氮化物条的需要，该氮化物条也容易形成草皮层。
图4A-4F表示形成有升高的STI的DRAM单元的工艺。参见图4A，沟槽电容器410形成在衬底401上。在一个例示实施例中，用p型掺杂剂轻掺杂(p-)衬底。通常在衬底表面形成基层叠层430。该基层叠层包括用作腐蚀掩模、腐蚀停止、和/或化学机械抛光停止层等的各种层。通常基层叠层包括基层氧化层431、氮化物层432、和TEOS掩模层(未示出)。
在一个实施例中，用常规技术形成沟槽410。例如Nesbit等在A0.6μm2256Mb Trech DRAM Cell With Self-Aligned Buried Strap (BEST),IEDM 93-627中记载了这种技术，此处引入作为参考。例如，沟槽用N+多晶硅414填充。在沟槽的上部，设置包括如TEOS等介质材料的轴环420。形成本征多晶硅层440，并使之挖到轴环和掺杂多晶硅的上面。多晶硅通常挖到衬底表面下，如约50nm，如在N+沟槽多晶硅上面留下100nm的连接条440。
参见图4B，在整个衬底表面形成一层氧化物，覆盖基层叠层并填充沟槽上面的开口。在一个实施例中，用低压化学汽相淀积(LPCVD)形成氧化物层。氧化物为致密氧化物。通过在氩气或氮气等惰性气氛中，在约900-1000℃下退火约10-60分钟，来实现氧化物的致密化。CMP在多晶硅的顶部产生薄氧化物层480，以提供沟槽的隔离。
随后，例如用湿法腐蚀去除氮化物层和基层氧化物层。然后在晶片的表面上形成牺牲氧化层(未示出)。该氧化层作为注入的掩蔽氧化层。
形成DRAM单元的n沟道存取晶体管的p型阱区。例如，通过在氧化层的上面淀积光刻胶层(未示出)并对它合适构图，以暴露p阱区，由此得到p阱区。将P型掺杂剂如硼(B)注入到阱区。将掺杂剂注入得足够深以防止穿通。掺杂分布被特定，以实现所需的电特性，如栅阈值电压(Vt)。在设计所需掺杂剂的分布时，应该考虑到由于随后升高的STI钝化氧化过程和氧化物填充致密化退火过程对阱掺杂剂的不同热作用。
另外，还形成n沟道支持电路的p阱。关于互补金属氧化物硅(CMOS)器件的互补阱，形成n阱。n阱的形成需要另外的光刻和注入步骤，以限定和形成N阱。由于有p阱，n阱的分布被特定，以实现所需的电特性。完成注入后，例如用湿法腐蚀去除掩蔽氧化层。
参见图4C，在器件有源区上形成栅氧化物层457。形成栅氧化层后，在衬底表面形成多晶硅层482和氮化物层483。多晶硅层要足够厚，以补偿随后形成在硅衬底表面之上的升高STI氧化物的顶部。在一个实施例中，多晶硅层约为50nm。氮化物层要足够厚以作为抛光停止层。通常氮化物层约为100nm厚。
图4D表示限定DRAM单元的有源区的工艺。用常规的光刻技术限定有源区。该区限定后，例如用RIE各向异性腐蚀无源区450。为了提高光刻工艺的分辨率，可以使用抗反射层。如图所示，无源区与部分沟槽重叠，留下其余部分可以让足够大的电流在晶体管和电容器之间流动。在一个实施例中，无源区重叠≤约沟槽宽度的一半，最好约为沟槽宽度的一半。无源区应足够深以将掩埋连接条与要形成DRAM单元的晶体管的一侧相对的硅侧壁隔离。腐蚀无源区到氧化物轴环顶部的下面。在一个实施例中，腐蚀无源区到硅表面下250nm。无源区是要形成升高的STI的区域。
在衬底表面淀积介质材料，如TEOS，以充分填充无源区450。由于TEOS层为保形层，进行平面化方法如CMP来平面化该结构。此后去除氮化物层，使升高的STI 455的顶表面与多晶硅482层的顶表面共面。氮化物层的去除可能导致形成草皮层490。但是由于升高了STI，草皮层不延伸到衬底表面下。由此减小了或消除了角部电导，使晶体管的Vt更均匀。
参见图4E，在多晶硅层482上形成多晶硅层483。多晶硅层应有足够的总厚度，以形成栅导电体。在一个实施例中，复合层的厚度约为100nm。可选择地，在多晶硅上形成包括难熔金属的如WSix等硅化物层484，以降低栅导电体的电阻。在多晶硅化物(polycide)层上，如果没有使用多晶硅化物层则在多晶硅层483上形成氮化物层484。氮化物层作为腐蚀非接线接触的腐蚀停止层。
在图4F中，构图衬底的表面，形成DRAM单元晶体管470的栅叠层。通常在沟槽上形成跨越栅叠层480，并用升高的STI将它们隔离。通过注入有合适分布的掺杂剂形成漏471和源472，以实现所需的工作特性。为了改善源漏的扩散及与栅的对准，可以使用氮化物间隔层(未示出)。
尽管参见各实施例具体示出并说明了本发明，但本领域的技术人员应该明白，在不偏离其范围的情况下，本发明可以有改变和变形。仅仅作为例子，本发明的例示实施例说明了具体的尺寸。但是这些尺寸仅仅是例示性的，根据具体的应用可以改变。因此本发明的实质不限定在上述说明书中，而是由权利要求书及其等同物限定。
Claims (2)
1．一种随机存取存储单元，包括：
沟槽电容器，所说沟槽电容器形成在硅衬底的主表面下；
晶体管，包括栅、源和漏区，其中，所说晶体管的所说漏区电连接到所说沟槽电容器；及
升高的浅沟槽隔离(RSTI)，所说RSTI有高于硅衬底主表面的上表面，上表面有足够的升高量，以防止随后形成的草皮层延伸到衬底表面下。
2．一种制备随机存取存储器单元的方法，包括形成升高的浅沟槽隔离的步骤，所说步骤包括：
在硅衬底的主表面下形成沟槽电容器；
在硅衬底的主表面上形成氧化层，该氧化层为晶体管的栅氧化物；
在氧化层上形成第一电导层，第一电导层形成晶体管栅导电体的下部分；
在第一电导层上形成介质层，介质层作为随后抛光步骤的抛光停止层；
限定并腐蚀无源区，无源区与部分沟槽重叠；
用介质材料填充无源区以形成浅沟槽隔离区；
抛光介质材料，其中介质层作为抛光停止层，使介质层和介质材料之间的表面平面化；
去除所说介质层，其中，去除步骤还去除介质材料，使第一导电层和介质材料之间得到基本平面化的表面。
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