DE19937504A1

DE19937504A1 - Verfahren zur Herstellung einer Isolation

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Publication number: DE19937504A1
Application number: DE19937504A
Authority: DE
Inventors: Albrecht Kieslich; Herbert Benzinger; Klaus Feldner
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 1999-08-09
Filing date: 1999-08-09
Publication date: 2001-03-15
Also published as: TW515031B; US6638814B1; WO2001011682A1

Abstract

Erfindungsgemäß wird ein Verfahren zur gleichzeitigen Herstellung von Speicherkondensatoren und zumindest einer Isolation bereitgestellt, wobei die durch die jeweils gleichen Prozeßschritte erzielten Strukturen in unterschiedlichen Bereichen des Substrats unterschiedlichen Funktionen dienen. In einem ersten Bereich werden auf diese Weise eine Vielzahl von Speicherkondensatoren erzeugt, während in einem zweiten Bereich die im wesentlichen gleiche Struktur als Isolation verwendet wird. Da Speicherkondensatoren in der Regel sehr tiefe Gräben (> 2 _m) benötigen, kann auf diese Weise, ohne zusätzlichen Prozeßaufwand, eine sehr gute Isolation erzeugt werden.

Description

Die Erfindung betrifft ein Verfahren zur Herstellung einer Isolation, insbesondere einer Wannenisolation zwischen zwei Gebieten unterschiedlicher Leitfähigkeit in einem Halbleiterbauelement.

Ziel vieler Entwicklungen in der Elektronik ist es, die Kosten, die zur Realisierung einer bestimmten elektronische Funktion aufzuwenden sind, immer weiter zu senken und somit die Produktivität kontinuierlich zu steigern. Diese Steigerung der Produktivität wurde und wird vor allem durch eine erhöhte Integration der elektronischen Funktionen erreicht. Die Erhöhung der Integration der elektronischen Funktionen wiederum wird in erster Linie durch eine fortschreitende Strukturverkleinerung der einzelnen Bauelemente erreicht.

Logikschaltungen, die in der Regel durch einen CMOS-Prozeß hergestellt werden, setzen sich üblicherweise aus n-Kanal bzw. p-Kanal MOS-Transistoren zusammen. Dabei werden die entsprechenden Substratbereiche durch p- bzw. n-Wannen gebildet werden. Der Anforderung, die Ausdehnung der Schaltungen immer weiter zu verkleinern, steht dabei unter anderem der technologieabhängige Mindestabstand zwischen benachbarten n- und p-Gebieten entgegen. Dieser Mindestabstand ist eine der wichtigsten Designregeln für CMOS-Schaltungen. Der Mindestabstand trägt insbesondere zur Vermeidung des Latch-up-Effekts bei, der durch die Ausbildung parasitärer Thyristorstrukturen zwischen benachbarten n- und p-Kanal-Transistoren erzeugt wird.

Um den Mindestabstand zwischen benachbarten n- und p-Gebieten weiter zu verringern ohne dabei gleichzeitig die Gefahr des Latch-up Effekts zu erhöhen, sind eine Reihe von Maßnahmen bekannt. Zum einen kann im Falle einer n-Wanne das p-Substrat mit einer negativen Vorspannung versehen werden bzw. ein p⁺- Substrat mit p-Epitaxie-Schicht verwendet werden. Eine weitere Maßnahme besteht darin, möglichst viele Wannen- und Substratkontakte zu verwenden und dadurch das Potential in der Wanne und dem Substrat konstant zu halten und damit Spannungsabfälle, die eine Latch-up auslösen könnten, zu vermeiden.

Die oben genannten Maßnahmen erfordern jedoch jeweils zusätzliche Prozeßschritte, wodurch der Gesamtprozeß aufwendiger und somit teurer wird. Außerdem kann der Mindestabstand zwischen benachbarten n- und p-Gebieten dadurch nur sehr begrenzt verringert werden.

Darüber hinaus wird zukünftig ein zunehmender Bedarf nach anwendungsspezifischen integrierten Halbleiterprodukten für die unterschiedlichsten Anwendungen entstehen, die neben den für den jeweiligen Anwedungszweck benötigten Logikeinheiten auch Speichereinheiten mit individuell an die jeweiligen Bedürfnisse angepaßten Speicherkapazitäten aufweisen. Man spricht in diesem Zusammenhang von "embedded solutions" oder von "embedded DRAM-Produkten". Es wurde festgestellt, daß durch die Integration von RAM-Strukturen auf dem anwendungsspezifischen Halbleiterprodukt eine deutliche Steigerung der Systemleistung erzielt wird. So können bei einer derartigen Anordnung Speicherzugriffe oft innerhalb eines Systemtakts durchgeführt werden.

Als Beispiel seien integrierte Halbleiterprodukte für die Sprachanalyse und Spracherkennung angeführt, welche die Signale, welche die gesprochene Sprache repräsentieren, in einem integrierten Speicher für eine gewisse Zeit speichern, damit die Logikeinheiten in der Lage sind, die Signale zu analysieren. Weitere Beispiele sind Controllerbausteine oder DSP-Strukturen, welche DRAM-Speicherzellen aufweisen, um ihre Funktion möglichst effizient erfüllen zu können. Auf diese Weise werden dann oft ganze Systeme gebildet ("Systems on silicon"), die in einem einzigen Baustein integriert sind.

Während reine Logikschaltungen im wesentlichen nur aus Transistoren aufgebaut sind, umfaßt eine DRAM-Speicherzelle sowohl einen Transistor und als auch einen Kondensator, der die zur Darstellung der Information notwendige Ladung speichert. Der Kondensator der Speicherzelle besitzt dabei Elektroden aus dotiertem Silizium bzw. Polysilizium und eine zwischen den Elektroden angeordnete dielektrische Schicht aus Siliziumdioxid und/oder Siliziumnitrid.

Um die in einem Kondensator gespeicherte Ladung reproduzierbar auslesen zu können, ist eine Kapazität des Kondensators von etwa 30 fF erforderlich. Die gleichzeitige Anforderung, die laterale Ausdehnung des Kondensators ständig zu verkleinern, um eine Erhöhung der Speicherdichte zu erzielen, führte zum Einsatz von Grabenkondensatoren bzw. sogenannten Trench-Kondensatoren, bei denen sich der Kondensator vertikal in das Substrat erstreckt, oder sogenannten Stack-Kondensatoren, bei denen der Kondensator oberhalb des Transistors in der Speicherzelle angeordnet ist.

Durch die Integration von umfangreichen Logikschaltungen und Speicherzellen in einen einzigen Baustein erhöht sich natürlich auch der technologische Aufwand bei Herstellung des Bausteins. Gleichzeitig ergibt sich ein zusätzlicher Zwang zur Flächenreduzierung. Da ein wesentlicher Teil der Fläche eines Bausteins für die Isolation verwendet werden muß, besteht somit ein großes Interesse an einer möglichst platzsparenden Isolation. Darüber hinaus sollte die Isolation jedoch ohne großen zusätzlichen Aufwand herstellbar sein, um die Kosten für den Gesamtprozeß niedrig zu halten.

Der Erfindung liegt daher die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Isolation aufzuzeigen, das die genannten Anforderungen erfüllt. Weiterhin ist es die Aufgabe der vorliegenden Erfindung ein entsprechendes Halbleiterbauelement zur Verfügung zu stellen.

Diese Aufgabe wird von dem Verfahren gemäß Patentanspruch 1 sowie von der Halbleiterbauelement gemäß Patentanspruch 17 gelöst. Weitere vorteilhafte Ausführungsformen, Ausgestaltungen und Aspekte der vorliegenden Erfindung ergeben sich aus den Unteransprüchen der Beschreibung und den beiliegenden Zeichnungen.

Erfindungsgemäß wird ein Verfahren zur gleichzeitigen Herstellung von Speicherkondensatoren und zumindest einer Isolation in einem Halbleitersubstrat bereitgestellt. Das erfinderische Verfahren beinhaltet die Schritte:

a) ein Halbleitersubstrat mit zumindest einem ersten Bereich zur Aufnahme der Speicherkondensatoren und zumindest einem zweiten Bereich zur Aufnahme der Isolation wird bereitgestellt;
b) durch eine Ätztechnik werden in dem ersten Bereich eine Vielzahl von Gräben und in dem zweiten Bereich zumindest ein Graben erzeugt;
c) durch eine Dotiertechnik wird zumindest in dem ersten Bereich jeweils eine erste Elektrode in den Grabenwänden erzeugt;
d) durch eine Schichttechnik wird zumindest in dem ersten Bereich jeweils ein Dielektrikum in den Gräben erzeugt; und
e) durch eine Schichttechnik wird zumindest in dem ersten Bereich jeweils eine zweite Elektrode in den Gräben erzeugt, so daß in dem ersten Bereich Speicherkondensatoren und in dem zweiten Bereich zumindest eine Isolation ausgebildet werden.

Das erfindungsgemäße Verfahren besitzt den Vorteil, daß die Prozeßschritte sowohl in dem ersten als auch in dem zweiten Bereich des Substrats angewendet werden, wobei die durch die jeweils gleichen Prozeßschritte erzielten Strukturen in den unterschiedlichen Bereichen des Substrats unterschiedlichen Funktionen dienen. Im ersten Bereich werden auf diese Weise eine Vielzahl von Speicherkondensatoren erzeugt, während im zweiten Bereich die im wesentlichen gleiche Struktur als Isolation verwendet wird. Da Speicherkondensatoren in der Regel sehr tiefe Gräben (< 2 µm) benötigen, kann auf diese Weise, ohne zusätzlichen Prozeßaufwand, eine sehr gute Isolation erzeugt werden. Dementsprechend lassen sich die Abstände zwischen einzelnen Bauelementen oder zwischen Wannen unterschiedlichen Leifähigkeitstyps deutlich verringern, ohne daß die Gefahr eines sogenannten "Latch-up" erhöht wird. So kann beispielsweise der minimale Abstand zwischen einem n- Kanal Transistor und einem p-Kanal Transistor um etwa 30% verringert werden.

Gemäß einer bevorzugten Ausführungsform wird der Graben in dem zweiten Bereich als geschlossene Kurve ausgebildet. Auf diese Weise kann beispielsweise eine n-Wanne von einem p- Substrat isoliert werden.

Bevorzugt wird im Schritt c) als Dotiertechnik die Dotierstoffdiffusion aus einer Dotierschicht verwendet. Insbesondere bei tiefen Gräben läßt auf diese Weise eine Dotierung der Grabenwände am leichtesten durchführen. Dabei ist es bevorzugt, wenn als Dotierschicht Arsenglas verwendet wird, welches durch ein Arsen-TEOS-Verfahren abgeschieden werden kann.

Weiterhin ist es bevorzugt, wenn als Dielektrikum eine NO- oder ONO-Schicht und als Elektrode in situ dotiertes Poly- Silizium verwendet wird.

Weiterhin ist es bevorzugt, wenn im zweiten Bereich zumindest eine Wannenimplantation durchgeführt wird, so daß die Isolation zwischen zwei benachbarten und unterschiedlich dotierten Wannen oder zwischen einer Wanne und dem benachbarten Substrat ausgebildet ist.

Gemäß einer weiteren bevorzugten Ausführungsform werden die ersten Elektroden nur in dem ersten Bereich ausgebildet. Durch die Ausbildung einer ersten Elektrode in dem zweiten Bereich kann es zur Ausbildung eines Leckpfades entlang der Grabenoberfläche kommen, was für eine gute Isolation hinderlich ist. Daher ist vorteilhaft, wenn die ersten Elektroden nur in dem ersten Bereich ausgebildet werden. Auf diese Weise lassen sich die Abstände zwischen einzelnen Bauelementen oder zwischen Wannen unterschiedlichen Leifähigkeitstyps nochmals verringern.

Wird als Dotiertechnik die Dotierstoffdiffusion aus einer Dotierschicht verwendet, so ist es bevorzugt, wenn in dem zweiten Bereich die Dotierschicht vor der Dotierstoffdiffusion aus dem Graben entfernt wird. Dabei ist es bevorzugt, wenn die Dotierschicht durch eine Ätzung aus dem Graben entfernt wird. Der erste Bereich ist während dieser Ätzung bevorzugt mit einer Lackmaske abgedeckt, so daß im ersten Bereich die Dotierschicht in den Gräben verbleibt. Dazu ist im Prozeßablauf eine zusätzlich Maske notwendig, die das Speicherzellenfeld abdeckt.

Weiterhin ist es bevorzugt, wenn die zweiten Elektroden nur in dem ersten Bereich ausgebildet werden. Wird als zweite Elektrode in situ dotiertes Polysilizium verwendet, so ist es bevorzugt, wenn in dem zweiten Bereich das Polysilizium nach der Abscheidung wieder aus dem Graben entfernt wird. Dabei ist es bevorzugt, wenn das Polysilizium durch eine Ätzung aus dem Graben entfernt wird. Der erste Bereich ist während dieser Ätzung bevorzugt mit einer Lackmaske abgedeckt, so daß im ersten Bereich das Polysilizium in den Gräben verbleibt.

Dazu ist im Prozeßablauf wiederum eine zusätzlich Maske notwendig, die das Speicherzellenfeld abdeckt. Zur Entfernung des Polysiliziums kann die gleiche Maske wie zur Entfernung der Dotierschicht verwendet werden.

Weiterhin ist es bevorzugt, wenn im zweiten Bereich anstatt der zweiten Elektrode isolierendes Material im Graben abgeschieden wird. Dazu können in vorteilhafterweise Siliziumoxid oder undotiertes Polysilizium verwendet werden.

Durch eine Kombination dieser Maßnahmen, kann eine Wannenisolation erzielt werden, bei welcher der Abstand der aktiven Bauelemente, beispielsweise Transistoren oder Dioden, über die Wannengrenze hinweg nur noch durch die Prozeßtoleranzen begrenzt ist. Insgesamt können die Abstände der aktiven Bauelemente über Wannengrenzen hinweg um etwa 50% gegenüber einer herkömmlichen Isolation ("Locos" oder "shallow trench isolation") verringert werden. Dementsprechend groß ist die eingesparte Chipfläche, die nun für andere Aufgaben eingesetzt werden kann.

Die Erfindung wird nachfolgend anhand von Figuren der Zeich nung näher dargestellt. Es zeigen:

Fig. 1 bis 5 ein erstes erfindungsgemäßes Verfahren zur gleichzeitigen Herstellung von Speicherkondensatoren und zumindest einer Isolation;

Fig. 6 schematisch ein so hergestelltes Halbleiterbauelement; und

Fig. 7 bis 11 ein zweites erfindungsgemäßes Verfahren zur gleichzeitigen Herstellung von Speicherkondensatoren und zumindest einer Isolation.

Die Fig. 1 bis 5 zeigen eine erste Ausführungsform der vorliegenden Erfindung. Auf einem Siliziumsubstrat 1 ist eine Siliziumoxidschicht 2, eine Siliziumnitridschicht 3 und eine weitere Siliziumoxidschicht 4 angeordnet. Die Siliziumoxidschichten 2 und 4 sowie die Siliziumnitridschicht 3 werden mit Hilfe einer Phototechnik strukturiert, so daß diese Schichten anschließend als eine Maske für die Ätzung der Gräben dienen können. Im vorliegenden Beispiel ist das Siliziumsubstrat 1 schwach p-dotiert. Im einem ersten Bereich 31, in dem später die Speicherkondensatoren hergestellt werden, wurde außerdem durch eine Ionenimplantation das n- leitende Gebiet 6 erzeugt.

Es folgt die Ätzung der Gräben 5A und 5B. Dabei wird die Ätzung sowohl in dem ersten Bereich 31 der Speicherzellen als auch in einem zweiten Bereich 33, in dem später die Logikschaltung erzeugt wird, durchgeführt. Durch die Ätzung entstehen etwa 5 µm tiefe Gräben 5A und 5B. Die sich daraus ergebende Situation ist in Fig. 1 gezeigt.

Es folgt die Abscheidung einer Schicht aus Arsenglas 7. Die Schicht aus Arsenglas 7 wird mit einer weiteren Siliziumoxidschicht 8 bedeckt. Diese zusätzliche Siliziumoxidschicht 8 verhindert eine Verunreinigung der Umgebung durch das ausdiffundierende Arsen. Durch eine weitere Phototechnik werden die Gräben 5A und 5B bis zu einer vorgegebenen Höhe mit Photolack (nicht gezeigt) gefüllt und durch eine Ätzung der Siliziumoxidschicht 8 und der Arsenglasschicht 7 wird die Arsenglasschicht 7 oberhalb des Photolacks wieder entfernt.

Nach der Entfernung des restlichen Photolacks wird eine Wärmebehandlung durchgeführt, um den Dotierstoff Arsen aus der in den Gräben 5 verbliebenen Arsenglasschicht 7 in das Substrat 1 einzubringen. Dadurch entsteht in den Seitenwänden der Gräben 5A und 5B jeweils ein n-leitendes Diffusionsgebiet, das jeweils eine erste Elektrode 9 bildet. Die sich daraus ergebende Situation ist Fig. 2 dargestellt.

Die noch verbliebene Siliziumoxidschicht 8 und die noch verbliebene Arsenglasschicht 7 werden nachfolgend entfernt. Es folgt die Abscheidung einer sogenannten ONO-Schicht 10, die aus einer Siliziumoxid-, einer Siliziumnitrid-, und einer Siliziumoxidschicht zusammengesetzt ist. Diese Schichtenfolge dient als Dielektrikum für den Speicherkondensator. Anschließend werden die Gräben mit in situ dotiertem Polysilizium 11 aufgefüllt, d. h. das Polysilizium wird bei seiner Abscheidung mit einem Dotierstoff dotiert. Dementsprechend bildet das Polysilizium die zweite Elektrode der Speicherkondensatoren. Anschließend wird durch eine Reihe von Ätzungen das Polysilizium 11 und die ONO-Schicht 10 bis zu einer vorgegebene Tiefe in den Gräben 5A und 5B entfernt. Dabei wird auch die oberste Siliziumoxidschicht 4 entfernt. Die sich daraus ergebende Situation ist in Fig. 3 gezeigt.

Anschließend wird weitere Siliziumoxidschicht 16 konform abschieden und durch eine anisotrope Ätzung so strukturiert, daß die Siliziumoxidschicht 16 nur an den Seitenwänden der Gräben 5A und 5B oberhalb der ONO-Schicht 10 verbleibt. Diese Siliziumoxidschicht bildet einen sogenannten Collar, der später einen parasitären n-Kanal Transistor entlang der Seitenwand der Gräben 5A und 5B im Speicherzellenfeld verhindern soll. Anschließend werden die noch freien Teile der Gräben 5A und 5B mit in situ dotiertem Polysilizium 17 aufgefüllt, so daß zu der zweiten Elektrode 11 eine leitende Verbindung besteht.

Es folgt die Erzeugung sogenannter vergrabener Kontakte ("buried contacts", nicht gezeigt) zum Anschluß der zweiten Elektrode 11 an den noch zu erzeugenden Auswahltransistor in jeder Speicherzelle. Die Speicherkondensatoren 27 sind damit fertiggestellt. Danach werden die Oberseiten der Gräben 5A und 5B durch eine weitere Siliziumoxidschicht 13 von der Substratoberfläche isoliert. Weiterhin werden die Siliziumnitridschicht 3 und die Siliziumoxidschicht 2 entfernt und es wird eine dünne Siliziumoxidschicht 12 erzeugt, welche bei der nun folgenden Ionenimplantation als dünnes Streuoxid verwendet wird. Mit einer Ionenimplantation wird in dem zweiten Bereich 33 des Substrats eine sogenannte n-Wanne 15 erzeugt. In dieser n-Wanne 15 werden später die p- Kanal Transistoren angeordnet werden. Dabei trennt die Isolation 24, die durch den Graben 5B gebildet wird, die n- Wanne 15 von dem umliegenden, p-leitenden Substrat 1. Mit einer weiteren Ionenimplantation wird in dem ersten Bereich 31 des Substrats eine sogenannte p-Wanne 14 erzeugt. Die sich daraus ergebende Situation ist in Fig. 4 dargestellt.

Anschließend wird die dünne Siliziumoxidschicht 12 entfernt, so daß eine weitere Siliziumoxidschicht, das sogenannte Gateoxid (nicht gezeigt), auf der Oberfläche des Substrats erzeugt werden kann. Auf das Gateoxid wird eine Schicht aus Polysilizium 18 abgeschieden, auf der wiederum eine Metallsilizidschicht 19 zur Verringerung des Widerstands abgeschieden wird. Die Metallsilizidschicht 19 und die Siliziumschicht 18 werden strukturiert, um die sogenannten Gatebahnen zu erzeugen. Durch die anschließende Ionenimplantation von Arsen bzw. Bor werden die Transistoren 25, 26 und 28 fertiggestellt. Dabei dienen die Transistoren 28 als Auswahltransistoren in den Speicherzellen während die Transistoren 25 und 26 in der Logikeinheit verwendet werden. Die sich daraus ergebende Situation ist in Fig. 5 gezeigt.

Zur Fertigstellung des Halbleiterbauelements wird nachfolgend eine Metallisierung erzeugt, welche die Transistoren entsprechend der zu realisierenden Funktion untereinander und mit der Außenwelt verbindet. Die dafür notwendigen Schritte sind an sich bekannt und werden daher nicht näher erläutert.

Fig. 6 zeigt schematisch in einer Aufsicht die Struktur des so hergestellten Halbleiterbauelements. Dabei sind in der linken Seite der Zeichnung, in dem ersten Bereich 31 des Substrats, die Speicherzellenfelder 32A und 32B angeordnet. Auf der rechten Seite der Zeichnung, in dem zweiten Bereich 33 des Substrats, ist die Logikschaltung angeordnet. Um die n-Wanne 15 von dem restlichen Teil der Logikschaltung zu isolieren, ist die Isolation 24 als geschlossene Kurve ausgebildet, welche die n-Wanne 15 vollständig umgibt. Die Isolationswirkung des Grabens 5B ist dabei so gut, daß der minimale Abstand zwischen dem n-Kanal Transistor 25 und dem p-Kanal Transistor 26 deutlich verringert werden, ohne daß sich die Gefahr des "Latch-up" Effekts erhöht. Gegenüber einer herkömmlichen "Locos-" oder "shallow-trench"-Isolation kann der Abstand um bis 30% verringert werden.

Die Fig. 7 bis 11 zeigen eine zweite Ausführungsform der vorliegenden Erfindung. Auf einem Siliziumsubstrat 1 ist eine Siliziumoxidschicht 2, eine Siliziumnitridschicht 3 und eine weitere Siliziumoxidschicht 4 angeordnet. Die Siliziumoxidschichten 2 und 4 sowie die Siliziumnitridschicht 3 werden mit Hilfe einer Phototechnik strukturiert, um anschließend als eine Maske für die Ätzung der Gräben zu dienen. Im vorliegenden Beispiel ist das Siliziumsubstrat 1 schwach p-dotiert. Im dem Bereich 31, in dem später die Speicherkondensatoren hergestellt werden, wurde außerdem durch eine Ionenimplantation der n-leitende Bereich 6 erzeugt.

Es folgt die Ätzung der Gräben 5A und 5B. Dabei wird die Ätzung sowohl in dem ersten Bereich 31 der Speicherzellen als auch in dem zweiten Bereich 33, in dem später die Logikschaltung erzeugt wird, durchgeführt. Durch die Ätzung entstehen etwa 5 µm tiefe Gräben 5A und 5B. Es folgt die Abscheidung einer Schicht aus Arsenglas 7. Die Schicht aus Arsenglas 7 wird mit einer weiteren Siliziumoxidschicht 8 bedeckt. Diese zusätzliche Siliziumoxidschicht 8 verhindert eine Verunreinigung der Umgebung durch das ausdiffundierende Arsen. Durch eine weitere Phototechnik werden die Gräben 5 bis zu einer vorgegebenen Höhe mit Photolack 29 gefüllt und durch eine Ätzung der Siliziumoxidschicht 8 und der Arsenglasschicht 7 wird die Arsenglasschicht 7 oberhalb des Photolacks wieder entfernt.

Um nun zu verhindern, daß an der Seitenwand des Grabens 5B der Dotierstoff Arsen in das Substrat 1 diffundiert wird durch eine zusätzliche Phototechnik eine Lackmaske 20 erzeugt, welche den ersten Bereich 31 des Substrats 1 abdeckt den zweiten Bereich des Substrats 33 jedoch frei läßt. Anschließend werden die noch in dem Graben 5B verbliebenen Schichten 7 und 8 aus dem Graben 5B entfernt. Die sich daraus ergebende Situation ist in Fig. 7 dargestellt.

Nach der Entfernung der Lackmaske 20 des restlichen Photolacks 29 wird eine Wärmebehandlung durchgeführt, um den Dotierstoff Arsen aus der in den Gräben 5A verbliebenen Arsenglasschicht 7 in das Substrat 1 einzubringen. Dadurch entsteht in den Seitenwänden der Gräben 5A jeweils ein n- leitendes Diffusionsgebiet, das jeweils eine erste Elektrode 9 bildet. Die Seitenwände des Grabens 5B bleiben hingegen undotiert. Die sich daraus ergebende Situation ist Fig. 8 dargestellt.

Die noch verbliebene Siliziumoxidschicht 8 und die noch verbliebene Arsenglasschicht 7 werden nachfolgend entfernt. Es folgt die Abscheidung der sogenannten ONO-Schicht 10. Diese Schichtenfolge dient als Dielektrikum für den Speicherkondensator. Anschließend werden die Gräben mit in situ dotiertem Polysilizium 11 aufgefüllt. Dementsprechend bildet das Polysilizium die zweite Elektrode der Speicherkondensatoren. Anschließend wird durch eine Reihe von Ätzungen das Polysilizium 11 und die ONO-Schicht 10 bis zu einer vorgegebene Tiefe in den Gräben 5A und 5B entfernt. Dabei wird auch die oberste Siliziumoxidschicht 4 entfernt. Die sich daraus ergebende Situation ist in Fig. 9 gezeigt.

Anschließend wird weitere Siliziumoxidschicht 16 konform abschieden und durch eine anisotrope Ätzung so strukturiert, daß die Siliziumoxidschicht 16 nur an den Seitenwänden der Gräben 5A und 5B oberhalb der ONO-Schicht 10 verbleibt. Diese Siliziumoxidschicht bildet einen sogenannten Collar, der später einen parasitären n-Kanal Transistor entlang der Seitenwand der Gräben 5A im Speicherzellenfeld verhindern soll. Anschließend werden die noch freien Teile der Gräben 5A und 5B mit in situ dotiertem Polysilizium 17 aufgefüllt, so daß zu der zweiten Elektrode 10 eine leitende Verbindung besteht. Es folgt die Erzeugung sogenannter vergrabener Kontakte ("buried contacts", nicht gezeigt) zum Anschluß der zweiten Elektrode 10 an den noch zu erzeugenden Auswahltransistor in jeder Speicherzelle. Damit sind die Speicherkondensatoren im wesentlichen fertiggestellt.

Um die Isolationswirkung der Isolation 24 weiter zu erhöhen, wird im folgenden wiederum der erste Bereich 31 des Substrats mit einer Lackmaske 22 abdeckt. Durch eine zusätzliche Ätzung wird nun das dotierte Polysilizium 11 und 17 aus dem Graben 5B entfernt. Anschließend wird der Graben 5B mit Siliziumoxid 23 aufgefüllt. Die sich daraus ergebende Situation ist in Fig. 10 dargestellt.

Danach wird die Lackmaske 22 wieder entfernt und die Oberseiten der Gräben 5 werden durch eine weitere Siliziumoxidschicht 13 von der Substratoberfläche isoliert. Weiterhin werden die Siliziumnitridschicht 3 und die Siliziumoxidschicht 2 entfernt und es wird eine dünne Siliziumoxidschicht erzeugt, welche bei der nun folgenden Ionenimplantation als dünnes Streuoxid verwendet wird. Mit einer Ionenimplantation wird in dem zweiten Bereich 33 des Substrats eine sogenannte n-Wanne 15 erzeugt. In dieser n- Wanne 15 werden später die p-Kanal Transistoren angeordnet werden. Dabei trennt die Isolation 24 die n-Wanne 15 von dem umliegenden Substrat 1. Mit einer weiteren Ionenimplantation wird in dem ersten Bereich 31 des Substrats eine sogenannte p-Wanne 14 erzeugt.

Anschließend wird die dünne Siliziumoxidschicht entfernt, so daß eine weitere Siliziumoxidschicht, das sogenannte Gateoxid (nicht gezeigt), auf der Oberfläche des Substrats erzeugt werden kann. Auf das Gateoxid wird eine Schicht aus Polysilizium 18 abgeschieden, auf der wiederum eine Metallsilizidschicht 19 zur Verringerung des Widerstands abgeschieden wird. Die Metallsilizidschicht 19 und die Siliziumschicht 18 werden strukturiert, um die sogenannten Gatebahnen zu erzeugen. Durch die anschließende Ionenimplantation von Arsen bzw. Bor werden die Transistoren 25, 26 und 28 fertiggestellt. Die sich daraus ergebende Situation ist in Fig. 11 gezeigt.

Indem eine Dotierung der Seitenwand des Grabens 5B verhindert wird und indem der Graben 5B mit einem elektrisch isolierenden Material gefüllt wird, kann eine Wannenisolation erzielt werden, bei welcher der Abstand der Transistoren 25 und 26, über die Wannengrenze hinweg nur noch durch die Prozeßtoleranzen begrenzt ist. Insgesamt können die Abstände der aktiven Bauelemente über Wannengrenzen hinweg um etwa 50% gegenüber einer herkömmlichen Isolation ("Locos" oder "shallow trench isolation") verringert werden. Dementsprechend groß ist die eingesparte Chipfläche, die nun für andere Aufgaben eingesetzt werden kann.

Bezugszeichenliste

1

Siliziumsubstrat

2

Siliziumoxidschicht

3

Siliziumnitridschicht

4

Siliziumoxidschicht
5A, B Gräben

6

n-leitendes Gebiet

7

Arsenglasschicht

8

Siliziumoxidschicht

9

Elektrode

10

ONO-Schicht

11

Polysilizium

12

Siliziumoxidschicht

13

Siliziumoxidschicht

14

p-Wanne

15

n-Wanne

16

Siliziumoxidschicht, Collar

17

Polysilizium

18

Polysilizium

19

Metallsilizidschicht

20

Lackmaske

21

22

Lackmaske

23

Siliziumoxid

24

Isolation

25

Logiktransistor

26

Logiktransistor

27

Speicherkondensator

28

Auswahltransistoren

29

Photolack

30

31

erster Bereich

32

Speicherzellenfelder

33

zweiter Bereich

Claims

1. Verfahren zur gleichzeitigen Herstellung von Speicherkondensatoren und zumindest einer Isolation in einem Halbleitersubstrat, mit den Schritten:

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Graben in dem zweiten Bereich als geschlossene Kurve ausgebildet wird.

3. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß im Schritt c) als Dotiertechnik die Dotierstoffdiffusion aus einer Dotierschicht verwendet wird.

4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß im Schritt c) als Dotierschicht Arsenglas durch ein Arsen- TEOS-Verfahren abgeschieden wird.

5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß im Schritt d) als Dielektrikum eine NO- oder ONO-Schicht verwendet wird.

6. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß im Schritt e) in situ dotiertes Poly-Silizium verwendet wird.

7. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß im zweiten Bereich zumindest eine Wannenimplantation durchgeführt wird, so daß die Isolation zwischen zwei benachbarten und unterschiedlich dotierten Wannen oder zwischen einer Wanne und dem benachbarten Substrat ausgebildet ist.

8. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß im zweiten Bereich nachfolgend eine CMOS-Logikstruktur ausgebildet wird.

9. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß die ersten Elektroden nur in dem ersten Bereich ausgebildet werden.

10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß im Schritt c) als Dotiertechnik die Dotierstoffdiffusion aus einer Dotierschicht verwendet wird und in dem zweiten Bereich die Dotierschicht vor der Dotierstoffdiffusion aus dem Graben entfernt wird.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß die Dotierschicht durch eine Ätzung aus dem Graben entfernt wird, wobei der erste Bereich mit einer Lackmaske abgedeckt ist.

12. Verfahren nach einem der vorherstehenden Ansprüche, dadurch gekennzeichnet, daß die zweiten Elektroden nur in dem ersten Bereich ausgebildet werden.

13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß im Schritt e) in situ dotiertes Poly-Silizium abgeschieden wird und in dem zweiten Bereich das Poly-Silizium aus dem Graben entfernt wird.

14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, daß das Poly-Silizium durch eine Ätzung aus dem Graben entfernt wird, wobei der erste Bereich mit einer Lackmaske abgedeckt ist.

15. Verfahren nach einem der Ansprüche 12 bis 14, dadurch gekennzeichnet, daß im zweiten Bereich anstatt der zweiten Elektrode isolierendes Material im Graben abgeschieden wird.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß im zweiten Bereich Siliziumoxid oder undotiertes Polysilizium abgeschieden wird.

17. Halbleiterbauelement, insbesondere integriertes Halbleiterbauelement, dadurch gekennzeichnet, daß es nach einem Verfahren gemäß einem der vorherstehenden Ansprüche erhältlich ist.