[go: up one dir, main page]

CN1191629C - 引线框、半导体装置及其制造方法、电路基板和电子装置 - Google Patents

引线框、半导体装置及其制造方法、电路基板和电子装置 Download PDF

Info

Publication number
CN1191629C
CN1191629C CNB011194731A CN01119473A CN1191629C CN 1191629 C CN1191629 C CN 1191629C CN B011194731 A CNB011194731 A CN B011194731A CN 01119473 A CN01119473 A CN 01119473A CN 1191629 C CN1191629 C CN 1191629C
Authority
CN
China
Prior art keywords
mentioned
die pad
die
semiconductor device
sealing material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB011194731A
Other languages
English (en)
Other versions
CN1327265A (zh
Inventor
曾根応显
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1327265A publication Critical patent/CN1327265A/zh
Application granted granted Critical
Publication of CN1191629C publication Critical patent/CN1191629C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)

Abstract

为了提供这样一种引线框、半导体装置及其制造方法、电路基板和电子装置，其中，既是管芯底座的背面露出的结构，可靠性又高，半导体装置具有半导体芯片30、在端部上形成了厚度比中央部18薄的厚度薄的部分16的管芯底座14和密封材料42，管芯底座14的厚度薄的部分16的一个面与中央部18的一个面被形成为同一面，密封材料42使管芯底座14中的厚度薄的部分16与上述中央部18的成为同一面的面露出，密封管芯底座14的端部。

Description

引线框、半导体装置及其制造方法、 电路基板和电子装置
技术领域
本发明涉及引线框、半导体装置及其制造方法、电路基板和电子装置。
背景技术
已知有使引线框的管芯底座的背面露出的形态的封装体。在该封装体的制造工序中，将管芯底座压到金属模子中来进行树脂的模塑工序。但是，由于树脂进入到管芯底座与金属模子间，故在管芯底座的背面上产生了毛刺。此外，在该封装体中，管芯底座与树脂的界面容易剥离。
发明内容
本发明是为了解决该问题而进行的，其目的在于提供这样一种引线框、半导体装置及其制造方法、电路基板和电子装置，其中，既是管芯底座的背面露出的结构，可靠性又高。
(1)本发明的引线框具有外框、悬吊杆和管芯底座，其中，上述管芯底座利用上述悬吊杆与上述外框连结，上述悬吊杆向上述外框的一个面所朝向的方向弯曲，在上述管芯底座的端部上形成厚度比上述管芯底座的中央部薄的厚度薄的部分，将朝向与上述外框的一个面相同方向的上述厚度薄的部分的一个面形成为与上述中央部的一个面为同一面，上述管芯底座从上述外框朝向上述上述悬吊杆弯曲的方向偏移。
按照本发明，由于在管芯底座的端部上形成了厚度薄的部分，故容易放置密封材料。因而，在模塑工序中，容易将管芯底座压到模子中。而且，密封材料不进入管芯底座与模子之间，难以产生毛刺。此外，通过在管芯底座的端部上形成厚度薄的部分，即使使管芯底座的一个面露出并用密封材料来密封，从管芯底座的一个面到另一个面的距离也变长。而且，即使在管芯底座与密封材料的界面上产生剥离，也能抑制水分的侵入。
(2)在该引线框中，上述厚度薄的部分在上述管芯底座的端部上避开上述悬吊杆和上述管芯底座连结的部分而形成。
据此，由于悬吊杆避开厚度薄的部分连结到管芯底座上，故可避免两者的连结部分的强度下降。
(3)在该引线框中，可通过在上述管芯底座的端部上形成台阶，来形成上述厚度薄的部分，构成上述台阶的面中的在上述管芯底座的厚度方向上上升的端面成为凹面。
据此，如果以进入凹面的方式来设置密封材料，则可提高凹面与密封材料的密接性。
(4)本发明的半导体装置具有：半导体芯片；管芯底座，被安装上述半导体芯片，在端部上形成厚度比中央部薄的厚度薄的部分；以及密封材料，密封上述半导体芯片，将上述厚度薄的部分的一个面形成为与上述中央部的一个面为同一面，上述密封材料使上述管芯底座中的上述厚度薄的部分与上述中央部的成为同一面的面露出，密封上述管芯底座的上述端部。
按照本发明，通过在管芯底座的端部上形成厚度薄的部分，从管芯底座的一个面到另一个面的距离变长。而且，即使在管芯底座与密封材料的界面上产生剥离，也能抑制水分的侵入。此外，由于在管芯底座的端部上形成了厚度薄的部分，故容易放置密封材料。因而，在模塑工序中，容易将管芯底座压到模子中。而且，密封材料不进入管芯底座与模子之间，难以产生毛刺。
(5)在该半导体装置中，可通过在上述管芯底座的端部上形成台阶，来形成上述厚度薄的部分，构成上述管芯底座的上述台阶的面中的在上述管芯底座的厚度方向上上升的端面成为凹面。
据此，由于密封材料进入凹面中，故可提高管芯底座的端部与密封材料的密接性。
(6)在该半导体装置中，可在上述管芯底座的从上述密封材料露出的上述面上设置了焊料。
据此，可谋求利用焊料来保护管芯底座的已露出的面，容易使用焊料来接合其它的构件与管芯底座。
(7)本发明的电路基板具备上述半导体装置，其特征在于：上述半导体装置具有：半导体芯片；管芯底座，被安装上述半导体芯片，在端部上形成厚度比中央部薄的厚度薄的部分；以及密封材料，密封上述半导体芯片，将上述厚度薄的部分的一个面形成为与上述中央部的一个面为同一面，上述密封材料使上述管芯底座中的上述厚度薄的部分与上述中央部成为同一面的面露出，密封上述管芯底座的上述端部。
(8)本发明的电路基板具备上述半导体装置，在上述管芯底座的从上述密封材料露出的上述面上设置了焊料，利用上述焊料设置了与上述管芯底座接合的散热构件。
据此，可从与管芯底座接合的散热构件来发散在半导体芯片中产生的热。
(9)本发明的电子装置具备上述半导体装置，其特征在于：上述半导体装置具有：半导体芯片；管芯底座，被安装上述半导体芯片，在端部上形成厚度比中央部薄的厚度薄的部分；以及密封材料，密封上述半导体芯片，将上述厚度薄的部分的一个面形成为与上述中央部的一个面为同一面，上述密封材料使上述管芯底座中的上述厚度薄的部分与上述中央部成为同一面的面露出，密封上述管芯底座的上述端部。
(10)本发明的电子装置具备上述半导体装置，在上述管芯底座的从上述密封材料露出的上述面上设置了焊料，利用上述焊料设置了与上述管芯底座接合的散热构件。
据此，可从与管芯底座接合的散热构件来发散在半导体芯片中产生的热。
(11)本发明的半导体装置的制造方法包含将被安装在管芯底座上的半导体芯片的引线框固定在模子中来进行的模塑工序，在上述管芯底座的端部上形成了厚度比中央部薄的厚度薄的部分，将上述厚度薄的部分的一个面形成为与上述中央部的一个面为同一面，通过将密封材料放置在上述厚度薄的部分上，使上述管芯底座与上述模子的内表面接触，来进行上述模塑工序。
按照本发明，由于在管芯底座的端部上形成了厚度薄的部分，故容易放置密封材料，可在管芯底座上放置密封材料并压到模子中。因而，可进行模塑工序而密封材料不进入管芯底座与模子之间。这样，可以在管芯底座上不产生毛刺的的方式来制造半导体装置。
(12)在该半导体装置的制造方法中，在上述模塑工序后，可包含对上述引线框进行的电解电镀工序，上述引线框具有外框和连结上述外框与上述管芯底座的悬吊杆，在切断上述悬吊杆之前进行上述电解电镀工序。
据此，可利用悬吊杆得到外框与管芯底座的导电性的连接来进行电解电镀工序。
(13)在该半导体装置的制造方法中，上述引线框具有由闭合杆连结的多条引线，在切断了上述闭合杆之后进行上述电解电镀工序。
据此，也可对引线中的与闭合杆的切断面进行电解电镀。
附图说明
图1是示出应用了本发明的实施例的引线框的图。
图2是图1的II-II线剖面图。
图3是图1的III-III线剖面图。
图4是说明应用了本发明的实施例的半导体装置的制造方法的图。
图5是说明应用了本发明的实施例的半导体装置的制造方法的图。
图6是说明应用了本发明的实施例的半导体装置的制造方法的图。
图7是说明应用了本发明的实施例的半导体装置的制造方法的图。
图8是示出安装应用了本发明的实施例的半导体装置的电路基板的图。
图9是示出具有应用了本发明的实施例的半导体装置的电子装置的图。
图10是示出具有应用了本发明的实施例的半导体装置的电子装置的图。
图11是示出应用了本发明的实施例的变形例的图。
图12是示出应用了本发明的实施例的变形例的图。
具体实施方式
以下，参照附图说明本发明的优选实施例。
(引线框)
图1是示出本发明的引线框的图。图2是图1的II-II线剖面图。图3是图1的III-III线剖面图。
对铜类或铁类的板材进行加工来形成引线框10。在该加工方法中，应用了化学刻蚀或机械冲切。引线框10具有外框12。外框12大多形成为长方形，外框12的形状成为引线框10的外形。在外框12中最好形成未图示的夹具孔，使在模塑用的模子中设置的引导销钉进入到该孔中。由此，可简单地进行引线框10对于模子的定位。
引线框10具有管芯底座(die pad)14。管芯底座14是安装半导体芯片30(参照图4)的部分，大多形成为矩形(特别是正方形)。在本实施例中，如图2中所示，在管芯底座14的端部上形成了厚度薄的部分16。可利用半刻蚀来形成厚度薄的部分16。此外，也可在加工成引线框10的形状时，同时进行半刻蚀来形成厚度薄的部分16。
厚度薄的部分16的厚度比管芯底座14的中央部18的厚度薄。通过形成厚度薄的部分16，可在管芯底座14的端部上形成至少1个台阶(在图2中示出的例子中，示出了1个台阶，但也可形成多个台阶)。
在连接管芯底座14的一个面与另一个面的面(例如，构成在管芯底座14的端部上形成的台阶的面)中，如在图2中放大地示出的那样，在管芯底座14的厚度方向上上升的面最好形成为凹面。按照该形状，由于密封材料进入凹面，故管芯底座14的端部与密封材料42(参照图4)容易密接。
厚度薄的部分16的一个面与管芯底座14的中央部18的一个面成为同一面。即，在管芯底座14的端部中，只从单面起变薄，形成了厚度薄的部分16。管芯底座14的一个面(背面)的厚度薄的部分16的面与中央部18的面成为同一面而被形成。
管芯底座14的另一个面(表面)由中央部18的面、厚度薄的部分16的面和连接两者的面的面(例如，如图2中所示，在管芯底座14的厚度方向上上升的面)形成。如图4中所示，没有与厚度薄的部分16成为同一面的中央部18的面是半导体芯片30的安装面，被设定得比半导体芯片30大。
管芯底座14的一个面(中央部18的面与厚度薄的部分16的面成为同一面而被形成的面)比管芯底座14的另一个面中的中央部18的面大。管芯底座14的一个面最好在整体上是平坦面。通过这样做，在模塑工序中可使管芯底座14的一个面整体地与模子40(参照图4)的内表面接触。
厚度薄的部分16可在管芯底座14的全部的端部上形成，但也可如图1中所示，在除去了一部分的端部上形成。在图1中示出的例子中，除了矩形的管芯底座14的角部外，形成了厚度薄的部分16。管芯底座14的角部的厚度与中央部18的厚度相同。
管芯底座14利用悬吊杆(系杆或悬吊引线)20与外框12连接。悬吊杆20最好避开厚度薄的部分16与管芯底座14连接。通过这样做，可避免管芯底座14与密封材料42的连接部的强度的下降。例如，如图1中所示，可将矩形的管芯底座14的角部形成得比厚度薄的部分16厚(或与中央部18的厚度相同)，该角部成为与密封材料42的连接部。
悬吊杆20如图3中所示那样弯曲，管芯底座14中的厚度薄的部分16从外框12起偏移。详细地说，管芯底座14从外框12起在朝向厚度薄的部分16与中央部18的成为同一面的面的方向上偏移。此外，管芯底座14被朝下设置。即，与从管芯底座14中的外框12起偏移了的方向相反一侧的面是半导体芯片30的安装面。或者，与管芯底座14中的厚度薄的部分16与中央部18的成为同一面的面相反一侧的面是半导体芯片30的安装面。或者，为形成管芯底座14中的厚度薄的部分16而削去的单面是半导体芯片30的安装面。再有，在本实施例中，如图4中所示，将管芯底座14的位置设定成引线22的位置比半导体芯片30的焊区(未图示)高。
引线框10具有多条引线22。引线22从外框12朝向管芯底座14延伸地被设置。详细地说，引线22包含内引线24和外引线26。内引线24是半导体装置中被密封材料42(参照图8)密封的部分，外引线26是从密封材料42引出的部分，是使用于与外部的导电性的连接的部分。
外引线26相对于矩形的管芯底座14的各边成直角地从外框12延伸。内引线24从外引线26朝向管芯底座14的中央部倾斜地延伸。由闭合杆28连结了相邻的引线22。详细地说，闭合杆28连结了相邻的外引线26中的接近于内引线24的部分。
对于本实施例的引线框10，除了上述的结构外，可应用众所周知的引线框的结构。
(半导体装置的制造方法)
图4～图7是说明应用了本发明的实施例的半导体装置的制造方法的图。
首先，准备上述的引线框10，将半导体芯片30固定在管芯底座14上(底座键合工序)。例如，用粘接剂32来粘接管芯底座14与半导体芯片30。作为粘接剂32，可使用热硬化性树脂，但也可使用热传导率高的材料、例如金属膏(银膏等)。再有，在底座键合工序之前，如图3中所示，可预先弯曲悬吊杆20，也可在底座键合工序之后弯曲悬吊杆20。
其次，进行焊丝键合工序。例如，在半导体芯片30的焊区(未图示)和内引线24中键合焊丝34。在工序中，可使用众所周知的焊丝键合器。但是，在本实施例中，由于将内引线24设定在比半导体芯片30的焊区高的位置上，故与其对应地调整焊丝34的环高度。
其次，进行模塑工序。详细地说，如图4中所示，将安装了半导体芯片30的引线框10放置在模塑用的模子(例如金属模)40中。模子40包含上模子36和下模子38。这样来放置引线框10，使得管芯底座14与下模子38的内表面接触。然后，用密封材料(模塑树脂)42密封半导体芯片30、焊丝34和内引线24。作为密封材料42，大多使用热硬化性树脂。
在本实施例中，在管芯底座14的端部上形成了厚度薄的部分16。厚度薄的部分16与中央部18的面成为同一面的一侧与下模子38接触，被削得较薄的一侧被密封材料42密封。因而，由于密封材料42容易放置在厚度薄的部分16上，故密封材料42难以进入管芯底座14与下模子38之间。其结果，难以在管芯底座14上产生毛刺。
图5是示出使密封材料42硬化后从模子40取出了的引线框10的图。再有，在从图1中示出的引线框10的背面进行观察的状态下示出了图5中示出的引线框10。如图5中所示，管芯底座14的一个面从密封材料42露出。在该状态下，如果在引线22的表面上发生了毛刺，则进行毛刺除去工序。
其次，如图6中所示，进行第1修整工序。即，切断连结了引线22的闭合杆28。通过切断闭合杆28，在以下的电解电镀工序中，也可对闭合杆28的切断面进行电镀。在本实施例中，在该时刻，还未切断悬吊杆20。
然后，进行电解电镀工序。即，在引线框10的从密封材料42露出的部分上形成焊料(例如焊锡)或锡等的金属覆盖膜。例如，由于多条外引线26与外框12连结，经外框12进行了导电性的连接，故可进行电解电镀。此外，由于管芯底座14利用悬吊杆20与外框12连结，经外框12进行了导电性的连接，故可进行电解电镀。这样，通过形成金属覆盖膜，可提高耐蚀性。此外，如果进行焊锡等的焊料的电镀，则容易进行外引线26与布线图形的接合或管芯底座14与散热构件54(参照图8)的接合。
其次，如图7中所示，进行第2修整工序。即，从外框12切断外引线26，除去悬吊杆20。接着，进行成形(forming)工序。即，弯曲成容易将外引线26安装到电路基板上的形态。也可同时进行第2修整工序和成形工序。
然后，如果需要的话，则进行掩蔽工序，进行检查工序等。经过以上的工序，可制造半导体装置。
(半导体装置、电路基板)
图8是示出应用了本发明的实施例的半导体装置的图。本实施例的半导体装置具有半导体芯片30、管芯底座14和密封材料42。在管芯底座14的一个面上露出了密封材料42。
在本实施例中，通过在管芯底座14的端部上形成了厚度薄的部分16来形成台阶，从离密封材料42的露出面到半导体芯片30的距离变长了。因而，可抑制来自外部的水分的侵入，可提高耐裂性。
此外，由于在上述管芯底座14中的厚度方向上上升的端面成为凹面，故通过密封材料进入凹面，管芯底座14的端部与密封材料42(参照图4)密接在一起。因而，由于即使密封材料42收缩并变形，在管芯底座14与密封材料42的界面上也难以产生间隙，故难以产生裂纹。
在图8中，将半导体装置安装在电路基板50上。一般来说使用例如玻璃环氧基板等的有机类基板作为电路基板50。在电路基板50上形成了例如由铜构成的布线图形52，使其成为所希望的电路，接合了布线图形52与半导体装置的外引线26。此外，在电路基板50上设置了散热构件(heatspreader)54，散热构件54与半导体装置的管芯底座14的露出面接合。通过这样做，可将在半导体芯片30中产生的热通过管芯底座14从散热构件54发散。本实施例的半导体装置的其它的结构与关于上述的引线框10和半导体装置的制造方法已说明的情况相同。
而且，作为具有应用了本发明的半导体装置的电子装置，在图9中示出了笔记本型个人计算机100，在图10中示出了携带电话机200。
本发明不限定于上述的实施例，可进行各种变形。例如，如图11中所示，可通过将管芯底座64的端面作成倾斜面来形成厚度薄的部分。或者，如图12中所示，可通过将管芯底座74的端面作成凹面来形成厚度薄的部分。

Claims (13)

1.一种引线框，具有外框、悬吊杆和管芯底座，其特征在于：
上述管芯底座利用上述悬吊杆与上述外框连结，
在上述管芯底座的端部上形成厚度比上述管芯底座的中央部薄的厚度薄的部分，
上述厚度薄的部分的一个面形成为与上述中央部的安装了半导体芯片的面相反侧一个面位于同一平面，
上述悬吊杆从上述外框向朝向上述厚度薄的部分的一个面的方向弯曲，
上述管芯底座从上述外框朝向上述悬吊杆弯曲的方向偏移。
2.如权利要求1中所述的引线框，其特征在于：
上述厚度薄的部分在上述管芯底座的端部上避开上述悬吊杆和上述管芯底座连结的部分而形成。
3.如权利要求1或权利要求2中所述的引线框，其特征在于：
通过在上述管芯底座的端部上形成台阶，来形成上述厚度薄的部分，
构成上述台阶的面中的在上述管芯底座的厚度方向上上升的端面成为凹面。
4.一种半导体装置，其特征在于：
具有：
半导体芯片；
管芯底座，被安装上述半导体芯片，在端部上形成厚度比中央部薄的厚度薄的部分；以及
密封材料，密封上述半导体芯片，
将上述厚度薄的部分的一个面形成为与上述中央部的一个面位于同一平面，
上述密封材料使上述管芯底座中的上述厚度薄的部分与上述中央部位于同一平面的面露出，密封上述管芯底座的上述端部。
5.如权利要求4中所述的半导体装置，其特征在于：
通过在上述管芯底座的端部上形成台阶，来形成上述厚度薄的部分，
构成上述管芯底座的上述台阶的面中的在上述管芯底座的厚度方向上上升的端面成为凹面。
6.如权利要求4中所述的半导体装置，其特征在于：
在上述管芯底座的从上述密封材料露出的上述面上设置了焊料。
7.一种电路基板，具备半导体装置，其特征在于：
上述半导体装置具有：
半导体芯片；
管芯底座，被安装上述半导体芯片，在端部上形成厚度比中央部薄的厚度薄的部分；以及
密封材料，密封上述半导体芯片，
将上述厚度薄的部分的一个面形成为与上述中央部的一个面位于同一平面，
上述密封材料使上述管芯底座中的上述厚度薄的部分与上述中央部成为同一面的面露出，密封上述管芯底座的上述端部。
8.如权利要求7中所述的电路基板，其特征在于：
在上述管芯底座的从上述密封材料露出的上述面上设置了焊料，
利用上述焊料设置了与上述管芯底座接合的散热构件。
9.一种电子装置，具备半导体装置，其特征在于：
上述半导体装置具有：
半导体芯片；
管芯底座，被安装上述半导体芯片，在端部上形成厚度比中央部薄的厚度薄的部分；以及
密封材料，密封上述半导体芯片，
将上述厚度薄的部分的一个面形成为与上述中央部的一个面位于同一平面，
上述密封材料使上述管芯底座中的上述厚度薄的部分与上述中央部成为同一面的面露出，密封上述管芯底座的上述端部。
10.如权利要求9中所述的电子装置，其特征在于：
在上述管芯底座的从上述密封材料露出的上述面上设置了焊料，
利用上述焊料设置了与上述管芯底座接合的散热构件。
11.一种半导体装置的制造方法，其特征在于：
包含将被安装在管芯底座上的半导体芯片的引线框固定在模子中来进行的模塑工序，
在上述管芯底座的端部上形成了厚度比中央部薄的厚度薄的部分，
将上述厚度薄的部分的一个面形成为与上述中央部的一个面位于同一平面，
通过将密封材料放置在上述厚度薄的部分上，使上述管芯底座与上述模子的内表面接触，来进行上述模塑工序。
12.如权利要求11中所述的半导体装置的制造方法，其特征在于：
在上述模塑工序后，包含对上述引线框进行的电解电镀工序，
上述引线框具有外框和连结上述外框与上述管芯底座的悬吊杆，
在切断上述悬吊杆之前进行上述电解电镀工序。
13.如权利要求12中所述的半导体装置的制造方法，其特征在于：
上述引线框具有由闭合杆连结的多条引线，
在切断了上述闭合杆之后进行上述电解电镀工序。
CNB011194731A 2000-06-01 2001-05-31 引线框、半导体装置及其制造方法、电路基板和电子装置 Expired - Fee Related CN1191629C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP164674/2000 2000-06-01
JP2000164674A JP3664045B2 (ja) 2000-06-01 2000-06-01 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN1327265A CN1327265A (zh) 2001-12-19
CN1191629C true CN1191629C (zh) 2005-03-02

Family

ID=18668261

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB011194731A Expired - Fee Related CN1191629C (zh) 2000-06-01 2001-05-31 引线框、半导体装置及其制造方法、电路基板和电子装置

Country Status (5)

Country Link
US (1) US6608369B2 (zh)
JP (1) JP3664045B2 (zh)
KR (1) KR20010110154A (zh)
CN (1) CN1191629C (zh)
TW (1) TW571402B (zh)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001230360A (ja) * 2000-02-18 2001-08-24 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6710432B1 (en) * 2001-11-02 2004-03-23 National Semiconductor Corporation Integrated circuit package with low inductance ground path and improved thermal capability
JP4111767B2 (ja) * 2002-07-26 2008-07-02 株式会社ルネサステクノロジ 半導体装置の製造方法および小型素子の電気特性検査方法
GB2392778A (en) * 2002-09-04 2004-03-10 Atlantic Technology Quad flat pack terminals
US6929485B1 (en) * 2004-03-16 2005-08-16 Agilent Technologies, Inc. Lead frame with interdigitated pins
US20050248028A1 (en) * 2004-05-05 2005-11-10 Cheng-Yen Huang Chip-packaging with bonding options connected to a package substrate
WO2005114730A1 (ja) * 2004-05-20 2005-12-01 Spansion Llc 半導体装置の製造方法および半導体装置
JP2006135100A (ja) * 2004-11-05 2006-05-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7371616B2 (en) * 2006-01-05 2008-05-13 Fairchild Semiconductor Corporation Clipless and wireless semiconductor die package and method for making the same
US7612437B2 (en) * 2007-01-23 2009-11-03 Texas Instruments Incorporated Thermally enhanced single inline package (SIP)
US7932587B2 (en) * 2007-09-07 2011-04-26 Infineon Technologies Ag Singulated semiconductor package
JP5112972B2 (ja) * 2008-06-30 2013-01-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置およびその製造方法
US8709870B2 (en) * 2009-08-06 2014-04-29 Maxim Integrated Products, Inc. Method of forming solderable side-surface terminals of quad no-lead frame (QFN) integrated circuit packages
JP5569097B2 (ja) * 2010-03-29 2014-08-13 富士通セミコンダクター株式会社 半導体装置及びリードフレーム
JP6027945B2 (ja) * 2013-06-05 2016-11-16 株式会社デンソー 電子制御装置
US10986741B2 (en) * 2016-12-22 2021-04-20 Hitachi Automotive Systems, Ltd. Electronic control device
CN110121403B (zh) * 2016-12-28 2021-09-17 东洋纺株式会社 树脂成形物及树脂成形物的制造方法
WO2022138200A1 (ja) * 2020-12-23 2022-06-30 三菱電機株式会社 パワー半導体装置およびその製造方法ならびに電力変換装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5496366A (en) * 1978-01-17 1979-07-30 Toshiba Corp Semiconductor device
JPS58173248U (ja) * 1982-05-17 1983-11-19 株式会社東芝 半導体装置用リ−ドフレ−ム
JPH04114455A (ja) 1990-09-05 1992-04-15 Seiko Epson Corp 半導体装置及びその実装構造
JPH05226545A (ja) * 1992-01-28 1993-09-03 Nec Corp 半導体装置用リードフレーム
US5252783A (en) 1992-02-10 1993-10-12 Motorola, Inc. Semiconductor package
JP3572628B2 (ja) * 1992-06-03 2004-10-06 セイコーエプソン株式会社 半導体装置及びその製造方法
JPH0677358A (ja) 1992-08-28 1994-03-18 Mitsubishi Electric Corp 超薄形面実装形パッケージ
JPH0685132A (ja) * 1992-09-07 1994-03-25 Mitsubishi Electric Corp 半導体装置
JP2851791B2 (ja) * 1994-05-20 1999-01-27 日鉄セミコンダクター株式会社 リードフレーム及びそれを用いた半導体装置の製造方法
JPH08116016A (ja) * 1994-10-15 1996-05-07 Toshiba Corp リードフレーム及び半導体装置
US5594234A (en) 1994-11-14 1997-01-14 Texas Instruments Incorporated Downset exposed die mount pad leadframe and package
JP3309686B2 (ja) * 1995-03-17 2002-07-29 セイコーエプソン株式会社 樹脂封止型半導体装置及びその製造方法
JP2737714B2 (ja) 1995-08-30 1998-04-08 日本電気株式会社 半導体装置の製造方法
JPH0992757A (ja) 1995-09-21 1997-04-04 Sony Corp 半導体装置
WO1998035382A1 (en) 1997-02-10 1998-08-13 Matsushita Electronics Corporation Resin sealed semiconductor device and method for manufacturing the same
DE19732915C1 (de) * 1997-07-30 1998-12-10 Siemens Ag Verfahren zur Herstellung eines Chipmoduls
EP0895287A3 (en) * 1997-07-31 2006-04-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and lead frame for the same
JPH1174439A (ja) * 1997-08-28 1999-03-16 Sharp Corp 樹脂モールドパッケージ
JP3285815B2 (ja) * 1998-03-12 2002-05-27 松下電器産業株式会社 リードフレーム，樹脂封止型半導体装置及びその製造方法
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP2000003981A (ja) * 1998-06-12 2000-01-07 Hitachi Ltd 半導体装置およびその製造方法
JP3897478B2 (ja) * 1999-03-31 2007-03-22 松下電器産業株式会社 樹脂封止型半導体装置の製造装置及びその製造方法
JP3062192B1 (ja) * 1999-09-01 2000-07-10 松下電子工業株式会社 リ―ドフレ―ムとそれを用いた樹脂封止型半導体装置の製造方法

Also Published As

Publication number Publication date
US6608369B2 (en) 2003-08-19
JP3664045B2 (ja) 2005-06-22
TW571402B (en) 2004-01-11
CN1327265A (zh) 2001-12-19
KR20010110154A (ko) 2001-12-12
US20020017706A1 (en) 2002-02-14
JP2001345414A (ja) 2001-12-14

Similar Documents

Publication Publication Date Title
CN1191629C (zh) 引线框、半导体装置及其制造方法、电路基板和电子装置
CN1107349C (zh) 一种半导体器件引线框架及引线接合法
CN100336190C (zh) 半导体装置的制造方法及半导体装置
CN1104045C (zh) 利用偏离连线和支撑块空腔制造双面连线集成电路封装
CN1265451C (zh) 半导体装置及其制造方法
CN1199927A (zh) 封装集成电路元件及其制造方法
CN1571151A (zh) 双规引线框
CN1430277A (zh) 半导体装置及其制造方法、线路基板及电子机器
CN1457094A (zh) 半导体器件及其制造方法
CN1832154A (zh) 散热器及使用该散热器的封装体
CN1184678C (zh) 半导体器件及其制造方法、电路衬底及电子仪器
JP5642473B2 (ja) Ｂｇａ半導体パッケージおよびその製造方法
CN1254856C (zh) 电路装置的制造方法
CN1220777A (zh) 半导体装置及其制造方法
CN115279062A (zh) 一种线路板制备方法以及线路板
CN1309057C (zh) 半导体装置及其制造方法
JP2651427B2 (ja) 半導体装置の製造方法
CN1567577A (zh) 具有高散热效能的半导体封装件及其制法
CN2572564Y (zh) 晶粒级封装结构
CN1779931A (zh) 散热型封装结构及其制法
CN1702846A (zh) 新型集成电路或分立元件超薄无脚封装工艺及其封装结构
CN1208821C (zh) 半导体晶片的封装方法及其成品
JP4409528B2 (ja) 半導体装置
CN1126161C (zh) 半导体晶片的封装方法及其成品
JPH09129784A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: GR

Ref document number: 1081275

Country of ref document: HK

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050302

Termination date: 20140531