CN118366920B - 一种半导体结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种半导体结构及其制作方法，属于半导体技术领域，所述半导体结构至少包括：衬底，所述衬底包括第一区域和第二区域；第一浅沟槽隔离结构，设置在所述第一区域内；第二浅沟槽隔离结构，设置在所述第二区域内，所述第二浅沟槽隔离结构的宽度小于所述第一浅沟槽隔离结构的宽度，所述第二浅沟槽隔离结构的深度大于所述第一浅沟槽隔离结构的深度；第一有源区，为相邻所述第二浅沟槽隔离结构之间的所述衬底；第二有源区，为相邻所述第二浅沟槽隔离结构之间的外延层；隔离区，设置在所述第二有源区的底部。通过本发明提供的一种半导体结构及其制作方法，能够抑制寄生效应引起的漏电，降低生产成本。
Description
技术领域
本发明属于半导体技术领域，特别涉及一种半导体结构及其制作方法。
背景技术
浅沟槽隔离结构（Shallow Trench Isolation，STI）是集成电路中重要的结构之一，设置在半导体器件之间，可防止相邻的半导体器件之间的电流泄漏，缩减隔离区域的面积。有些半导体器件包括不同的功能区，对浅沟槽隔离结构的宽度和深度要求不同，例如在集成电路中的密集区中，相邻半导体器件间的寄生效应会形成漏电通道，为了降低该漏电流，需要宽度小且深度大的STI，同时，在稀疏区的浅沟槽的宽度大，同时深度不能过大，否则不容易将浅沟槽填充满。但在实际制造过程中，由于浅沟槽刻蚀过程中的刻蚀负载效应（Loading Effect），宽度小的沟槽刻蚀深度会较小，而宽度大的沟槽刻蚀深度会较大，导致宽度小的沟槽增加寄生漏电，同时在填充隔离介质时宽度小的沟槽容易形成空隙（Viod），从而降低隔离性能。
发明内容
本发明的目的在于提供一种半导体结构及其制作方法，通过本发明提供的半导体结构及其制作方法，可以形成高深宽比的第二浅沟槽隔离结构，能够抑制寄生效应引起的漏电，能够降低生产过程中的成本，缩短生产时间。
为解决上述技术问题，本发明提供一种半导体结构，至少包括：
衬底，所述衬底包括第一区域和第二区域；
第一浅沟槽隔离结构，设置在所述第一区域内；
第二浅沟槽隔离结构，设置在所述第二区域内，所述第二浅沟槽隔离结构的宽度小于所述第一浅沟槽隔离结构的宽度，所述第二浅沟槽隔离结构的深度大于所述第一浅沟槽隔离结构的深度；
第一有源区，为相邻所述第二浅沟槽隔离结构之间的所述衬底；
第二有源区，为相邻所述第二浅沟槽隔离结构之间的外延层；以及
隔离区，设置在所述第二有源区的底部。在本发明一实施例中，所述第一有源区和所述第二有源区的宽度相等。
在本发明一实施例中，所述隔离区的两侧延伸至所述第二有源区两侧的所述第二浅沟槽隔离结构的底部。
在本发明一实施例中，所述第一浅沟槽隔离结构的宽度为所述第二浅沟槽隔离结构宽度的1.4倍~1.8倍。
在本发明一实施例中，所述第一浅沟槽隔离结构的深宽比为5:1~7:1，所述第二浅沟槽隔离结构的深宽比为10:1~14:1。
本发明还提供一种半导体结构的制作方法，至少包括以下步骤：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述第一区域内形成第一浅沟槽隔离结构；
在所述第二区域内形成第二浅沟槽隔离结构，所述第二浅沟槽隔离结构的宽度小于所述第一浅沟槽隔离结构的宽度，所述第二浅沟槽隔离结构的深度大于所述第一浅沟槽隔离结构的深度，所述第二浅沟槽隔离结构和第一浅沟槽隔离结构的刻蚀和沉积隔离介质同步获得；
相邻所述第二浅沟槽隔离结构之间的所述衬底为第一有源区；以及
相邻所述第二浅沟槽隔离结构之间的外延层为第二有源区。
在本发明一实施例中，所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构的制作方法包括：
在所述衬底上形成硬掩膜层；
在所述硬掩膜层上形成图案化光阻层；
以所述图案化光阻层为掩膜，刻蚀所述硬掩膜层和所述衬底，在所述第一区域内形成第一浅沟槽，在所述第二区域内形成第二浅沟槽，所述第二浅沟槽的宽度和深度分别大于所述第一浅沟槽的宽度和深度；
沉积隔离介质至完全填充所述第一浅沟槽，形成所述第一浅沟槽隔离结构，所述隔离介质形成在所述第二浅沟槽的侧壁和底部，在所述第二浅沟槽内的所述隔离介质之间形成凹部；以及
刻蚀所述隔离介质，去除所述凹部底部的所述隔离介质，所述第二浅沟槽的侧壁上的所述隔离介质形成所述第二浅沟槽隔离结构。
在本发明一实施例中，所述制作方法还包括：在去除所述凹部底部的所述隔离介质后，对所述凹部底部的所述衬底进行倾斜离子注入，形成隔离区。
在本发明一实施例中，所述倾斜离子注入的注入角度为5°~10°，注入离子包括氧离子，所述注入角度为离子注入方向与所述衬底的法线之间的夹角。
在本发明一实施例中，所述制作方法还包括：在形成所述隔离区后，在所述凹部内形成外延层，所述外延层的表面与所述衬底的表面齐平。
综上所述，本发明提供一种半导体结构及其制作方法，本申请意想不到的技术效果是能够在密集区形成宽度小且深度大的第二浅沟槽隔离结构，能够使相邻有源区完全隔离，从而抑制寄生效应引起的漏电。减少刻蚀步骤，提高隔离介质填充质量，不会在隔离介质中形成空隙。可以形成高深宽比的第二浅沟槽隔离结构，并且第二浅沟槽隔离结构的尺寸小于光刻掩模版上的尺寸，有利于降低开发小尺寸掩模版的成本。在制作过程中，只需要进行一次光刻胶工艺，降低开发多种掩膜版的成本，降低生产过程中的原料成本，缩短生产时间。第二区域上的第一有源区和第二有源区的宽度相等，能够提高半导体器件的性能一致性，且第二有源区底部的隔离区能够进一步提高隔离效果，提高半导体结构的良率。
当然，实施本发明的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中在衬底上形成垫氧化层、垫氮化层和图案化光阻层的示意图。
图2为一实施例中形成的第一浅沟槽和第二浅沟槽的示意图。
图3为一实施例中沉积的隔离介质和凹部的示意图。
图4为一实施例中刻蚀隔离介质后的示意图。
图5为一实施例中形成隔离区的示意图。
图6为一实施例中沉积的外延层的示意图。
图7为一实施例中半导体结构的示意图。
标号说明：
10、衬底；11、垫氧化层；12、垫氮化层；13、图案化光阻层；131、第一开口；132、第二开口；141、第一浅沟槽；142、第二浅沟槽；15、隔离介质；16、凹部；17、第一浅沟槽隔离结构；18、隔离区；19、外延层；20、第二浅沟槽隔离结构；21、第一有源区；22、第二有源区；100、第一区域；200、第二区域。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
在本发明中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等，其所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，如出现术语“第一”、“第二”仅用于描述和区分目的，而不能理解为指示或暗示相对重要性。
请参阅图7所示，在本发明一实施例中，半导体结构包括衬底10，衬底10包括第一区域100和第二区域200，在第一区域100内形成第一浅沟槽隔离结构17，在第二区域200内形成第二浅沟槽隔离结构20。其中，第二浅沟槽隔离结构20的宽度小于第一浅沟槽隔离结构17的宽度，第二浅沟槽隔离结构20的深度大于第一浅沟槽隔离结构17的深度，且第二浅沟槽隔离结构20和第一浅沟槽隔离结构17的刻蚀和沉积隔离介质同步获得，简化制作过程，并能够抑制寄生效应引起的漏电。在相邻第二浅沟槽隔离结构20之间的衬底10为第一有源区21，相邻第二浅沟槽隔离结构20之间的外延层为第二有源区22，第一有源区21和第二有源区22的宽度相等，以形成相同类型的半导体器件，提高半导体器件的性能一致性。具体的，本申请的半导体结构的具体结构及半导体结构制作方法如图1至图7所示。
请参阅图1所示，在本发明一实施例中，本发明提供的衬底10为任意适用的半导体材料，例如为蓝宝石、硅片、碳化硅（SiC）、氮化镓（GaN）、氮化铝（AlN）、氮化铟（InN）或硅锗（GeSi）等基板，还包括这些半导体材料构成的叠层结构等，或者为绝缘体上硅，绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上锗化硅以及绝缘体上锗等，具体可根据半导体器件的制作要求进行选择。在本实施例中，衬底10例如为硅片半导体衬底，且衬底10可以为无掺杂的衬底，也可以为掺杂的衬底，又例如为N型衬底或P型衬底，且衬底10的厚度不作具体限定，依据制作要求进行选择。
请参阅图1所示，在本发明一实施例中，衬底10例如包括第一区域100和第二区域200，以形成不同宽度和深度的浅沟槽隔离结构。其中，第一区域100例如为器件稀疏区，第二区域200例如为器件密集区。在本实施例中，第一区域100例如用于形成Nand-flash存储器或Nor-flash存储器的边缘区域，第二区域200例如用于形成Nand-flash存储器或Nor-flash存储器的存储单元（Memory Cell）。在本发明另一实施例中，第一区域100和第二区域200分别用于形成其他半导体器件的稀疏区和密集区。
请参阅图1所示，在本发明一实施例中，在衬底10上形成硬质掩膜层，且硬质掩膜层例如包括垫氧化层11和垫氮化层12。其中，垫氧化层11例如为致密的氧化硅等材料，垫氧化层11例如通过热氧化法或原位水汽生长法（In-Situ Steam Generation，ISSG）等方法制备，以获得致密的氧化硅等。在本实施例中，例如原位水汽生长法制备垫氧化层11，具体的，将衬底10放入例如900℃~1150℃温度下的炉管内，通入混入少量氢气的氧气，衬底10表面的硅与氧气和氢气在高温下反应，生成致密的垫氧化层11，且生成的垫氧化层11的质量较好。其中，垫氧化层11的厚度例如为10nm~40nm，具体例如10nm、40nm、30nm或40nm等。
请参阅图1所示，在本发明一实施例中，在形成垫氧化层11后，在垫氧化层11上形成垫氮化层12，垫氮化层12例如为氮化硅或氮化硅和氧化硅的叠层。其中，垫氧化层11作为缓冲层可以改善衬底10与垫氮化层12之间的应力。在本实施例中，垫氮化层12例如为氮化硅，例如可以通过低压化学气相沉积法（Low Pressure Chemical Vapor Deposition，LPCVD）等形成垫氮化层12。具体的，例如将带有垫氧化层11的衬底10放置于充有二氯硅烷与氨气的炉管内，在压力例如为2T~10T，且在温度例如为700℃~900℃下反应，沉积垫氮化层12，且可以通过控制加热时间调整垫氮化层12的厚度。在本实施例中，垫氮化层12的厚度例如为50nm~120nm。通过设置垫氮化层12，可以保护衬底10免受浅沟槽隔离结构制作过程中涉及的化学机械研磨（Chemical Mechanical Polishing，CMP）等平坦化工艺的影响。且垫氮化层12在浅沟槽形成过程中，可以作为掩膜，在对衬底10进行刻蚀时，保护其他部位的衬底10不受损伤。由于垫氮化层12具有高应力，设置的垫氧化层11可以用于缓冲垫氮化层12中的应力，避免应力对衬底10造成缺陷，同时，垫氧化层11也作为刻蚀去除垫氮化层12时的停止层。
请参阅图1所示，在本发明一实施例中，在形成垫氮化层12后，在垫氮化层12上形成光刻胶层，经过曝光、显影等工艺，形成图案化光阻层13，图案化光阻层13上包括多个第一开口131和多个第二开口132。其中，第一开口131设置在第一区域100上，第二开口132设置在第二区域200上，且第二开口132的宽度大于第一开口131的宽度。在本申请中，第一区域100和第二区域200上的第一开口131和第二开口132的数量不作具体限制，具体依据半导体器件的种类和性能需求进行选择。在本实施例中，第一开口131和第二开口132的数量仅作为示例，对半导体结构及制作方法进行阐述。
请参阅图1至图2所示，在本发明一实施例中，第一开口131和第二开口132暴露部分垫氮化层12，用来定义浅沟槽的位置。以图案化光阻层13为掩膜，例如使用干法刻蚀或湿法刻蚀向衬底10的方向进行刻蚀，形成第一浅沟槽141和第二浅沟槽142，第一浅沟槽141和第二浅沟槽142例如为矩形。在本实施例中，例如采用干法刻蚀形成浅沟槽，且刻蚀气体例如包括氯气（Cl2）、三氟甲烷（CHF3）、二氟甲烷（CH2F2）、三氟化氮（NF3）、六氟化硫（SF6）或溴化氢（HBr）等中的一种或几种混合，或它们和氧气（O2）的混合。在形成浅沟槽后，通过湿法清洗或灰化处理去除图案化光阻层13。
请参阅图1至图2所示，在本发明一实施例中，第一开口131用于定位第一浅沟槽141的位置，第二开口132用于定位第二浅沟槽142的位置。在形成第一浅沟槽141和第二浅沟槽142时，因第二开口132的宽度大于第一开口131的宽度，由于刻蚀负载效应，形成的第二浅沟槽142的深度大于第一浅沟槽141的深度，第二浅沟槽142的宽度大于第一浅沟槽141的宽度。在本申请中，通过一步刻蚀，形成深度不同的浅沟槽，减少刻蚀步骤。
请参阅图2至图3所示，在本发明一实施例中，在形成浅沟槽后，在浅沟槽内沉积隔离介质15，直至隔离介质15完全填充第一浅沟槽141内。在沉积隔离介质15前，可对浅沟槽进行热氧化处理，圆角化浅沟槽的底部的拐角，减少尖端漏电现象。本发明并不限制隔离介质15的沉积方式，例如可以通过化学气相沉积（Chemical Vapor Deposition，CVD）或高深宽比化学气相淀积（High Aspect Ratio Process CVD，HARP-CVD）等沉积方式，以在浅沟槽内形成的隔离介质15。在本实施例中，隔离介质15例如通过沉积正硅酸乙酯（TetraethylOrthosilicate，TEOS）获得，具体的，在例如300°C~500°C的温度范围内，例如30torr~760torr的压力下，通入正硅酸乙酯和含氧前驱物，含氧前驱物例如包括O2或O3等中的一种，控制沉积时间以获得隔离介质15。其中，通过化学气相沉积的隔离介质15的速度快且能够在低温下沉积，沉积的二氧化硅的填洞能力好，不易出现空隙等问题。
请参阅图2至图3所示，在本发明一实施例中，在沉积隔离介质15时，第一浅沟槽141位于稀疏区，第一浅沟槽141的宽度能够确保隔离介质15完全沉积，且第一浅沟槽141内的隔离介质15不存在空隙缺陷。同时，第二浅沟槽142的宽度大于第一浅沟槽141的宽度，隔离介质15仅沉积在第二浅沟槽142的侧壁和底部，在第二浅沟槽142内的隔离介质15之间形成凹部16。在沉积隔离介质15时，隔离介质15同时覆盖在垫氮化层12上。在本申请中，凹部16的宽度与相邻第二浅沟槽142之间衬底10的宽度相等，具体的，在设计过程中，依据第一浅沟槽141的宽度和深度，计算隔离介质15完全填充第一浅沟槽141的时间，以及在该时间下，第二浅沟槽142侧壁上的隔离介质15的厚度，从而反推出第一开口和第二开口的宽度，从而在刻蚀以及沉积隔离介质15后，使得凹部16的宽度与相邻第二浅沟槽142之间衬底10的宽度相等。
请参阅图3至图4所示，在本发明一实施例中，在隔离介质15沉积后，通过干法刻蚀去除部分隔离介质15，例如去除凹部16底部的隔离介质15，直至凹部16底部的隔离介质15完全去除，同时，垫氮化层12上以及第一浅沟槽内的隔离介质15也部分去除，在第一浅沟槽内形成第一浅沟槽隔离结构17，凹部16两侧的隔离介质15在后续制作过程中形成第二浅沟槽隔离结构。在本实施例中，刻蚀隔离介质15的气体例如包括三氟甲烷、四氟化碳（CF4）和氩气（Ar）等，其中，三氟甲烷的气体流量例如为30sccm~40sccm，又例如为35sccm，四氟化碳的气体流量例如为5sccm~10sccm，又例如为7sccm，氩气的气体流量例如为60sccm~70sccm，又例如为65sccm。刻蚀的功率例如为280W~350W，刻蚀压力例如为80Torr~120Torr。采用干法刻蚀，并控制刻蚀条件，能够进行垂直刻蚀，确保第二浅沟槽142内仅去除底部的隔离介质15。
请参阅图4至图5所示，在本发明一实施例中，在去除凹部16底部的隔离介质15后，对凹部16底部的衬底10进行离子注入，形成隔离区18。具体的，将衬底10放入离子注入设备中，在凹部16内，如图5中箭头方向所示，通过倾斜离子注入的方式进行离子注入，且注入角度例如为5°~10°，其中，离子注入方向与衬底法线之间的夹角定义为离子的注入角度。隔离区18内注入的离子例如包括氧离子等，注入能量例如为10KeV~50KeV，隔离区18内的离子浓度例如为1x1020atoms/cm3~1x1021atoms/cm3。注入能量可根据凹部16的深度进行调整，通过控制注入角度的大小，以使形成的隔离区18的两侧位于隔离介质15的底部，并连续设置，使相邻器件的有源区完全隔离，从而可以抑制寄生效应引起的漏电。在离子注入过程中，衬底10的其余区域由于垫氮化层12和隔离介质15的存在，因此，只在凹部16底部形成隔离区18。
请参阅图5至图6所示，在本发明一实施例中，在形成隔离区18后，在凹部16内的衬底10上形成外延层19。其中，外延层19例如为单晶硅层，且外延层19例如通过选择性外延生长法（Selective Epitaxial Growth，SEG）形成。具体的，外延生长气体源例如为硅烷（SiH4）、三氯氢硅（SiHCl3）或二氯硅烷（Dichlorodihydrosilane，DCS）等中的一种或几种混合。在本实施例中，外延生长气体源例如为二氯硅烷和氯化氢的混合，且二氯硅烷的流量例如为150sccm~250sccm，氯化氢的流量例如为30sccm~60sccm，外延生长的温度例如为850℃~950℃，控制外延生长时间，直至外延层19的表面与衬底10的表面齐平。在生长过程中，二氯硅烷分解生成硅，在暴露的硅衬底上外延生长单晶硅，在其它区域生长多晶硅，而氯化氢消耗多晶硅的速度大于消耗单晶硅的速度，因而可以在凹部16内外延生长出单晶硅，同时其它区域不会净积累多晶硅。
请参阅图6至图7所示，在本发明一实施例中，在形成外延层19后，去除衬底10上的垫氮化层12、垫氧化层11以及部分隔离介质15，使衬底10、外延层19以及隔离介质15的表面位于同一平面内。在本实施例中，例如通过化学机械研磨的平坦化工艺去除衬底10上的垫氮化层12和垫氧化层11，以及凸出于衬底10表面的隔离介质15。在化学机械研磨过程中，例如选择无选择性的研磨浆料的抛光工艺，该研磨浆料对氮化物和氧化物具有基本相同的抛光速率，从而同步去除垫氮化层12、垫氧化层11以及部分隔离介质15，使抛光后的表面平坦。在本申请另一实施例中，例如通过干法刻蚀、湿法刻蚀或干法刻蚀和湿法刻蚀相结合的工艺对垫氮化层12、垫氧化层11以及部分隔离介质15进行刻蚀。在采用干法刻蚀时，刻蚀气体例如包括三氟甲烷、二氟甲烷或六氟化硫等中的一种或几种混合，或它们和氧气的混合，在采用湿法刻蚀时，采用酸溶液对垫氮化层12进行刻蚀，具体采用体积分数例如为85%~88%的磷酸，在例如150℃~165℃的条件下，对垫氮化层12进行刻蚀，垫氧化层11和隔离介质15湿法刻蚀的刻蚀液例如为氢氟酸或缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）。通过控制刻蚀过程，使衬底10、外延层19以及隔离介质15的表面位于同一平面内。
请参阅图6至图7所示，在本发明一实施例中，在去除衬底10上的垫氮化层12、垫氧化层11以及部分隔离介质15后，将外延层19两侧的隔离介质定义为第二浅沟槽隔离结构20。其中，第一浅沟槽隔离结构17的宽度例如为第二浅沟槽隔离结构20宽度的1.4倍~1.8倍，第一浅沟槽隔离结构17的深宽比例如为5:1~7:1，第二浅沟槽隔离结构20的深宽比例如为10:1~14:1。在本申请一具体实施例中，第一浅沟槽隔离结构17的宽度例如为40nm，深度例如为250nm，第二浅沟槽隔离结构20的宽度例如为25nm，深度例如为300nm。在其他实施例中，第一浅沟槽隔离结构17和第二浅沟槽隔离结构20的宽度和深度依据器件需求进行设计。通过先形成宽度较大的第二浅沟槽，在沉积隔离介质后，经过刻蚀和外延生长，在密集区形成宽度小且深度大的第二浅沟槽隔离结构，能够使相邻有源区完全隔离，从而抑制寄生效应引起的漏电，另外因为首先刻蚀较宽的第二浅沟槽，然后填充隔离介质，所以隔离介质填充质量更高，不会在隔离介质中形成空隙。本申请可以形成高深宽比的第二浅沟槽隔离结构，并且第二浅沟槽隔离结构的尺寸小于光刻掩模版上的尺寸，有利于降低开发小尺寸掩模版的成本。同时，在制作过程中，只需要进行一次光刻胶工艺，降低开发多种掩膜版的成本，降低生产过程中的原料成本，缩短生产时间。
请参阅图6至图7所示，在本发明一实施例中，在半导体结构中，将第二浅沟槽隔离结构20之间的衬底10定义为第一有源区21，将第二浅沟槽隔离结构20之间的外延层定义为第二有源区22。其中，第一有源区21和第二有源区22的宽度相等，在第一有源区21和第二有源区22上形成相同类型的半导体器件，提高半导体器件的性能一致性。且第二有源区22底部的隔离区18，隔离区18的两侧延伸至第二有源区22两侧的第二浅沟槽隔离结构20底部，能够进一步提高隔离效果，抑制寄生效应引起的漏电，提高半导体结构的良率。
请参阅图7所示，在本发明一实施例中，在获得半导体结构后，半导体结构例如用于Nand-flash存储器或者Nor-flash存储器，例如在半导体结构的第二区域200上进行浮栅、栅间介质层以及控制栅等的制作，在第一区域100上进行字线多晶硅及字线多晶硅两侧的控制栅多晶硅等的制作，在此不作详细阐述。在其他实施例中，半导体结构也可用于存在密集区和稀疏区的半导体器件的制作中。
综上所述，本发明提供一种半导体结构及其制作方法，通过对半导体结构及其制作方法进行改进，本申请意想不到的技术效果是能够在密集区形成宽度小且深度大的第二浅沟槽隔离结构，能够使相邻有源区完全隔离，从而抑制寄生效应引起的漏电，且因为首先刻蚀较宽的第二浅沟槽，然后填充隔离介质，提高隔离介质填充质量，不会在隔离介质中形成空隙。通过一步刻蚀，形成深度不同的浅沟槽，减少刻蚀步骤。可以形成高深宽比的第二浅沟槽隔离结构，并且第二浅沟槽隔离结构的尺寸小于光刻掩模版上的尺寸，有利于降低开发小尺寸掩模版的成本。在半导体结构的制作过程中，只需要进行一次光刻胶工艺，降低开发多种掩膜版的成本，降低生产过程中的原料成本，缩短生产时间。第二区域上的第一有源区和第二有源区的宽度相等，能够提高半导体器件的性能一致性，且第二有源区底部的隔离区能够进一步提高隔离效果，提高半导体结构的良率。
在整篇说明书中提到“一个实施例(one embodiment) ”、“实施例(anembodiment)”或“具体实施例(a specific embodiment)”意指与结合实施例描述的特定特征、结构或特性包括在本发明的至少一个实施例中，并且不一定在所有实施例中。因而，在整篇说明书中不同地方的短语“在一个实施例中(in one embodiment)”、“在实施例中(inan embodiment)”或“在具体实施例中(in a specific embodiment)”的各个表象不一定是指相同的实施例。此外，本发明的任何具体实施例的特定特征、结构或特性可以按任何合适的方式与一个或多个其他实施例结合。应当理解本文所述和所示的发明实施例的其他变型和修改可能是根据本文教导的，并将被视作本发明精神和范围的一部分。
还应当理解以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构，其特征在于，至少包括：
衬底，所述衬底包括第一区域和第二区域；
第一浅沟槽隔离结构，设置在所述第一区域内；
第二浅沟槽隔离结构，设置在所述第二区域内，所述第二浅沟槽隔离结构的宽度小于所述第一浅沟槽隔离结构的宽度，所述第二浅沟槽隔离结构的深度大于所述第一浅沟槽隔离结构的深度；
第一有源区，为相邻所述第二浅沟槽隔离结构之间的所述衬底；
第二有源区，为相邻所述第二浅沟槽隔离结构之间的外延层；以及
隔离区，设置在所述第二有源区的底部。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一有源区和所述第二有源区的宽度相等。
3.根据权利要求1所述的半导体结构，其特征在于，所述隔离区的两侧延伸至所述第二有源区两侧的所述第二浅沟槽隔离结构的底部。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一浅沟槽隔离结构的宽度为所述第二浅沟槽隔离结构宽度的1.4倍~1.8倍。
5.根据权利要求4所述的半导体结构，其特征在于，所述第一浅沟槽隔离结构的深宽比为5:1~7:1，所述第二浅沟槽隔离结构的深宽比为10:1~14:1。
6.一种半导体结构的制作方法，其特征在于，至少包括以下步骤：
提供一衬底，所述衬底包括第一区域和第二区域；
在所述第一区域内形成第一浅沟槽隔离结构；
在所述第二区域内形成第二浅沟槽隔离结构，所述第二浅沟槽隔离结构的宽度小于所述第一浅沟槽隔离结构的宽度，所述第二浅沟槽隔离结构的深度大于所述第一浅沟槽隔离结构的深度，所述第二浅沟槽隔离结构和所述第一浅沟槽隔离结构的刻蚀和沉积隔离介质同步获得；
相邻所述第二浅沟槽隔离结构之间的所述衬底为第一有源区；以及
相邻所述第二浅沟槽隔离结构之间的外延层为第二有源区。
7.根据权利要求6所述的半导体结构的制作方法，其特征在于，所述第一浅沟槽隔离结构和所述第二浅沟槽隔离结构的制作方法包括：
在所述衬底上形成硬掩膜层；
在所述硬掩膜层上形成图案化光阻层；
以所述图案化光阻层为掩膜，刻蚀所述硬掩膜层和所述衬底，在所述第一区域内形成第一浅沟槽，在所述第二区域内形成第二浅沟槽，所述第二浅沟槽的宽度和深度分别大于所述第一浅沟槽的宽度和深度；
沉积隔离介质至完全填充所述第一浅沟槽，形成所述第一浅沟槽隔离结构，所述隔离介质形成在所述第二浅沟槽的侧壁和底部，在所述第二浅沟槽内的所述隔离介质之间形成凹部；以及
刻蚀所述隔离介质，去除所述凹部底部的所述隔离介质，所述第二浅沟槽的侧壁上的所述隔离介质形成所述第二浅沟槽隔离结构。
8.根据权利要求7所述的半导体结构的制作方法，其特征在于，所述制作方法还包括：在去除所述凹部底部的所述隔离介质后，对所述凹部底部的所述衬底进行倾斜离子注入，形成隔离区。
9.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述倾斜离子注入的注入角度为5°~10°，注入离子包括氧离子，所述注入角度为离子注入方向与所述衬底的法线之间的夹角。
10.根据权利要求8所述的半导体结构的制作方法，其特征在于，所述制作方法还包括：在形成所述隔离区后，在所述凹部内形成外延层，所述外延层的表面与所述衬底的表面齐平。
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