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CN1182538C - 以软编程来紧缩vt分布的斜坡栅技术 - Google Patents

以软编程来紧缩vt分布的斜坡栅技术 Download PDF

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CN1182538C CNB008113130A CN00811313A CN1182538C CN 1182538 C CN1182538 C CN 1182538C CN B008113130 A CNB008113130 A CN B008113130A CN 00811313 A CN00811313 A CN 00811313A CN 1182538 C CN1182538 C CN 1182538C
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Abstract

一种通过对各存储单元加以软编程而于内存装置中紧缩门限电压分布曲线的方法，此内存装置包括组成列与行的多个内存存储单元。选择利用了热载流子机制的软编程电压并依序加到字线中的各存储单元。该软编程电压包括小于3伏的斜坡电压VGS、小于5伏的VDS及小于0伏的Vsub。该软编程电压施加于小于10微秒的时间周期。该VT分布被减少至小于2伏的最大宽度。在存储单元被校验已完成擦除及擦除过度校正之后，对内存存储单元施行软编程。

Description

以软编程来紧缩VT分布的斜坡栅技术
技术领域
概括而言，本发明涉及一种微电子集成电路技术。本发明尤指涉及微电子快速电可擦除可编程只读内存(EEPROM)装置的擦除技术。更详言之，本发明涉及微电子快速电可擦除可编程只读内存装置的紧缩VT分布的擦除方法。
背景技术
有一种类型的可编程存储单元通常称之为快速存储单元。有一种类型的快速存储单元的结构包括形成于硅基底上的源极及漏极。另一种类型的快速存储单元结构包括在形成于硅基底上的井(Well)上形成源极及漏极。快速存储单元包括形成于硅基底上的叠层栅结构，在叠层栅结构下的硅基底区域即被称为快速存储单元的沟道区。
快速存储单元的叠层栅结构包括一对被氧化层所分开的多晶硅结构，该多晶硅结构的其中之一的作用为浮栅，而另一多晶硅结构的作用为控制栅。将浮栅从硅基底分开的氧化层一般称之为隧道氧化层。
对快速存储单元编程操作涉及将相对大的恒定电压加至快速存储单元的漏极，而此时将一甚至更大的电压加到控制栅。在这样的编程操作期间，快速存储单元的源极保持在接地电平或是相对于加到控制栅及漏极电压的零电压电平。
这样相对高的电位施加到漏极与源极之间，使得电子从源极穿过沟道区而流至漏极。在源极与漏极之间流动的电子在接近漏极处可获得相对高的动能能级。另外，在编程操作的开始，将高恒定电压加到控制栅而提高浮栅电位至高电平。在浮栅上这样的高电位通常吸引电子流过沟道区。在这些情况下，沟道区中的电子具有足够高的动能而能够移动穿过隧道氧化层并到达浮栅。这种现象一般称为热载流子编程或热载流子注入。一个成功的快速存储单元编程操作，需要于浮栅上注入足够数量的电子以便达到为该快速存储单元所需的门限电压。该门限电压系为快速存储单元的控制栅必须施加的电压以便在快速存储单元处于读取操作期间因而经由沟道区导通。进行编程操作的时间视电子注入于浮栅的速率而定。可了解到，注入速率越慢，则会要越长的编程时间来达成所需要的门限电压。
利用这样的编程技术，于编程操作开始，当浮栅电子积聚时则降低浮栅的相对高电位。如此下降浮栅电位使得电子注入浮栅的速率相对的下降。如此下降电子注入速率增加了编程快速存储单元所需门限电压的需要时间。如此增加编程时间减缓了使用这种编程技术的快擦写内存装置的总速度。
并且，大家皆知热载流子编程技术于快速存储单元靠近漏极的沟道区产生了电子—空穴对的结构。当高能量电子轰击(bombard)硅基底的晶格(crystal lattice)结构时则形成电子—空穴对并且从该晶格带走其它的电子。再者，由于高电压加到漏极因而靠近漏极沟道区域的部位通常具有相对高电位。结果，编程期间当浮栅的电压电平下降时，浮栅的电位会下降至位近于漏极沟道区部位的电位之下。在此情况下，由靠近漏极沟道区所建立的电子—空穴对的空穴能移动穿过隧道氧化层并到达浮栅上。空穴移动至浮栅的这种移动使得隧道氧化层表面破坏。于编程期间，通过降低电子注入至浮栅的速率，这样的表面破坏通常会在该快速存储单元中造成长期可靠性问题。而且，这样的表面破坏于读取操作期间会妨碍电流流过快速存储单元的沟道区，以致于造成长期的可靠性下降。
微电子快速或块擦除(block-erase)的电可擦除可编程只读内存(Flash EEPROM)包括可分别编程和读取的存储单元阵列。通过省略通称为选择晶体管(select transistor)的晶体管——该晶体管能使存储单元分别擦除，可减小每一个存储单元的尺寸并从而减小内存的尺寸。结果，必须将所有存储单元作为一个块而一起擦除。
这种类型的快速内存装置包括个别的金属—氧化物—半导体(MOS)场效应晶体管(FET)内存存储单元。每个FET包括源极、漏极、浮栅以及控制栅，对其施加不同的电压从而以二进制的1或0来编程存储单元、读取存储单元，或将所有的存储单元作为一个块来加以清除。
存储单元连接于列与列的阵列中，利用在列中存储单元的控制栅连接至各自的字线(Wordline)以及于列中存储单元的漏极连接至各自的位线(Bitline)。存储单元的源极连接在一起。这种配置通称为NOR内存配置。
通过施加下列电压来编程存储单元：一般为9至10伏(Volt)范围的电压至控制栅，约5伏的电压至漏极并使源极接地。如上所述，这些电压使得热电子从漏极的耗尽区注入至浮栅。通过可清除的编程电压，使该注入电子被俘获于浮栅并于其中建立起负电荷，这使存储单元的门限电压增加到超过约4伏的数值。
通过施加约5伏电压至控制栅、施加约1伏至与漏极连接的位线、源极接地、并测得位线电流，而读取存储单元。若该存储单元被编程并且门限电压比较高(4伏)，则位线电流将为零或者至少较低。若该存储单元未编程或被擦除，则门限电压将较低(2伏)，控制栅电压将增强沟道，并且位线电流将较高。
有几个方法可以擦除存储单元。一种方式为施加一般为12伏的较高电压至源极，控制栅接地并使漏极浮接，来擦除存储单元。这使得于编程期间注入浮栅的电子经过福勒—诺尔德哈姆隧道，从浮栅穿过薄的隧道氧化层到达源极。施加大约-10伏的负电压至控制栅，施加5伏至源极并使漏极浮接亦可擦除存储单元。另一种擦除存储单元的方法是施加5伏至P井并使源极与漏极为浮接，以-10伏加到控制栅。
传统快速EEPROM存储单元的问题是因制造公差的关系，在其它的存储单元被充分擦除之前，即有一些存储单元已变得擦除过度。这些擦除过度的存储单元的浮栅，要么完全地、要么部分地缺乏电子而具有非常低的负电荷或变为正向充电。擦除过度的存储单元能起到耗尽型晶体管的作用，当以正常操作电压加到其控制栅时，此耗尽型晶体管将无法关闭，并于后续的编程及读取操作期间导入漏电流至位线。依擦除过度的程度而定，轻微擦除过度的存储单元能导入不同量的漏电流至位线。
更具体地，于编程及读取操作期间，同一时间仅有一个字线保持为高而其它的字线接地。然而，因为正电压加到所有存储单元的漏极，并且若一个未选择的存储单元的门限电压非常低、为零或为负值，则漏电流将流过该存储单元的源极、沟道以及漏极。
不希望的漏电流效应示于图4，它是快速EEPROM存储单元402、404、406以及408的列400的简化电路图。
晶体管列400的源极全都连接至电源电压Vs。编程电压VCG加到晶体管404的控制栅，它会将晶体管404导通。电流I2从接地端经过其源极、沟道(图中未示)以及漏极而流经晶体管404。理想情况下，位线电流IBL等于I2。然而，若一个或更多个未选择的晶体管，例如图4所示的晶体管402、406或408擦除过度或轻微擦除过度，它们的门限电压将会非常低、为零或甚至为负值，而且本底漏电流I1、I3及I4能分别流过晶体管402、406及408。于是位线电流IBL将等于I2和本底漏电流I1、I3和I4之和。在一个典型的的快速EEPROM中，大量的内存晶体管单元——例如512个晶体管存储单元——的漏极会连接至每个位线。若在位线上的大量存储单元引来本底漏电流，则在位线上的全部漏电流即会超过存储单元读取电流。这会使得在位线上不可能读取到任何存储单元的状态，因此使得内存无法操作。
在这项技术上，已知通过进行擦除过度校正操作来降低门限电压分布，它将擦除过度最严重的存储单元再编程至较高的门限电压。一种该类型的擦除过度的校正操作即为众所周知的自动编程扰乱(Automatic Programming Disturb，APD)。
一种优选的APD方法被称之为自动编程扰乱擦除(AutomaticProgramming Disturb Erase，APDE)，公开于美国专利第5,642,311号，该专利于1997年6月24日颁发给Lee Cleveland，案名为“限制擦除过度及防止擦除校验错误的快速内存的擦除过度校正(OvereraseCorrection for Flash Memory Which Limits Overerase and Prevents EraseVerity Errors)”。此专利转让给本发明相同的受让人，并在此结合其全部内容作为参考资料。该方法包括检测擦除过度的存储单元，并施加编程脉冲至其上，使其门限电压恢复到可接受数值。
在应用擦除脉冲之后，按列而逐存储单元地先执行擦除不足校正。寻址第一列和列位置的存储单元，并通过施加4伏至控制栅(字线)、1伏至漏极(位线)、源极接地而校验擦除，并利用检测放大器来测得位线电流并由此而判定该存储单元的门限电压是否在某一值之上，比如2伏。若该存储单元为擦除不足，显示为门限电压高于2伏，则位线电流为低。此情况下，施加擦除脉冲至所有存储单元，并重新校验该第一存储单元的擦除。
在应用每个擦除脉冲之后以及在后续的擦除校验之前，内存的所有存储单元执行擦除过度校正。阵列上各位线依序地执行擦除过度校验。通过字线接地、一般施加1伏至第一个位线、以及检测位线电流来完成此操作。若电流在预定值之上，则表示连接至该位线上的至少一个存储单元是擦除过度的并引入了漏电流。在此情况下，将一个擦除过度校正脉冲加到位线上，如以100μs的预定时间长度施加约5伏至位线来来完成此操作。
擦除过度校正脉冲之后再次校验位线。若位线电流仍为高，表示擦除过度存储单元仍连接于该位线，则施加另一个擦除过度校正脉冲。依序对所有位线重复执行这一程序。
重复该程序必须多次，直到位线电流降至比读取电流更低的预定值。随后，对第一列及其后各列的其余存储单元执行该程序，直到该内存内所有存储单元均完成了擦除校验为止。
每一个擦除脉冲后通过擦除过度校正程序的执行，减小了存储单元擦除过度的程度，而改善了存储单元的耐用性。此外，于每一个擦除脉冲后因为校正擦除过度的存储单元，在擦除校验期间减小了位线漏电流，因而防止了完成擦除校验程序时存在的擦除不足存储单元。
引言
图5A显示在一个快速EEPROM中的存储单元或位的门限电压在擦除操作后有何差别，如曲线500所示，该曲线表示了具有特定门限电压VT值的存储单元数目。可看到，在VT最大值范围中的最少擦除存储单元具有相对高的门限电压，而擦除过度最大的存储单元在为零或负的VT最小值范围中具有低的门限电压。图5A所示的特性曲线被称为门限电压分布。曲线502的虚线部分表示在擦除过度校正操作后快速EEPROM中存储单元的门限电压。注意对擦除过度最大的存储单元VT的校正已改变了门限电压分布。然而，该门限电压分布曲线502显示有若干存储单元仍具有非常低的门限电压。
由于存储单元的本底漏电流作为门限电压的函数而变化，门限电压越低(更负)，则漏电流越高。由于会有多达512个存储单元连接至位线，该本底漏电流也许仍足以超过存储单元读取电流。因此希望不仅防止存储单元擦除过度，还能降低尽可能减小门限电压分布范围，就理想情况而言，于擦除后，所有存储单元都具有约2伏那样相同的高门限电压。
因此，需要一种方法，能够不用最高的门限电压影响存储单元的门限电压，而利用最低的门限电压以增加存储单元的门限电压，从而将门限电压分布紧缩到尽可能小的范围中。
还需要提供一种内存装置，该装置可尽快地操作，并且该装置以最少数量的组件操作，从而该装置减少了制造成本并允许增加单位面积上的组件数量。
US-A-5 912 845公开了一种紧缩浮栅内存门限电压分布的方法和装置。
该方案要求对源极区域有一个有源限流器。
发明内容
根据本发明，提供了一种方法来紧缩由多个存储单元组成的内存装置中的门限电压分布曲线，这些存储单元每个都具有源极、漏极、浮栅及控制栅，其中该存储单元构成行与列，行为字线而列为位线，该方法包括：
将软编程电压施加到选定存储单元的漏极、源极和控制栅上，其中该软编程电压如下：
施加小于5伏的电压至选定存储单元的漏极；
施加小于0伏的电压至选定存储单元的基底；
施加小于3伏的斜坡电压至选定存储单元的控制栅，其中该软编程电压在小于10微秒范围的时间周期中加至该存储单元。
优选通过施加软编程电压来紧缩门限电压分布曲线，该软编程电压被选来利用热载流子机制以增加具有低门限电压的存储单元的门限电压。
优选该斜坡控制栅电压的初始电压小于该内存装置中最少被擦除的存储单元的门限电压。
优选在该内存装置已经过擦除校验并且该内存装置已经过擦除过度校验之后将该软编程施加于该内存单元。
所述方法即提供了一种内存装置及一种将门限电压分布紧缩到具有小于2伏宽度的方法。
本发明还提供了一种快速电可擦除可编程只读内存(EEPROM)，包括：
多个存储单元，每个均具有源极、漏极、浮栅、控制栅及基底；
一个电源，用于提供电压至选定存储单元的漏极、源极、基底及控制栅；
一个控制器，用于控制该电源提供软编程电压至选定存储单元的漏极、源极、基底及控制栅，其中该电源施加小于5伏的软编程电压至选定存储单元的漏极，小于0伏的软编程电压至选定存储单元的基底，以及小于3伏的斜坡电压至选定存储单元的控制栅，所述控制器适用于控制该电源在小于10微秒范围的时间周期内施加该软编程电压。
由下列的详细说明并配合相应附图，将更为明了本发明。从以下说明中，对本领域技术人员来说显而易见的是，通过本发明的最佳实施方式的说明，仅显示及说明了本发明的具体实施例。由此可知，本发明可具有其它具体实施例并且其若干细节可进行各种显而易见的改动，而不偏离本发明范畴。因此，该附图及详细说明皆应视为说明性质而非限定性质。
附图说明
本发明的可靠特性的新颖特征提出于所附权利要求书中。然而，本发明自身以及使用的优选模式还有其它目的及其优点，可参考下列详细实施例的说明并配合所附附图，而最好地了解，其中，
图1A为快速EEPROM的简化电路图；
图1B与图1A相似，但举例说明快速EEPROM的存储单元排列于两个页面或存储体内；
图2说明一快速内存装置所示的写入电路，它将编程与软编程电压加至要进行编程与软编程的存储单元；
图3举例说明编程配置中的快速存储单元的组件；
图4系为快速EEPROM存储单元的列的简化电路图，举例说明来自擦除过度或低门限电压的存储单元的漏电流；
图5A举例说明擦除操作后于快速EEPROM装置内的门限电压分布图；
图5B为图1A所示的快速EEPROM的简化电路图，描述软编程操作期间电压加到内存存储单元矩阵的列(字线)及列(位线)中；
图6为一流程图，表示根据本发明的软编程方法；
图7系利用基底偏压的软编程操作，对于具有不同的初始擦除VT的存储单元，显示对应于软编程时间的VT；
图8系不使用基底偏压的软编程操作，对于具有不同的初始擦除VT的存储单元，显示对应于软编程时间的VT；
图9系根据本发明于应用软编程操作后，举例说明门限电压分布；
图10系电路图，说明根据本发明而于软编程期间加到存储单元的电压。
具体实施方式
现在详细说明本发明的特定实施例，这些实施例为实施本发明而由发明人目前所想到的最佳模式。
图1A举例说明由本发明最佳提供的NOR型快速电可擦除可编程只读内存(EEPROM)装置100的基本构造。该快擦写内存100包括多个核心或存储单元，配置在矩形的矩阵或列及列的阵列中。每个列与字线(WL)连接，而每个列与位线(BL)连接。
假设有n个列与m个列，以BL0至BLn指定为位线以及WL0至WLm指定为字线。由位线驱动器102施加适当的电压至位线，而由字线驱动器104施加适当的电压至字线。由控制器108控制下的电源106产生施加到驱动器102及104上的电压，它一般为芯片逻辑电路。以下将说明该控制器108亦可控制驱动器102及104来分别地或集体地寻址存储单元。
存储单元位于每个字线与位线的连接点上，每个存储单元包括金属—氧化物—半导体(MOS)场效应晶体管(FET)，具有形成于半导体基底上的源极及漏极、浮栅、以及由氧化层从该浮栅分开的控制栅。应了解，快速EEPROM的存储单元不同于一般的FET，该FET包括浮栅以及在控制栅与半导体基底之间设置的隧道氧化层，在半导体基底上形成源极与漏极。
图1A举例说明存储单元，指定以Tn，m作为表示，m为列(字线)数目以及n为列(位线)数目。存储单元的控制栅分别连接于如图解的字线上，而存储单元的漏极分别连接至位线上，如所示。所有存储单元的源极连接至电源106。
图1B举例说明另一种快速EEPROM内存110，它与内存100近似，不同的是将存储单元分成存储体(也被称为页面或扇区)，其中两个示于图1B，它们每个均可分别地编程、擦除及读取。该内存110包括第一存储单元存储体或页面112以及第二存储单元存储体或页面114。在第一存储体112中的内存存储单元通过与图1A相同的方法来指定，而在第二存储体114中存储单元的指定编号上附加撇号“′”。存储体112及114字线分别连接至分开的字线驱动器116及118。
除了存储单元外，每个存储体112及114又包括对每个位线的选择或忽略晶体管。存储体112及114的选择晶体管分别指定为S0至Sn以及S′0至S′n。选择晶体管的漏极连接至各自的位线，而对于字线WL0至WLm以及WL′0至WL′m，选择晶体管的源极连接至晶体管的漏极，。
选择晶体管不同于一般的MOSFET及缺少浮栅的存储单元晶体管。该选择晶体管与其说是内存组件不如说是开关组件。对于存储体112，选择晶体管的栅极连接于扇区解码器120的存储体选择BS1，而且对于存储体114，选择晶体管的栅极连接于扇区解码器122的存储体选择输出BS2。存储体112中存储单元的源极连接于共源极供应电压Vss1124并且存储体114中存储单元的源极连接于共源极供应电压Vss2126。
通过施加逻辑高信号至存储体选择线BS1来选择该存储体112，存储体选择线BS1导通晶体管S0至Sn并将位线BL0至BLn连接到下面的存储单元。通过施加逻辑低信号至存储体选择线BS1来取消选择该存储体112，存储体选择线BS1关闭晶体管S0至Sn以及分开该位线与存储单元。基本上以相似的方法，使用存储体选择信号BS2以及选择晶体管S′0至S′n来选择以及取消选择存储体114。除了编程，擦除以及读取操作可独自或同时地在存储体112以及114上执行外，该内存110的操作基本上相似于内存100的操作(图1A)。
图2举例说明快擦写内存装置200。该快擦写内存装置200包括快速存储单元阵列202，用以说明所示的第一个快速存储单元204。该快擦写内存装置200包括了快速存储单元204，包括了在快速存储单元的阵列202上执行编程操作的写入电路206。在快速存储单元204上的每一个编程操作即称之为一个编程周期。
写入电路206包括编程电路208，以于编程期间通过产生经信号通路210而加到控制栅的电压来编程快速存储单元204，电压VD经由信号通路212来加到共漏极，电压Vs经由信号通路214来加到共源极，并且电压VB经由信号通路216来加到共井。应知道该信号通路210为字线。
写入电路206还包括对快速存储单元204进行软编程的软编程电路218以及在字线上的所有快速存储单元，包括快速存储单元204。软编程电路218产生表示为219的斜坡电压——它于软编程周期期间经由信号通路210而被加到控制栅，经由信号通路212而被加到共漏极的电压VD，经由信号通路214而被加到共源极的电压VB以及经由信号通路216而被加到共井的电压VS。
图3举例说明由图2所示的快速存储单元204的组件。该快速存储单元204形成于硅基底300上。该硅基底可为一个井，以第一基底材料302形成。该快速存储单元204包括一对形成于硅基底或井300的掺杂区304以及306。于快速存储单元204编程周期期间，该掺杂区304起源极的作用而掺杂区306起漏极的作用。
快速存储单元204包括含有控制栅307以及浮栅308的叠层栅结构。于一个实施例中，控制栅307以及浮栅308皆由掺杂多晶硅形成。以氧化层310将浮栅308与硅基底300的上表面分开。氧化层310也称为隧道氧化物。以氧化层312将控制栅307与浮栅308分开。
写入电路206的编程电路208(图2)当施加栅电压VCG至控制栅307时，通过施加相对恒定漏极电压VD至漏极306来将快速存储单元204编程至预定门限电压VT。编程周期期间，在源极304上维持电压Vs。此外，也可于编程周期期间在区域300上维持为低电压。基于实施例，可知上述区域300可为井区或基底区域。无法进行编程的存储单元漏极与源极之间的电压差会产生本底漏电流，它在编程多个存储单元时将产生高编程电流，如下所述。
以下将说明，写入电路206的软编程电路218通过施加斜坡电压脉冲至字线、施加一电压至进行软编程的存储单元的漏极以及施加一电压至进行软编程的存储单元的源极，来对字线上的快速存储单元进行软编程。
漏极306和源极304之间的电位差VDS使得电子流经快速存储单元204的沟道区314。这些电子表示为e-，位于沟道区314的316。热载流子注入而产生高能量电子移至浮栅308上的氧化区310。移至浮栅308上的高能量电子的路径以箭头320表示。
图5B根据本发明举例说明软编程的方法。图5B中显示图1A的装置100。于一时间至少有一个字线实行软编程。应认识到图1A显示了单一扇区，而且根据本发明可对多个字线进行软编程。因为本发明的方法为一种软编程的低功率方法，因此可对超过一个扇区的字线进行软编程。图5B中，通过字线驱动器104将斜坡电压504加到字线上以编程字线WL1，并因此而加到该字线上所有的控制栅。字线WL0、WL2至WLm，未进行软编程，如506所示接地。通过位线驱动器102施加少于5伏的软编程电压至选定位线来进一步选择要作软编程的存储单元。例如，可选择位线BL0至BLn或任何位线子集。软编程期间，为减小漏电流，将小于0伏的基底偏压加到基底(配合说明参看图10)。
图6为根据本发明进行快擦写内存装置擦除操作的流程图。擦除操作开始以600表示，在602生成写入擦除命令。以快速存储技术而言，以604表示以所有的零将快擦写内存装置预先编程。该预先编程的目的是使所有存储单元为相同状态以图防止部分存储单元擦除过度。在606判断是否自动编程扰乱擦除(APDE)操作完成。若APDE操作未完成，则608执行APDE程序。于606再判断是否APDE操作完成。重复该循环直到在606显示APDE操作完成为止。当在606判断APDE操作完成时，在610判断是否该擦除操作(ERV)完成。若于610判断擦除操作未完成，则如612所示进行擦除操作。于612擦除操作后，在606判断是否APDE操作完成，若未完成，则于608重复APDE操作。重复该循环直到快擦写内存完全擦除并且已完成擦除过度(APDE)操作。当在610显示擦除/擦除过度操作完成时，施行如614处所示的根据本发明的软编程操作。于614处完成软编程后，如616处所示完成擦除。
因为以低电压/低电力供应的快擦写内存的连续调节已产生对快擦写内存技术和设计上的新需求，以取得狭窄的擦除门限电压VT分布，本发明人已发现一种为低电压/低电力的快擦写内存装置而取得紧缩门限电压VT分布的方法。该方法在低栅、漏极以及基底电压下利用热载流子注入而于擦除后对擦除过度的存储单元进行软编程并紧缩(狭窄)VT分布。于正规擦除/APDE算法后如图6所示执行软编程，并能同时执行多位字节或字。在典型的擦除操作中，该配置使现有擦除算法每扇区增加了小于200毫秒，而使该擦除VT分布狭窄至小于2伏宽度。
软编程在低栅、漏极以及基底电压下使用热载流子注入机制。图7举例说明门限电压对单一存储单元的软编程时间的特性曲线，该单元具有不同的初始擦除电压门限VT。图中显示在软编程条件之下，小于3伏的斜坡电压VGS加到控制闸，小于5伏的电压VDS加到漏极，以及小于0伏的电压Vsub(Vb)加到基底，具低初始VT的存储单元将需要小于10微秒的软编程脉冲来使VT达到大于0伏电压。值得注意的是，不产生漏电流的存储单元的门限电压，于应用软编程期间并不会改变。本发明人发现在正规擦除/APDE操作后，对于典型VT分布，被擦除最多的存储单元将被软编程至较高的VT而存储单元不受主要分布的干扰。结果将使得擦除VT分布变得狭窄并可以获得少于2伏的宽度。
本发明人发现基底偏压的使用改善了在低栅、漏极电压下的存储单元的热载流子注入效率，而且还降低了软编程所需的电流。图8显示了如图7的相同VGS及VDS，但Vsub＝0伏时VT与软编程的关系曲线。两图相较，可清楚地显示出利用基底偏压提高了热载流子注入。值得注意的是使用基底偏压可大幅地降低软编程电流，这有益于低功率的应用。
基于特定所用快速存储单元的特性，软编程所需的时间小于10微秒/存储单元，而且需要电流处于＜100微安/存储单元的范围，使用热载流子注入条件为斜坡电压VGS小于3伏，加到软编程存储单元的控制栅，电压VDS小于5伏，加到被软编程的存储单元的漏极，并且电压Vsub＜0伏加到基底。在此情况下，以这些条件对于多位字节/字于同一时间执行软编程，除了每扇区0.5至1.0秒的擦除时间外，还将要求小于200毫秒的时间。应知这些时间及电压仅为可用时间及电压的示例，并仅提出用于说明目的，还可使用其它时间范围及电压范围而并不违偏离本发明的范畴。
图9表示狭窄门限电压曲线VT与存储单元数的关系。实线曲线500表示擦除操作之后存储单元的门限电压分布，虚线部分502表示擦除过度校正如何修改擦除过度最大的存储单元并且一般成功地将这些擦除过度最大的存储单元的门限电压增至零以上。虚线900表示根据本发明，于软编程操作后内存存储单元的电压分布。
图10说明于软编程操作期间电压如何加到存储单元1000。1002表示源极接地，以1004表示斜坡电压加到控制栅，以及以1006表示偏压加到基底。以NMOS晶体管存储单元配置，例如，于半导体基底上形成P型井，将负电压加到该P井。将源极接地并且将负电压加到基底或P井。这样提供了更高的水平电场以更益于软编程。
总之，本发明克服了先前技术的限制而在不影响最少擦除存储单元的门限电压情况下，于擦除后通过增加擦除过度存储单元的门限电压而在快速EEPROM中紧缩了门限电压分布。此外，大体上消除了存储单元中的漏电流，由此减少了功率需求并使门限电压分布更为紧缩。此外，用于软编程的功率需求下降，由此而使更多的存储单元能同时进行软编程。
为说明及描述目的，而提出了本发明的上述实施例描述。该实施例并非意在详尽无遗地说明或将本发明严格限定于所公开形式内。显然根据上述讲授可进行改动或变化。选用及说明实施例以对本发明的原理及其实际应用提供最佳说明，从而使本领域一般技术人员能将本发明应用于不同实施例并进行各种改变以适用于特定用途。所有这样的变更以及改变均在本发明的范畴内，当解释其范畴时本发明范畴由所附权利要求书所确定，在此范畴内这些权利要求被授予正当、合法、公正的权利。

Claims (9)

1.一种在内存装置中紧缩门限电压分布曲线的方法，此内存装置包括多个内存存储单元，每个存储单元具有源极、漏极、浮栅以及控制栅，其中该存储单元构成行与列，以行为字线而以列为位线，该方法包括下列步骤：
施加软编程电压至选定的存储单元的漏极、源极及控制栅，其中该软编程电压如下：
小于5伏的电压，施加至选定存储单元的漏极；
小于0伏的电压，施加至选定存储单元的基底；
小于3伏的斜坡电压，施加至选定存储单元的控制栅，其中该软编程电压用小于每存储单元100微安的电流在小于每存储单元10微秒范围的时间周期内施加到进行软编程的存储单元。
2.如权利要求1的方法，其中选择软编程电压以利用热载流子注入机制。
3.如权利要求2的方法，其中该斜坡控制栅电压的初始电压小于最少被擦除的存储单元的门限电压。
4.如权利要求3的方法，其中加到被软编程存储单元的软编程电压将该门限电压分布的最大宽度减小到小于2伏。
5.如权利要求1的方法，进一步包括在施加该软编程电压之前，校验该内存装置中的所有存储单元均已完成擦除。
6.如权利要求5的方法，进一步包括在施加该软编程电压之前，校验在该内存装置中的所有存储单元均已完成擦除过度校正。
7.一种快速电可擦除可编程只读内存，包括：
多个内存存储单元，每一个存储单元具有源极、漏极、浮栅、控制栅及基底；
一个电源，用以施加电压至选定存储单元的漏极、源极、基底及控制栅；
一个控制器，用以控制电源施加软编程电压至选定内存存储单元的漏极、源极、基底及控制栅，其中该电源施加小于5伏的软编程电压至选定存储单元的漏极、施加小于0伏的软编程电压至选定存储单元的基底、施加小于3伏的斜坡电压至选定存储单元的控制栅，所述控制器适用于控制该电源用小于每存储单元100微安的电流在小于每存储单元10微秒范围的时间周期内施加该软编程电压。
8.如权利要求7的内存，其中该控制器控制电源施加软编程电压以利用热载流子注入机制。
9.如权利要求8的内存，其中该控制器控制电源以施加斜坡电压至控制栅，该控制栅具有小于最少被擦除存储单元门限电压的初始电压。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101218651B (zh) * 2005-03-31 2013-06-12 桑迪士克科技公司 非易失性存储器系统及软编程方法

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6550028B1 (en) * 1999-10-19 2003-04-15 Advanced Micro Devices, Inc. Array VT mode implementation for a simultaneous operation flash memory device
IT1308855B1 (it) * 1999-10-29 2002-01-11 St Microelectronics Srl Metodo di riprogrammazione controllata per celle di memoria nonvolatile,in particolare di tipo flash eeprom ed eprom.
JP3709126B2 (ja) * 2000-07-05 2005-10-19 シャープ株式会社 不揮発性半導体メモリ装置の消去方法
US6363013B1 (en) * 2000-08-29 2002-03-26 Macronix International Co., Ltd. Auto-stopped page soft-programming method with voltage limited component
KR100407572B1 (ko) * 2001-01-10 2003-12-01 삼성전자주식회사 낸드형 플래쉬 메모리 장치에서의 셀 드레쉬홀드 전압의분포를 개선하는 방법
US6563741B2 (en) * 2001-01-30 2003-05-13 Micron Technology, Inc. Flash memory device and method of erasing
US6493266B1 (en) 2001-04-09 2002-12-10 Advanced Micro Devices, Inc. Soft program and soft program verify of the core cells in flash memory array
US6400608B1 (en) 2001-04-25 2002-06-04 Advanced Micro Devices, Inc. Accurate verify apparatus and method for NOR flash memory cells in the presence of high column leakage
US6469939B1 (en) * 2001-05-18 2002-10-22 Advanced Micro Devices, Inc. Flash memory device with increase of efficiency during an APDE (automatic program disturb after erase) process
US6510085B1 (en) * 2001-05-18 2003-01-21 Advanced Micro Devices, Inc. Method of channel hot electron programming for short channel NOR flash arrays
US6661711B2 (en) 2002-02-06 2003-12-09 Sandisk Corporation Implementation of an inhibit during soft programming to tighten an erase voltage distribution
US6771536B2 (en) * 2002-02-27 2004-08-03 Sandisk Corporation Operating techniques for reducing program and read disturbs of a non-volatile memory
US6639844B1 (en) * 2002-03-13 2003-10-28 Advanced Micro Devices, Inc. Overerase correction method
KR100456596B1 (ko) * 2002-05-08 2004-11-09 삼성전자주식회사 부유트랩형 비휘발성 기억소자의 소거 방법
US6891752B1 (en) * 2002-07-31 2005-05-10 Advanced Micro Devices System and method for erase voltage control during multiple sector erase of a flash memory device
US7085170B2 (en) * 2003-08-07 2006-08-01 Micron Technology, Ind. Method for erasing an NROM cell
JP4262033B2 (ja) * 2003-08-27 2009-05-13 株式会社ルネサステクノロジ 半導体集積回路
EP1788582B1 (en) * 2004-08-30 2010-04-28 Spansion LLc Erasing method for nonvolatile storage, and nonvolatile storage
US7230851B2 (en) * 2004-12-23 2007-06-12 Sandisk Corporation Reducing floating gate to floating gate coupling effect
US7170796B1 (en) 2005-08-01 2007-01-30 Spansion Llc Methods and systems for reducing the threshold voltage distribution following a memory cell erase
US7372732B2 (en) * 2005-11-23 2008-05-13 Macronix International Co., Ltd. Pulse width converged method to control voltage threshold (Vt) distribution of a memory cell
US20080084737A1 (en) * 2006-06-30 2008-04-10 Eon Silicon Solutions, Inc. Usa Method of achieving zero column leakage after erase in flash EPROM
US7616495B2 (en) * 2007-02-20 2009-11-10 Sandisk Corporation Non-volatile storage apparatus with variable initial program voltage magnitude
US8369148B2 (en) * 2007-11-06 2013-02-05 Macronix International Co., Ltd. Operation methods for memory cell and array thereof immune to punchthrough leakage
CN101923900B (zh) * 2009-06-09 2014-06-11 北京兆易创新科技股份有限公司 一种非易失存储器的擦除方法及装置
CN102592674B (zh) * 2011-01-07 2015-04-08 上海华虹宏力半导体制造有限公司 单管存储器阵列擦除的方法
US8929139B2 (en) * 2011-04-13 2015-01-06 Macronix International Co., Ltd. Method and apparatus for leakage suppression in flash memory
US8576633B2 (en) * 2011-09-29 2013-11-05 Cypress Semiconductor Corp. 1T smart write
US8737131B2 (en) 2011-11-29 2014-05-27 Micron Technology, Inc. Programming memory cells using smaller step voltages for higher program levels
KR20140026141A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
WO2016038743A1 (ja) 2014-09-12 2016-03-17 株式会社 東芝 不揮発性半導体記憶装置
JP5964401B2 (ja) * 2014-12-08 2016-08-03 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体記憶装置
CN111785312B (zh) * 2020-06-16 2021-08-17 芯天下技术股份有限公司 改善多次擦除编程Vt偏移方法、系统、存储介质和终端

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5270980A (en) * 1991-10-28 1993-12-14 Eastman Kodak Company Sector erasable flash EEPROM
JP3199989B2 (ja) * 1994-09-30 2001-08-20 株式会社東芝 不揮発性半導体記憶装置とその過書込み救済方法
US5491657A (en) * 1995-02-24 1996-02-13 Advanced Micro Devices, Inc. Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells
JP2982676B2 (ja) * 1995-12-08 1999-11-29 日本電気株式会社 不揮発性半導体記憶装置の過消去救済方法
US5912845A (en) * 1997-09-10 1999-06-15 Macronix International Co., Ltd. Method and circuit for substrate current induced hot e- injection (SCIHE) approach for VT convergence at low VCC voltage
US5930174A (en) * 1997-12-11 1999-07-27 Amic Technology, Inc. Circuit and method for erasing flash memory array
US5901090A (en) * 1998-05-27 1999-05-04 Advanced Micro Devices Method for erasing flash electrically erasable programmable read-only memory (EEPROM)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101218651B (zh) * 2005-03-31 2013-06-12 桑迪士克科技公司 非易失性存储器系统及软编程方法

Also Published As

Publication number Publication date
JP2003506816A (ja) 2003-02-18
KR20030009280A (ko) 2003-01-29
TW463375B (en) 2001-11-11
KR100761091B1 (ko) 2007-09-28
WO2001011631A1 (en) 2001-02-15
CN1369097A (zh) 2002-09-11
EP1204978A1 (en) 2002-05-15
US6172909B1 (en) 2001-01-09

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