JP4262033B2 - 半導体集積回路 - Google Patents

Description

本発明は、電気的な消去と書き込みにより閾値電圧を可逆的に変更可能にされる不揮発性メモリセルを有する半導体集積回路、特に不揮発性メモリセルの過消去を抑制する技術に関する。

上記不揮発性メモリセルは消去状態と書き込み状態を有する。消去状態は例えばメモリセルの選択端子から見た閾値電圧が低い状態であり、書き込み状態は例えばメモリセルの選択端子から見た閾値電圧が高い状態である。上記不揮発性メモリセルの選択端子はワード線に接続され、上記不揮発性メモリセルの閾値電圧を下げる消去動作は、選択されたワード線に接続されている全てのメモリセルを対象に行われる。例えばフローティングゲート構造の不揮発性メモリセルの場合、ワード線に高電圧を印加し、フローティングゲートに蓄積されている電子をソース線又は基板（ウェル領域）に向けて放出させる。このとき、各メモリセルの消去特性が異なるため、最も消去特性の遅いメモリセルの閾値電圧が消去ベリファイレベルに到達する時には、消去特性の速いメモリセルはデプリート状態（過消去状態）にある事が往々にしてある。選択されたワード線に接続されている全てのメモリセルの閾値電圧が消去ベリファイレベル以下になった後で、目標とする消去分布の下限以下に閾値電圧があるメモリセルに対して選択的に書込みを行い、消去分布の下限をそろえる処理（書き戻し処理）が行なわれる。この処理を経ることによってデプリート状態が解消される。このように、消去動作は、閾値電圧を下げる処理(消去処理)と閾値電圧分布の下限をそろえる処理(書き戻し処理)の２つの処理から成る。

特許文献１には過消去に対処する技術として、消去動作の後、選択されたビット線に接続された全てのメモリセルのリーク電流の総和が所定レベル以下であることを検出するリークチェックを行ない、リークチェック結果がＯＫでないとき一時消去動作を停止して過消去状態にあるメモリセルに対する弱書き込みを行ない、再度消去動作に戻る制御シーケンスが提供される。

特開２０００−２６０１８９号公報

本発明者はデプリート状態が残る場合について検討した。消去動作において前記書き戻し処理を完了すればデプリート状態の不揮発性メモリセルは残らない。しかしながら、消去動作の途中で動作電源が遮断されたりして書き戻し処理を完了できなければデプリート状態が残る。デプリート状態の不揮発性メモリセルはワード線非選択状態であっても電流を流し得る状態若しくはオン状態になる。ビット線と回路の接地電圧の間に複数の不揮発性メモリセルが並列接続される構造のメモリアレイでは、ビット線を共有する複数の不揮発性メモリセルの中で一つでもデプリート状態になっていると、当該ビット線は常時回路の接地電圧に導通され、データ読み出しを正常に行なうことができない。係る問題点は、活線挿抜が許容されるＩＣカードやメモリカードにそのような不揮発性メモリが搭載される場合に顕在化される虞がある。このような虞はＩＣカードやメモリカード側で活線挿抜における電源遮断遅延として別途対策を講ずることは可能であるが、本発明者は、カード以外の用途も含めてデプリート対策の信頼性を向上させるには不揮発性メモリセルを有する半導体集積回路側においても対処するのが望ましいという認識を持った。

本発明の目的は、途中でデプリートを生ずることなく不揮発性メモリセルの消去を行なうことができる半導体集積回路を提供することにある。

本発明の別の目的は、消去動作中に動作電源遮断が発生しても不揮発性メモリセルのデプリート状態を生じない半導体集積回路を提供することにある。

本発明の更に別の目的は、途中でデプリートを生ずることなく不揮発性メモリセルの消去を高速に行なうことができる半導体集積回路を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、半導体集積回路は、電気的な消去と書き込みにより閾値電圧を可逆的に変更可能にされる不揮発性メモリセル（ＭＣ）と、前記不揮発性メモリセルの閾値電圧の変更を制御する制御回路（１０）とを有する。前記制御回路は、消去動作において、複数個を一単位に不揮発性メモリセルの消去を行なう消去処理と、閾値電圧分布の消去方向限界が過消去限界（Ｖｄｐｒｔ）の消去方向手前の第１レベル（Ｖｐｗｂ）を超えたとき前記一単位の中の所定の揮発性メモリセルに書き込みを行なう第１書き込み処理（Ｓ５及びＳ６、Ｓ５ａ及びＳ６）と、前記第１書き込み処理が完了した後に、前記閾値電圧分布の消去方向限界が過消去限界の消去方向手前の第２レベル（Ｖｗｂ）を超えているとき前記一単位の中の所定の不揮発性メモリセルに書き込みを行なう第２書き込み処理（Ｓ３）とを制御する。例えば前記消去は不揮発性メモリセルの閾値電圧を低くすることであり、前記書き込みは不揮発性メモリセルの閾値電圧を高くすることである。

上記した手段によれば、消去処理で消去限界を超えそうな不揮発性メモリに対しては逐次第１書き込み処理によりデプリートの発生を抑止する。途中でデプリートを生ずることなく不揮発性メモリセルの消去を行なうことができる。消去動作中に動作電源遮断が発生しても不揮発性メモリセルのデプリート状態を生じない。

書き戻し処理に相当する第２書き込み処理の他に第１書き込み処理を追加することによるオーバーヘッド時間の発生を低減若しくは抑制するには、第１に、前記第１書き込み処理で不揮発性メモリセルに印加する書き込み電圧を前記第２書き込み処理で不揮発性メモリセルに印加する書き込み電圧よりも高くすればよい。電圧的に書き込みを荒くできるので処理時間を短縮することができる。第２は、前記第１書き込み処理で不揮発性メモリセルに書き込み電圧を印加する印加時間は前記第２書き込み処理で不揮発性メモリセルに前記書き込み電圧を印加する印加時間よりも長くすればよい。時間的に書き込みを荒くできるので処理時間の短縮につながる。上記手段を実効あらしめるには前記第１レベルは第２レベルよりも前記過消去限界に近いことが望ましい。

本発明の具体的な形態として、前記消去処理は、閾値電圧分布の反消去方向限界が消去判定レベル（Ｖｅｖｆｙ）に到達したかを判定する消去ベリファイ（Ｓ２）と、未到達のとき消去電圧を印加する消去電圧印加（Ｓ１，Ｓ７）とを繰り返して、閾値電圧分布の反消去方向限界を消去限界に到達させる処理である。前記第１書き込み処理は、閾値電圧分布の消去方向限界が前記第１レベルを超えるかを判定する第１の書き込みベリファイ（Ｓ５，Ｓ５ａ）と、前記第１の書き込みベリファイによる判定結果が超えているとき書き込み電圧を印加する第１の書き込み電圧印加（Ｓ６）とを繰り返して、閾値電圧分布の消去方向限界を前記第１レベルまでに収めることである。

このとき、前記消去処理と第１の書き込み処理との相互関係の第１の形態として、前記制御回路は、前記消去電圧印加（Ｓ１）と消去ベリファイ（Ｓ２）のループを繰り返し、ループの途中で、第１の書き込みベリファイ（Ｓ５）を行ない、閾値電圧分布の消去方向限界が前記第１レベルを超えたときは第１の書き込み電圧印加（Ｓ６）を挿入する。消去電圧の印加は電圧的若しくは時間的に段階的に行なうことを要する。急激に行なえば閾値電圧分布の消去方向限界が一度に過消去限界を超えてしまうからである。前記消去電圧印加と消去ベリファイを繰り返すループ回数が多くなると、ループへの切換え動作によるオーバヘッド時間が増大する。

上記オーバヘッド時間を短縮する第２の形態として、前記制御回路は、閾値電圧分布の消去方向限界が前記第１レベルを超えるまで、前記消去電圧印加（Ｓ１）及び第１の書き込みベリファイ（Ｓ５）による第１ループ（ＲＯＰ１）を繰り返し、その後、前記消去電圧印加（Ｓ７）及び消去ベリファイ（Ｓ２）による第２ループ（ＲＯＰ２）を繰り返し、前記第２ループの途中で、第１の書き込みベリファイ（Ｓ５ａ）を行ない、閾値電圧分布の消去方向限界が前記第１レベルを超えたとき第１の書き込み電圧印加（Ｓ６）を挿入する。これにより、第２ループにおける消去電圧印加は、前記第１ループにける消去電圧印加の累積印加時間等の累積印加状態を超えない範囲で一度に行なっても、閾値電圧分布の消去方向限界が一度に過消去限界を超える虞はない。例えば、前記第２ループ（ＲＯＰ２）における１回の消去電圧印加（Ｓ７）の印加時間を、前記第１ループ（ＲＯＰ１）にける１回の消去電圧印加（Ｓ１）の印加時間よりも長くすればよい。或いは，前記第２ループにける１回の消去電圧印加の印加時間を、前記第１ループにける消去電圧印加の累積印加時間に相当させればよい。この意味において、第２ループの繰り返し回数を少なくすることができ、ループの切換え動作による全体的なオーバヘッド時間を低減することができる。

本発明の具体的な形態として、半導体集積回路（１、２０）は、複数個の前記不揮発性メモリセル（ＭＣ）がビット線（ＢＬ）とソース線（ＳＬ）に並列接続され、並列接続された前記不揮発性メモリセルの選択端子がワード線（ＷＬ）に個別接続されたメモリアレイ（２）を有する。読み出し動作において選択ワード度線は選択レベルに、非選択ワード度線は非選択レベルにされる。更に、半導体集積回路（２０）は、前記不揮発性メモリセルを備えた不揮発性メモリ（１）を有する。更に半導体集積回路（２０）は、前記不揮発性メモリをアクセス可能な中央処理装置（２１）を有し、データプロセッサとして構成される。更に、前記制御回路（１０）は、前記中央処理装置（２１）とその動作プログラムを保有するメモリ領域例えば一部のメモリアレイ（２）によって構成することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、消去電圧を印加し続けると過消去になってしまう過消去予備軍のメモリセルに対して書き込み処理を行なうから、途中でデプリートを生ずることなく不揮発性メモリセルの消去を完了することができる。これにより、消去動作中に動作電源遮断が発生しても不揮発性メモリセルのデプリート状態を生じない。

第１ループにより消去特性の早い不揮発性メモリセルが過消去状態になる直前までの消去電圧印加状態を検出し、これを、その後の消去・ベリファイループ（第２ループ）における消去電圧印加に反映することにより、第２ループのループ回数を減らすことができ、ループ切換えの総オーバヘッド時間を短縮でき、途中でデプリートを生ずることなく不揮発性メモリセルの消去を高速に行なうことが可能である。

図１には本発明の一例に係るフラッシュメモリ１が示される。フラッシュメモリ１は単結晶シリコンなどの１個の半導体基板に形成され、メモリアレイ２、サブデコーダ３、メインデコーダ４、センスラッチ列５、データラッチ列６、カラムスイッチ列７、周辺回路８、及びパッド列９から成る。周辺回路８は電源回路１１、制御回路１０及びインタフェース回路１２等を有する。

前記メモリアレイ２は、電気的な消去及び書き込みによって閾値電圧が可逆的に変更可能にされる多数の不揮発性メモリセルＭＣを有する。本明細書において消去とは不揮発性メモリセルＭＣの閾値電圧を低くすることであり、書き込みとは不揮発性メモリセルの閾値電圧を高くすることである。不揮発性メモリセルＭＣは例えばソースとドレインの間のチャネル領域の上に夫々絶縁されたフローティングゲートとコントロールゲートを有すスタックドゲート構造を有する。不揮発性メモリセルＭＣのコントロールゲートはワード線ＷＬに、ドレインはビット線ＢＬに、ソースはソース線ＳＬに接続される。ワード線選択とカラムスイッチ列７によるビット線選択とは、アドレス信号をデコードするメインデコーダ４及びサブデコーダ３によるデコード信号に基づいて行われる。ビット線ＢＬにはその一端にセンスラッチ列５のセンスラッチが接続され、他方にはデータラッチ列６のデータラッチが接続される。読み出し動作のワード線選択で不揮発性メモリセルから読み出されたデータはデータラッチ列６のデータラッチとセンスラッチ列５のセンスラッチを用いて検出され、カラムスイッチ列７で選択されるバイト又はワードなどのアクセス単位に従ってインタフェース回路１２に伝達される。消去動作は、特に制限されないが、ワード線単位で行なわれる。書き込み動作ではインタフェース回路１２に入力された書き込みデータがカラムスイッチ列７を介してセンスラッチ列５にラッチされ、センスラッチ列５にラッチされたデータの論理値に応じて書き込み電圧の印加と阻止が制御される。

電源回路１１はフラッシュメモリ１の消去及び書き込みに必要な高電圧や読み出しに必要なワード線昇圧電圧などの動作電源をチャージポンプ回路及び抵抗分圧回路等を利用して生成する。制御回路１０は外部から入力されるストローブ信号及びコマンドに従ってフラッシュメモリ１の消去、書き込み、読み出しのタイミング制御並びに動作電源の選択制御等を行なう。パッド列９は外に接続するボンディングパッド及び入力・出力バッファを有する。図１の例では後述の消去手順等の制御を制御回路１０が行なう。

図２にはメモリアレイ２の一例が示される。この例ではビット線ＢＬは、デバイデッドビット線構造を有し、各グローバルビット線ＧＢＬには選択スイッチ１５を介してローカルビット線ＬＢＬが接続される。ローカルビットＬＢＬには複数個の不揮発性メモリセルＭＣのドレインが接続され、１本のローカルビット線ＬＢＬを共有する不揮発性メモリセルＭＣのソースはソース線ＳＬに共通接続される。ソース線ＳＬは選択スイッチ１６を介して共通ソース線ＣＳＬに接続する。共通ソース線ＣＳＬは回路の接地電圧ＶＳＳが印加される。不揮発性メモリセルＭＣのコントロールゲートには行単位でワード線ＷＬが接続する。分離スイッチ１５、１６の選択端子には行単位で選択信号線ＤＳＬ、ＳＳＬが接続する。ワード線ＷＬは下位側アドレスのデコード結果に従って選択され、選択信号線ＤＳＬ、ＳＳＬは上位側アドレスのデコード結果に従って選択され、結果としてグローバルビット線ＧＢＬを共有する複数のストリングの中から一つのストリングが選択され、選択されたストリングのローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続する。

図３にはメモリアレイ２の別の例が示される。この例では、各ビットＢＬには複数個の不揮発性メモリセルＭＣのドレインが接続され、不揮発性メモリセルＭＣのソースはソース線ＳＬに共通接続される。不揮発性メモリセルのコントロールゲートには行単位でワード線ＷＬが接続する。

ここで、消去、書き込み、読み出しのとき不揮発性メモリセルＭＣに印加する電圧関係について説明する。外部動作電源電圧ＶＤＤを例えば３．３Ｖとする。例えば、読み出しでは、Ｖｄ（ドレイン電圧）＝１Ｖ、Ｖｃｇ（コントロールゲート電圧）＝３．８Ｖ、Ｖｓ（ソース電圧）＝０Ｖ、Ｖｓｕｂ（基板電圧）＝０Ｖとされる。消去では、Ｖｄ＝ＯＰ（フローティング）、Ｖｃｇ＝−１１Ｖ、Ｖｓ＝ＯＰ、Ｖｓｕｂ＝１０．５Ｖとされる。この消去電圧関係によってフローティングゲートに注入されている電子が基板（ウェル領域）に放出されて、コントロールゲートから見た閾値電圧が低下される。書き込みでは、Ｖｄ＝６Ｖ、Ｖｃｇ＝１０Ｖ、Ｖｓ＝０Ｖ、Ｖｓｕｂ＝０Ｖとされる。この書き込み電圧関係により、ドレインからソースへ電流が流れ、発生したホットエレクトロンがフローティングゲートに注入されて、コントロールゲートから見た閾値電圧が上昇される。他の書き込み方法では、Ｖｄ＝０Ｖ、Ｖｃｇ＝１０Ｖ、Ｖｓ＝０Ｖ、Ｖｓｕｂ＝０Ｖとされる。この書き込み電圧関係により、ドレイン−ソース間のチャネル領域とフローティングゲートとの間でＦＮトンネル現象により電子がフローティングゲートに注入されて、コントロールゲートから見た閾値電圧が上昇される。

消去動作の手順について説明する。ここでは先ず、消去動作の途中でデプリート状態の発生を許容し、最後にデプリート状態を修正する、本発明に対する比較例に係る消去動作の手順を説明する。

図４には比較例に係る消去動作手順が示される。

消去バイアス印加Ｓ１では、不揮発性メモリセルＭＣの閾値電圧を下げるために、前記消去関係電圧として説明した消去バイアスを印加する。この時、一括消去単位とされる選択ワード線を共有する複数個の不揮発性メモリセルＭＣの閾値電圧分布は消去スピードに応じたばらつきを持つ。例えば図５のように初期閾値電圧分布は消去バイアス印加Ｓ１により低下される。閾値電圧はＶｔｈとして図示されている。

消去ベリファイＳ２では、消去バイアス印加Ｓ１後の閾値電圧分布の上限が消去ベリファイレベルＶｅｖｆｙ以下にあるかをチェックする。図６の状態は、閾値電圧分布の上限が消去ベリファイレベルＶｅｖｆｙ以上にあるためフェイルとされる。図７の状態は、閾値電圧分布の上限が消去ベリファイレベルＶｅｖｆｙ以下にあるためパスとなる。パスとなるまで、Ｓ１の消去バイアス印加とＳ２の消去ベリファイがを繰り返される。この時、閾値分布は消去特性に応じたばらつきを持つため、図７に例示されるように閾値分布の下限はデプリートレベルＶｄｐｒｔ以下になる事がある。

書き戻しＳ３では、消去後の閾値電圧分布において、図８に例示されるように，書き戻しレベルＶｗｂ以下の不揮発性メモリセルＭＣに対し選択的に書込みを行い、閾値電圧分布の下限を書き戻しレベルＶｗｂ以上に揃える。この時、消去動作途中でデプリートした不揮発性メモリセルＭＣも書き戻しの対象にされるため、正常に書き戻しが完了されればデプリートした不揮発性メモリセルＭＣが残る事はない。逆に、正常に書き戻しが完了される前に，動作電源の遮断などによって消去動作が中止されると、デプリートした不揮発性メモリセルＭＣが残ってしまう。例えば図１３に例示されるようにデプリートした不揮発性メモリセルＭＣはワード線ＷＬが非選択であってもオン状態にされ、書きこみ状態の不揮発性メモリセルＭＣが選択されるべき場合には誤ったデータが読み出されることになる。

上裾チェックＳ４では、書き戻し後の閾値電圧分布において、過剰に書き戻しされた不揮発性メモリセルＭＣがないかをチェックするため、図９のように閾値電圧分布の上限が上裾レベルＶｕｂｄ以下にある事をチェックする。特に図示はしないが、上裾チェックにて閾値電圧分布の上限が上裾レベルＶｕｂｄを超えていることが検出されたときは、再度消去動作をやり直す。

次に、本発明に係る消去手順を説明する。

図１０には本発明に係る消去手順の一例が示される。図４の消去手順との相違は、消去バイアス印加Ｓ１と消去ベリファイＳ２のループの途中に、プレ書き戻しベリファイＳ５とプレ書き戻しＳ６を挿入してある点である。

プレ書き戻しベリファイＳ５では、図１１に例示されるように、消去バイアス印加Ｓ１の後の閾値電圧分布において、当該分布の下限がプレ書き戻しレベルＶｐｗｂ以下にあるかをチェックする。

プレ書き戻しＳ６では、図１２に例示されるように、プレ書き戻しベリファイＳ５でフェイルした不揮発性メモリセルＭＣに対し、選択的に書込みを行い、分布の下限をプレ書き戻しレベルＶｐｗｂ以上に揃える。

前記プレ書き戻しレベルは、図１１及び図１２に示されるように、デプリートレベルＶｄｐｒｔ以上であって、書き戻しレベルＶｗｂ以下の間に設定されている。この設定により、プレ書き戻し処理は書込みを荒くでき処理時間の短縮となる。即ち、前記書き戻しＳ３の処理に比べて、プレ書き戻し後における分布の幅が大きい(分布の上限−プレ書き戻しレベルＶｐｗｂ)＞(分布の上限−書き戻しレベルＶｗｂ)ため、分布の狭帯化は後者のプレ書き戻しの方が広く制御でき、ラフな書込みで充分だからである。ラフな書き込み若しくは荒い書き込みとは、書き戻しＳ３の処理の最初の書き込み電圧と比べて、書き込み電圧を高くする、或いは書きこみパルス時間を長くするということである。

前記プレ書き戻しレベルＶｐｗｂ以下に分布の下限があるフェイルの場合には、プレ書き戻しＳ６を行なう。プレ書き戻しレベルＶｐｗｂ以下に分布の下限がないパスの場合は、前記消去ベリファイＳ２を行なって分布の上限をチェックする。Ｓ１からＳ４の処理は図４の場合と同じであるからその詳細な説明は省略する。

このように、図１０の消去動作では、消去バイアス後にデプリート予備軍の不揮発性メモリセルＭＣにプレ書き戻しＳ６を行なうことにより、デプリートを途中で発生させずに消去を完了することができる。しかも、プレ書き戻しレベルＶｐｗｂをデプリートレベルＶｄｐｒｔより高く、書き戻しレベルＶｗｂ以下の間に設定することにより、プレ書き戻し処理Ｓ５，Ｓ６の書込みを荒くでき、プレ書き戻しの処理Ｓ５，Ｓ６が追加されていてもその処理時間の増大を極力抑えることができる。

図１４には図１０の消去手順による消去動作中の閾値電圧分布において、消去速度が最速及び最遅の不揮発性メモリセルＭＣの閾値電圧（Ｖｔｈ）の変化の傾向を示す。図４の消去手順では消去バイアス印加の毎に、最速不揮発性メモリセルの閾値電圧は下がり続けてデプリートレベルＶｄｐｒｔ以下に達する。これに対し、図１０の消去手順では消去バイアス毎印加にプレ書戻しＳ６を行うため、最速不揮発性メモリセルの閾値電圧はある一定の閾値電圧（Ｖｐｗｂ）以下にはならない。

図１５には本発明に係る消去手順の別の例が示される。上述の図１０の消去手順では、消去バイアス印加Ｓ１と消去ベリファイＳ２のループの中にプレ書き戻しＳ６が入るので、図４に比べて消去時間が増加すると考えられる。即ち、図１０では、消去バイアス印加Ｓ１を含むループの中にプレ書き戻しＳ６が入るので、プレ書き戻しＳ６を行なう場には消去と書き込みの動作電源の切換えを行なわなければならず、これがオーバヘッド時間となり、前記ループの処理時間が長くなる。そのような電源切換えのオーバヘッド時間を加味すると、書き戻しＳ３の処理時間が２０マイクロ秒であるのに対し、プレ書き戻しＳ６の処理時間は２００マイクロ秒となる。図１５の処理手順はそのようなオーバヘッド時間を減らして消去時間の短縮を狙うものである。

図１５では、消去バイアス印加Ｓ１後にプレ書き戻しベリファイＳ５を行ない、このプレ書き戻しベリファイでパスした場合は消去ベリファイのチェックを行わずに、消去バイアス印加Ｓ１を繰り返す。この繰り返しループは第１ループＲＯＰ１を成す。この第１ループＲＯＰ１では、消去後のメモリ分布の下限（消去の速い不揮発性メモリセル）がプレ書き戻しベリファイレベルＶｐｗｂ以下になる（デプリート予備軍となる）まで消去バイアスを連続して印加し（Ｓ１）、無駄な消去ベリファイ動作を省略する。消去の速い不揮発性メモリセルがデプリート予備軍になっても消去の遅い不揮発性メモリセルは未だ消去ベリファイレベルＶｅｖｆｙに到達しない状況では実質的に消去ベリファイを行なう意味はないからである。そして、一度プレ書き戻しベリファイＳ５でフェイルした後は、消去バイアス印加Ｓ７及び消去ベリファイＳ２による第２ループＲＯＰ２を繰り返し、前記第２ループＲＯＰ２の途中で、プレ書き戻しベリファイＳ５ａを行ない、閾値電圧分布の下限が前記プレ書き戻しレベルＶｐｗｂを超えたときプレ書き戻しＳ６を行なう。

前記消去バイアス印加Ｓ７では、前記第１ループＲＯＰ１で費やした消去バイアス印加の累積時間を一気に印加する。この意味において、第２ループＲＯＰ２の繰り返し回数を少なくすることができ、ループ中における書き込み・消去の切換え動作による全体的なオーバヘッド時間を低減することができる。要するに、第１ループＲＯＰ１において最初にプレ書き戻しベリファイＳ５がフェイルするまでの間に印加した消去バイアスの累積印加時間は、消去の速い不揮発性メモリセルがデプリートしないという意味において、その時の消去動作の消去特性に最適な消去パルス幅となるから、当該消去パルス幅を消去パルス印加Ｓ７の一回の印加幅とすることにより、第２ループＲＯＰ２のループ回数Ｎを減らす事ができ、消去動作を高速化することができる。

尚、例えば外部電源電圧ＶＤＤ＝３．３Ｖのとき、消去ベリファイレベルＶｅｖｆｙ＝２．８Ｖ、書き戻しレベルＶｗｂ＝１．８Ｖ等とされる。

図１６には図１０の消去手順に対する図１５の消去手順によるループ回数低減効果の論理的な一例が示される。図１６では、最速不揮発性メモリセルと最遅不揮発性メモリセルの閾値Ｘ電圧特性差（ばらつき）は例えば１Ｖで固定とする。初期検討の欄は図１０の消去手順による場合を示し、高速化の欄は図１５の消去手順による場合を示す。ｔＥＰαは消去最速不揮発性メモリセルを消去状態にするのに必要な消去バイアスの総印加時間、ｔＥＰβは消去最遅不揮発性メモリセルを消去状態にするのに必要な消去バイアスの総印加時間、１回の消去バイアス印加Ｓ１に要する時間ｔＥＰｉは一律１０マイクロ秒（μｓ）とする。１回の消去バイアス印加Ｓ７に要する時間ｔＥＰａは、図１０の手順の場合にはｔＥＰｉ（＝１０μｓ）に等しく短い時間である。それに対し、図１５の手順の場合には第１ループＲＯＰ１における消去バイアス印加の累計時間であるから、ｔＥＰαに等しく比較的長い時間となる。消去完了に必要な消去バイアス印加のループ回数は、大凡、最遅不揮発性メモリセルを消去状態にするために必要な消去バイアス印加のループ回数Ｎ（＝ｔＥＰβ／ｔＥＰａ）として把握すれば、図１０の消去手順では１００回（特性Ａ）、５００回（特性Ｂ）であるのに対し、図１５の消去手順では１０回（特性Ａ）、１０回（特性）Ｂ）である。消去バイアスの実際の総印加時間は図１０の場合と図１５の場合で変わりないが、後者はループの繰り返し回数が少ないから、ループ内での消去電圧等の切換えなどに費やされるオーバヘッド時間が格段に低減される。このように、図１０の消去手順では、特性Ａ，Ｂに対して消去を実施した場合、消去最遅不揮発性メモリセルを消去するのに必要な消去バイアス総印加時間が長いほどループ回数が多くなるが、図１５の消去手順では、異なる特性Ａ，Ｂにおいて、ループ回数は共通であり、図１０の手順よりも少ない回数で消去できる事がわかる。

図１７には本発明の一例に係るマイクロプロセッサが例示される。マイクロプロセッサ２０は、中央処理装置（ＣＰＵ）２１、ＣＰＵ２１のワーク領域などに利用されるランダムアクセスメモリ（ＲＡＭ）２２、バスステートコントローラ２７、ＣＰＵ２１の動作プログラム及び制御データなどが格納されるフラッシュメモリモジュール２３、フラッシュメモリモジュール２３の制御ロジックを構成するフラッシュメモリコントローラ２４、タイマやシリアルインタフェースコントローラなどのその他の周辺回路２５、及び外部バスインタフェース回路（ＥＸＩＦ）２６から成る。前記フラッシュメモリモジュール２３とフラッシュメモリコントローラ２４は前記フラッシュメモリ１を構成する。フラッシュメモリコントローラ２４はフラッシュメモリ１の制御回路１０を実現する。フラッシュメモリコントローラ２４はＣＰＵ２１からアクセスコマンドを受取ってフラッシュメモリモジュール２３の読み出し、消去，及び書き込みの各動作を制御する。図１０、図１５などで説明した前記消去シーケンスはフラッシュメモリコントローラ２４が制御する。特に図示はしないが、消去及び書き込みの各動作シーケンスは、フラッシュメモリコントローラ２４に代えてＣＰＵ２１が直接制御してもよい。この場合に、消去及び書き込み動作の制御プログラムはフラッシュメモリモジュール２３の所定のメモリアレイ２に割り当てられる保護領域に保持させればよい。マイクロプロセッサ２０が実装基板に搭載されたオンボードの状態において保護領域は消去及び書き込みが禁止される。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、図１５の消去手順では、第１ループＲＯＰ１の消去バイアス印加Ｓ１と第２ループＲＯＰ２の消去バイアス印加Ｓ７との間で消去のパルス時間を変化させることによってループ回数を減少させて消去を高速化したが、パルス時間でなく、消去電圧を段階的に大きくする事で同様の作用を実現してもよい。例えば、消去バイアス印加Ｓ１において消去電圧を徐々に大きくしていき、消去バイアス印加Ｓ７では消去バイアス印加Ｓ１でプレ書き戻しベリファイレベルを下回った時の消去電圧を用いて消去を実施すればよい。これにより、同じく、ループ回数を減少させ消去の高速化を実現できる。

また、消去動作中の書き戻し処理、又はプレ書き戻し処理の書込み方法は、ＦＮトンネル書込み、ホットエレクトロン書込みのどちらでも実行可能であり、２種類の書込み方式を並列に動作させる事も可能である。

また、プレ書き戻しベリファイレベルは、例えばデプリートレベル以上、書き戻しレベル以下の間に設定するものとしたが、書き戻しレベルと同じレベルを用いてもよい。プレ書き戻しに荒い書き込みを採用することはできないので処理時間は長くなるが、処理としては実施可能である。

上記消去状態と書き込み状態の定義は上記とは逆にしてもよい。即ち、閾値電圧の高い状態を消去状態、閾値電圧の低い状態を書き込み状態とする。

不揮発性メモリセルの構造はスタックドゲート構造に限定されない。例えば、ソースとドレインの間に選択トランジスタ部とを分離して直列的に配置したスプリットゲート構造であってよい。不揮発性メモリセルの電荷蓄積領域はポリシリコンに限定されず、シリコン窒化膜などの電荷トラップ性絶縁膜で構成してもよい。

また、消去単位はワード線単位に限定されない。ソース線を共有する単位、若しくはウェル領域を共有する単位であってもよい。不揮発性メモリセルの情報記憶単は１ビットに限定されず２ビット等の複数ビットであってもよい。

本発明の一例に係るフラッシュメモリを示すブロック図である。 メモリアレイの一例を示す回路図である。 メモリアレイの別の例を示す回路図である。 比較例に係る消去動作手順を示すフローチャートである。 消去バイアスを印加したときの閾値電圧分布説明図である。 消去ベリファイがフェイルとなるときの閾値電圧分布説明図である。 消去ベリファイがパスとなるときの閾値電圧分布説明図である。 書き戻しを行なうときの閾値電圧分布説明図である。 上裾チェックを行なうときの閾値電圧分布説明図である。 本発明に係る消去手順の一例を示すフローチャートである。 プレ書き戻しベリファイを行なうときの閾値電圧分布説明図である。 プレ書き戻しを行なうときの閾値電圧分布説明図である。 デプリートの有無による読み出し動作の相違を例示する説明図である。 図１０の消去手順による消去動作中の閾値電圧分布において消去速度が最速及び最遅の不揮発性メモリセルの閾値電圧の変化の傾向を示す説明図である。 は本発明に係る消去手順の別の例を示すフローチャートである。 図１０の消去手順に対する図１５の消去手順によるループ回数低減効果の論理的な一例を示す説明図である。 本発明の一例に係るマイクロプロセッサのブロック図である。

符号の説明

１ フラッシュメモリ
２ メモリアレイ
ＷＬ ワード線
ＢＬ ビット線
ＳＬ ソース線
ＭＣ メモリセル
１１ 制御回路
ＲＯＰ１ 第１ループ
ＲＯＰ２ 第２ループ
Ｖｅｖｆｙ 消去ベリファイレベル
Ｖｗｂ 書き戻しレベル
Ｖｐｗｂ プレ書き戻しレベル
Ｖｄｐｒｔ デプリートレベル
２０ マイクロプロセッサ
２１ ＣＰＵ
２３ フラッシュメモリモジュール
２４ フラッシュメモリコントローラ

Claims (12)

1. 電気的な消去動作と書き込み動作により閾値電圧を可逆的に変更可能にされる不揮発性メモリセルと、
   前記不揮発性メモリセルの閾値電圧の変更を制御する制御回路とを有し、
   前記制御回路は、前記消去動作において、閾値電圧分布の反消去方向限界が消去判定レベルに到達したかを判定する消去ベリファイ処理と、
   前記閾値電圧分布の反消去方向限界が前記消去判定レベルに未到達の場合に消去電圧を印加する消去電圧印加処理と、
   閾値電圧分布の消去方向限界が過消去限界の消去方向手前の第１レベルを超えるかを判定する第１の書き込みベリファイ処理と、
   前記第１の書き込みベリファイ処理による判定結果が前記第１レベルを超えている判定の場合に書き込み電圧を印加する第１の書き込み電圧印加処理と、
   前記第１書き込み電圧印加処理の後に、前記閾値電圧分布の消去方向限界が前記過消去限界の消去方向手前の第２レベルを超えているとき前記不揮発性メモリセルに書き込みを行なう第２書き込み処理と、を含み、
   さらに前記制御回路は、前記消去電圧印加処理と前記消去ベリファイ処理のループを繰り返し、前記ループの途中で、前記第１の書き込みベリファイ処理を行ない、前記閾値電圧分布の消去方向限界が前記第１レベルを超えたときは前記第１の書き込み電圧印加処理を挿入することを特徴とする半導体集積回路。
2. 電気的な消去動作と書き込み動作により閾値電圧を可逆的に変更可能にされる不揮発性メモリセルと、
   前記不揮発性メモリセルの閾値電圧の変更を制御する制御回路とを有し、
   前記制御回路は、前記消去動作において、閾値電圧分布の反消去方向限界が消去判定レベルに到達したかを判定する消去ベリファイ処理と、
   前記閾値電圧分布の反消去方向限界が前記消去判定レベルに未到達のとき消去電圧を印加する消去電圧印加処理と、
   閾値電圧分布の消去方向限界が過消去限界の消去方向手前の第１レベルを超えるかを判定する第１の書き込みベリファイ処理と、
   前記第１の書き込みベリファイ処理による判定結果が前記第１レベル超えている判定の場合に書き込み電圧を印加する第１の書き込み電圧印加処理と、
   前記第１書き込み電圧印加処理の後に、前記閾値電圧分布の消去方向限界が前記過消去限界の消去方向手前の第２レベルを超えているとき前記不揮発性メモリセルに書き込みを行なう第２書き込み処理と、を含み、
   さらに前記制御回路は、前記閾値電圧分布の消去方向限界が前記第１レベルを超えるまで、前記消去電圧印加処理及び前記第１の書き込みベリファイ処理による第１ループを繰り返し、その後、前記消去電圧印加処理及び前記消去ベリファイ処理による第２ループを繰り返し、前記第２ループの途中で、前記第１の書き込みベリファイ処理を行ない、前記閾値電圧分布の消去方向限界が前記第１レベルを超えたとき前記第１の書き込み電圧印加を挿入することを特徴とする半導体集積回路。
3. 前記消去動作は不揮発性メモリセルの閾値電圧を低くすることであり、前記書き込み動作は不揮発性メモリセルの閾値電圧を高くすることであることを特徴とする請求項１又は２記載の半導体集積回路。
4. 前記第１書き込み電圧印加処理で不揮発性メモリセルに印加する書き込み電圧は前記第２書き込み処理で不揮発性メモリセルに印加する書き込み電圧よりも高いことを特徴とする請求項１又は２記載の半導体集積回路。
5. 前記第１書き込み電圧印加処理で不揮発性メモリセルに書き込み電圧を印加する印加時間は前記第２書き込み処理で不揮発性メモリセルに前記書き込み電圧を印加する印加時間よりも長いことを特徴とする請求項１又は２記載の半導体集積回路。
6. 前記第１レベルは第２レベルよりも前記過消去限界に近いことを特徴とする請求項１又は２記載の半導体集積回路。
7. 前記第２ループにける１回の消去電圧印加の印加時間は、前記第１ループにおける１回の消去電圧印加の印加時間よりも長いことを特徴とする請求項２記載の半導体集積回路。
8. 前記第２ループにおける１回の消去電圧印加の印加時間は、前記第１ループにおける消去電圧印加の累積印加時間に相当することを特徴とする請求項７記載の半導体集積回路。
9. 複数個の前記不揮発性メモリセルがビット線とソース線に並列接続され、並列接続された前記不揮発性メモリセルの選択端子がワード線に個別接続されたメモリアレイを有し、読み出し動作において選択ワード線は選択レベルに、非選択ワード線は非選択レベルにされることを特徴とする請求項請求項１又は２記載の半導体集積回路。
10. 複数個の前記不揮発性メモリセルを備えた不揮発性メモリを有することを特徴とする請求項１又は２記載の半導体集積回路。
11. 前記不揮発性メモリをアクセス可能な中央処理装置を有し、データプロセッサとして構成されることを特徴とする請求項１０記載の半導体集積回路。
12. 前記制御回路は前記中央処理装置とその動作プログラムを保持する前記不揮発メモリを含むメモリ領域から成ることを特徴とする請求項１１記載の半導体集積回路。

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