CN118138038A - 一种双模同步预分频器和分频信号生成方法 - Google Patents

Abstract

本申请实施例提供了一种双模同步预分频器和分频信号生成方法首先通过第一信号生成电路和第二信号生成电路中的逻辑运算D1＝Q2B和D2＝Q1&(Q2&EN)！结合第一D触发器和第二D触发器，以及使能信号的高低电平控制实现对参考时钟信号的三分频和四分频，然后通过第二延迟信号生成电路中的逻辑运算Q2&EN结合第三D触发器对三分频信号进行1/2延迟，最后通过第三逻辑门电路中的逻辑运算Q2+Q2X进行分频信号组合，实现在EN为高电平时输出参考时钟信号的占空比为50％的三分频信号，在EN为低电平时输出参考时钟信号的占空比为50％的四分频信号。

Description

一种双模同步预分频器和分频信号生成方法

技术领域

本申请涉及信号分频技术领域，具体而言，本申请涉及一种双模同步预分频器和分频信号生成方法。

背景技术

在现有的通信系统中，预分频器是至关重要的模块，它主要用作将高频输入信号转换成较低频率的输出信号。分频器的输出信号多用于系统时钟和数据转换中，需要保证输出信号的占空比为50％。另一方面，随着通信速度的不断提升，同步预分频器由于其相位的同步特性，相对于异步预分频器，更具有高精度和频率稳定性，也更适用于要求高精度的应用。此外，在很多设计中，通信系统为了兼容不同的工作速率，需要将系统时钟等信号分成不同的频率比例，以满足特定的通信要求，因此需要用到双模预分频器，实现N和N+1分频，以满足频率多样性和通信要求。

目前，用于实现3分频和4分频的双模预分频器的电路结构复杂，且输出信号的占空比不为50％。

发明内容

本申请实施例的目的旨在能解决现有技术中实现3分频和4分频的双模预分频器的电路结构复杂，且输出信号占空比不为50％的问题。

一方面，本申请实施例提供了一种双模同步预分频器，包括：

基于第一D触发器构建的第一信号生成电路，用于生成第一过程信号；

基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，用于生成第二过程信号；其中，第一D触发器的信号输入端输入第二D触发器的反相输出信号，第一逻辑门电路用于执行逻辑运算Q1&(Q2&EN)！，第一D触发器和第二D触发器的时钟信号输入端分别输入参考时钟，第一D触发器和第二D触发器都为上升沿触发，Q1为第一D触发器上一时刻输出的第一过程信号，Q2为第二D触发器上一时刻输出的第二过程信号，EN为使能信号；在参考时钟的作用下，当EN为高电平时，第一过程信号和第二过程信号的第一组合状态的一个周期为3个参考时钟周期，且第一组合状态按照00，10和11的顺序循环变化，当EN为低电平时，第一过程信号和第二过程信号的第二组合状态的一个周期为4个参考时钟周期，且第二组合状态按照00，10，11，01的顺序循环变化；

基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，用于生成第二过程延迟信号；其中，第二逻辑门电路执行逻辑运算Q2&EN；

基于第三逻辑门电路构建的分频信号组合电路，用于当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号；其中，第三逻辑门电路用于执行逻辑运算Q2+Q2X，Q2X为第三D触发器上一时刻输出的第二过程延迟信号。

在本申请的一种可选实施例中，第一逻辑门电路包括与非门电路和第一与门电路；其中，与非门电路的一个输入端与第二D触发器的数据输出端连接，与非门电路的另一个输入端输入EN，与非门电路的输出端与第一与门电路的一个输入端连接，第一与门电路的另一个输入端与第一D触发器的数据输出端连接，第一与门电路的输出端与第二D触发器的数据输入端连接。

在本申请的一种可选实施例中，第二逻辑门电路包括第二与门电路，第二与门电路的一个输入端与第二D触发器的数据输出端连接，第二与门电路的另一个输入端输入EN，第二与门电路的输出端与第三D触发器的数据输入端连接。

在本申请的一种可选实施例中，第三逻辑门电路包括或门电路，或门电路的一个输入端与第二D触发器的数据输出端连接，或门电路的另一个输入端与第三D触发器的数据输出端连接，或门电路的输出端当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号。

在本申请的一种可选实施例中，第三D触发器为下降沿触发，且第三D触发器的时钟信号输入端输入参考时钟信号；

或者，第三D触发器为上升沿触发，且第三D触发器的时钟信号输入端输入参考时钟信号的反相信号。

第二方面，本申请实施例提供了一种基于第一方面实施例中任一实施例中的双模同步预分频器的分频信号生成方法，包括：

利用基于第一D触发器构建的第一信号生成电路，生成第一过程信号；

利用基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号；其中，第一D触发器的信号输入端输入第二D触发器的反相输出信号，第一逻辑门电路用于执行逻辑运算Q1&(Q2&EN)！，第一D触发器和第二D触发器的时钟信号输入端分别输入参考时钟，第一D触发器和第二D触发器都为上升沿触发，Q1为第一D触发器上一时刻输出的第一过程信号，Q2为第二D触发器上一时刻输出的第二过程信号，EN为使能信号；在参考时钟的作用下，当EN为高电平时，第一过程信号和第二过程信号的第一组合状态的一个周期为3个参考时钟周期，且第一组合状态按照00，10和11的顺序循环变化，当EN为低电平时，第一过程信号和第二过程信号的第二组合状态的一个周期为4个参考时钟周期，且第二组合状态按照00，10，11，01的顺序循环变化；

利用基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，生成第二过程延迟信号；其中，第二逻辑门电路执行逻辑运算Q2&EN；

利用基于第三逻辑门电路构建的分频信号组合电路，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号；其中，第三逻辑门电路用于执行逻辑运算Q2+Q2X，Q2X为第三D触发器上一时刻输出的第二过程延迟信号。

在本申请的一种可选实施例中，利用基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号，具体包括：

基于第一逻辑门电路中的与非门电路对第二D触发器上一时刻输出的第二过程信号以及EN进行逻辑运算，得到第一运算结果；

基于第一逻辑门电路中的第一与门电路对第一运算结果和第一D触发器上一时刻输出的第一过程信号进行逻辑运算，得到第二D触发器的输入信号；

基于第二触发器的输入信号，利用第二D触发器生成第二过程信号。

在本申请的一种可选实施例中，利用基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，生成第二过程延迟信号，包括：

基于第二逻辑门电路的第二与门电路对第二D触发器上一时刻输出的第二过程信号和EN进行逻辑运算，得到第三D触发器的输入信号；

基于第三D触发器的输入信号，利用第三D触发器生成第二过程延迟信号。

在本申请的一种可选实施例中，利用基于第三逻辑门电路构建的分频信号组合电路，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号，包括：

基于第三逻辑门电路的或门电路对第三D触发器输出的第二过程延迟信号和第二D触发器输出的第二过程信号进行逻辑运算，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号。

在本申请的一种可选实施例中，若第三D触发器为下降沿触发，则基于参考时钟信号，利用第三D触发器生成第二过程延迟信号；

若第三D触发器为上升沿触发，则基于参考时钟信号的反相信号，利用第三D触发器生成第二过程延迟信号。

本申请实施例提供的技术方案带来的有益效果是：

首先通过第一信号生成电路和第二信号生成电路中的逻辑运算D1＝Q2B和D2＝QI&(Q2&EN)！结合第一D触发器和第二D触发器，以及使能信号的高低电平控制实现对参考时钟信号的三分频和四分频，然后通过第二延迟信号生成电路中的逻辑运算Q2&EN结合第三D触发器对三分频信号进行1/2延迟，最后通过第三逻辑门电路中的逻辑运算Q2+Q2X进行分频信号组合，实现在EN为高电平时输出参考时钟信号的占空比为50％的三分频信号，在EN为低电平时输出参考时钟信号的占空比为50％的四分频信号。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对本申请实施例描述中所需要使用的附图作简单地介绍。

图1为本申请实施例提供的一种双模同步预分频器的结构示意图；

图2为本申请实施例的一个实例中各输出信号的波形示意图；

图3为本申请实施例的一个示例中第二信号生成电路的结构图；

图4为本申请实施例的一个示例中第二延迟信号生成电路和分频信号组合电路的结构图；

图5为本申请实施例提供的一种基于双模同步预分频器的分频信号生成方法的流程示意图；

附图标记：

110-第一D触发器； 120-第二信号生成电路；

130-第二延迟信号生成电路； 140-第三逻辑门电路；

121-第一逻辑门电路； 122-第二D触发器；

131-第二逻辑门电路； 132-第三D触发器；

133-反相器； 141-或门电路；

1211-与非门电路； 1212-第一与门电路；

1311-第二与门电路。

具体实施方式

下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请实施例所使用的术语“包括”以及“包含”是指相应特征可以实现为所呈现的特征、信息、数据、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指示该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。

为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。

图1为本申请实施例提供的一种双模同步预分频器的结构示意图，如图1所示，该分频器可以包括：

基于第一D触发器110构建的第一信号生成电路，用于生成第一过程信号；

基于第一逻辑门电路121和第二D触发器122构建的第二信号生成电路120，用于生成第二过程信号；

基于第二逻辑门电路131和第三D触发器132构建的第二延迟信号生成电路130，用于生成第二过程延迟信号；

基于第三逻辑门电路140构建的分频信号组合电路，用于当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号。

其中，第一D触发器111和第二D触发器122都为上升沿触发器，且两者的时钟信号输入端都输入参考时钟信号(可记为CLK)。若第三D触发器132为上升沿触发器，则其时钟信号输入端输入参考时钟信号的反相信号(可记为CLKB)，该反相信号可以将参考时钟信号输入反相器得到，若第三D触发器132为下降沿触发器，则其时钟信号输入端输入参考信号。

具体地，可以利用D触发器可以在一定的外界信号作用下，从一个稳定状态翻转到另一个稳定状态的特性，利用逻辑门电路和D触发器共同构建一个信号生成电路，以生成满足预设条件的过程信号。其中，第一D触发器111的信号输入端输入第二D触发器122的反相输出信号，第一逻辑门电路121用于执行逻辑运算Q1&(Q2&EN)！，Q1为第一D触发器11上一时刻输出的第一过程信号，Q2为第二D触发器122上一时刻输出的第二过程信号，EN为使能信号。

具体来说，当EN为高电平时，第一D触发器111的数据输入D1为Q2B(即Q2的反相信号，也可记为Q2！)，在参考时钟信号的上升沿到来时，生成与Q2B对应的第一过程信号；第二D触发器122的数据输入D2为Q1，在参考时钟信号的上升沿到来时，生成与Q1对应的第二过程信号，这样即实现了对参考时钟信号的4分频处理，得到周期为4个参考时钟信号周期的信号序列，即得到第二过程信号。

当EN为低电平时，第一D触发器111的数据输入D1为Q2B，在参考时钟信号的上升沿到来时，生成与Q2B对应的第一过程信号；第二D触发器122的数据输入D2为Q1&Q2！，在参考时钟信号的上升沿到来时，生成与Q1&Q2！对应的第二过程信号，这样即实现了对参考时钟信号的3分频处理，得到周期为3个参考时钟信号周期的信号序列，即得到第二过程信号。如图2所示，在参考时钟信号的作用下，当EN为高电平时，第一过程信号和第二过程信号的第一组合状态的一个周期为3个参考时钟周期，且第一组合状态按照00，10和11的顺序循环变化，当EN为低电平时，第一过程信号和第二过程信号的第二组合状态的一个周期为4个参考时钟周期，且第二组合状态按照00，10，11，01的顺序循环变化。举例来说，若EN＝1，Q1 Q2初始状态都为低电平，即00，在参考时钟下一个上升沿到来时，Q1Q2转变为10，在参考时钟下下一个上升沿到来时，Q1Q2转变为11，并在后续如此循环变换。

需要说明的是，第一逻辑门电路121中执行的逻辑运算也可以为(Q1&Q2！)+(Q1&EN！)或Q1&(Q2！+EN！)。

其中，第二逻辑门电路131执行逻辑运算Q2&EN。其中，第三逻辑门电路141用于执行逻辑运算Q2+Q2X，Q2X为第三D触发器132上一时刻输出的第二过程延迟信号。

具体地，在前述步骤中分别在EN为高电平时生成了3分频的第二过程信号，在EN为低电平时生成了4分频的第二过程信号，但是，其中3分频过程信号占空比不为50％，那么需要通过后续电路对3分频信号进行延迟处理，最后通过组合使其占空比为50％。

具体来说，当EN为低电平时，第三D触发器132的数据输入信号D3为0，Q2X也为零，第三逻辑门电路140的输入只有Q2，其输出Q2，即输出参考时钟信号的4分频信号。当EN为高电平时，第三D触发器132的数据输入信号D3为Q2，通过第三D触发器132对Q2进行1/2延迟得到Q2X，第三逻辑门电路140的输入为Q2和Q2X，其对Q2和Q2X进行或运算，即得到占空比为50％的三分频信号。Q2X以及最终输出信号(即分频信号)的波形参见图2。

本申请提供的方案，首先通过第一信号生成电路和第二信号生成电路中的逻辑运算D1＝Q2B和D2＝Q1&(Q2&EN)！结合第一D触发器和第二D触发器，以及使能信号的高低电平控制实现对参考时钟信号的三分频和四分频，然后通过第二延迟信号生成电路中的逻辑运算Q2&EN结合第三D触发器对三分频信号进行1/2延迟，最后通过第三逻辑门电路中的逻辑运算Q2+Q2X进行分频信号组合，实现在EN为高电平时输出参考时钟信号的占空比为50％的三分频信号，在EN为低电平时输出参考时钟信号的占空比为50％的四分频信号。

在本申请的一种可选实施例中，如图3所示，第一逻辑门电路121包括与非门电路1211和第一与门电路1212；其中，与非门电路1211的一个输入端与第二D触发器122的数据输出端连接，与非门电路1211的另一个输入端输入EN，与非门电路1211的输出端与第一与门电路1212的一个输入端连接，第一与门电路1212的另一个输入端与第一D触发器111的数据输出端连接，第一与门电路1212的输出端与第二D触发器的数据输入端连接。

在本申请的一种可选实施例中，如图4所示，第二逻辑门电路131包括第二与门电路1311，第二与门电路1311的一个输入端与第二D触发器122的数据输出端连接，第二与门电路1311的另一个输入端输入EN，第二与门电路1311的输出端与第三D触发器132的数据输入端连接。

第三逻辑门电路140包括或门电路141，或门电路141的一个输入端与第二D触发器122的数据输出端连接，或门电路141的另一个输入端与第三D触发器132的数据输出端连接，或门电路141的输出端当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号。

其中，图4中所示的第三D触发器132的时钟信号输入端输入的是参考信号的反相信号，这里是通过一个反相器133实现对参考时钟信号的反相后再输入到第三D触发器132。

图5为本申请实施例提供的一种基于双模同步预分频器的分频信号生成方法的流程示意图，如图5所示，该方法可以包括：

步骤S501，利用基于第一D触发器构建的第一信号生成电路，生成第一过程信号；

步骤S502，利用基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号；其中，第一D触发器的信号输入端输入第二D触发器的反相输出信号，第一逻辑门电路用于执行逻辑运算Q1&(Q2&EN)！，第一D触发器和第二D触发器的时钟信号输入端分别输入参考时钟，第一D触发器和第二D触发器都为上升沿触发，Q1为第一D触发器上一时刻输出的第一过程信号，Q2为第二D触发器上一时刻输出的第二过程信号，EN为使能信号；在参考时钟信号的作用下，当EN为高电平时，第一过程信号和第二过程信号的第一组合状态的一个周期为3个参考时钟周期，且第一组合状态按照00，10和11的顺序循环变化，当EN为低电平时，第一过程信号和第二过程信号的第二组合状态的一个周期为4个参考时钟周期，且第二组合状态按照00，10，11，01的顺序循环变化；

步骤S503，利用基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，生成第二过程延迟信号；其中，第二逻辑门电路执行逻辑运算Q2&EN；

步骤S504，利用基于第三逻辑门电路构建的分频信号组合电路，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号；其中，第三逻辑门电路用于执行逻辑运算Q2+Q2X，Q2X为第三D触发器上一时刻输出的第二过程延迟信号。

其中，步骤S501和步骤S502的执行顺序本申请不做限定。

本申请提供的方案，首先通过第一信号生成电路和第二信号生成电路中的逻辑运算D1＝Q2B和D2＝Q1&(Q2&EN)！结合第一D触发器和第二D触发器，以及使能信号的高低电平控制实现对参考时钟信号的三分频和四分频，然后通过第二延迟信号生成电路中的逻辑运算Q2&EN结合第三D触发器对三分频信号进行1/2延迟，最后通过第三逻辑门电路中的逻辑运算Q2+Q2X进行分频信号组合，实现在EN为高电平时输出参考时钟信号的占空比为50％的三分频信号，在EN为低电平时输出参考时钟信号的占空比为50％的四分频信号。

在本申请的一种可选实施例中，利用基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号，具体包括：

基于第一逻辑门电路中的与非门电路对第二D触发器上一时刻输出的第二过程信号以及EN进行逻辑运算，得到第一运算结果；

基于第一逻辑门电路中的第一与门电路对第一运算结果和第一D触发器上一时刻输出的第一过程信号进行逻辑运算，得到第二D触发器的输入信号；

基于第二触发器的输入信号，利用第二D触发器生成第二过程信号。

在本申请的一种可选实施例中，利用基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，生成第二过程延迟信号，包括：

基于第二逻辑门电路的第二与门电路对第二D触发器上一时刻输出的第二过程信号和EN进行逻辑运算，得到第三D触发器的输入信号；

基于第三D触发器的输入信号，利用第三D触发器生成第二过程延迟信号。

在本申请的一种可选实施例中，利用基于第三逻辑门电路构建的分频信号组合电路，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号，包括：

基于第三逻辑门电路的或门电路对第三D触发器输出的第二过程延迟信号和第二D触发器输出的第二过程信号进行逻辑运算，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号。

在本申请的一种可选实施例中，若第三D触发器为下降沿触发，则基于参考时钟信号，利用第三D触发器生成第二过程延迟信号；

若第三D触发器为上升沿触发，则基于参考时钟信号的反相信号，利用第三D触发器生成第二过程延迟信号。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”、“1”、“2”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例能够以除图示或文字描述以外的顺序实施。

应该理解的是，虽然本申请实施例的流程图中通过箭头指示各个操作步骤，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本申请实施例的一些实施场景中，各流程图中的实施步骤可以按照需求以其他的顺序执行。此外，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，这些子步骤或者阶段中的每个子步骤或者阶段也可以分别在不同的时刻被执行。在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本申请实施例对此不限制。

以上所述仅是本申请部分实施场景的可选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。

Claims (10)

1.一种双模同步预分频器，其特征在于，包括：

基于第一D触发器构建的第一信号生成电路，用于生成第一过程信号；

基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，用于生成第二过程信号；其中，所述第一D触发器的信号输入端输入第二D触发器的反相输出信号，所述第一逻辑门电路用于执行逻辑运算Q1&(Q2&EN)！，所述第一D触发器和所述第二D触发器的时钟信号输入端分别输入参考时钟，所述第一D触发器和所述第二D触发器都为上升沿触发，Q1为所述第一D触发器上一时刻输出的第一过程信号，Q2为所述第二D触发器上一时刻输出的第二过程信号，EN为使能信号；在所述参考时钟信号的作用下，当EN为高电平时，所述第一过程信号和所述第二过程信号的第一组合状态的一个周期为3个参考时钟周期，且所述第一组合状态按照00，10和11的顺序循环变化，当EN为低电平时，所述第一过程信号和所述第二过程信号的第二组合状态的一个周期为4个参考时钟周期，且所述第二组合状态按照00，10，11，01的顺序循环变化；

基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，用于生成第二过程延迟信号；其中，所述第二逻辑门电路执行逻辑运算Q2&EN；

基于第三逻辑门电路构建的分频信号组合电路，用于当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号；其中，所述第三逻辑门电路用于执行逻辑运算Q2+Q2X，Q2X为所述第三D触发器上一时刻输出的第二过程延迟信号。

2.根据权利要求1所述的双模同步预分频器，其特征在于，所述第一逻辑门电路包括与非门电路和第一与门电路；其中，所述与非门电路的一个输入端与所述第二D触发器的数据输出端连接，所述与非门电路的另一个输入端输入EN，所述与非门电路的输出端与所述第一与门电路的一个输入端连接，所述第一与门电路的另一个输入端与所述第一D触发器的数据输出端连接，所述第一与门电路的输出端与所述第二D触发器的数据输入端连接。

3.根据权利要求1所述的双模同步预分频器，其特征在于，所述第二逻辑门电路包括第二与门电路，所述第二与门电路的一个输入端与所述第二D触发器的数据输出端连接，所述第二与门电路的另一个输入端输入EN，所述第二与门电路的输出端与所述第三D触发器的数据输入端连接。

4.根据权利要求1所述的双模同步预分频器，其特征在于，所述第三逻辑门电路包括或门电路，所述或门电路的一个输入端与所述第二D触发器的数据输出端连接，所述或门电路的另一个输入端与所述第三D触发器的数据输出端连接，所述或门电路的输出端当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号。

5.根据权利要求1所述的双模同步预分频器，其特征在于，所述第三D触发器为下降沿触发，且所述第三D触发器的时钟信号输入端输入所述参考时钟信号；

或者，所述第三D触发器为上升沿触发，且所述第三D触发器的时钟信号输入端输入所述参考时钟信号的反相信号。

6.一种基于如权利要求1至5任一项所述双模同步预分频器的分频信号生成方法，其特征在于，包括：

利用基于第一D触发器构建的第一信号生成电路，生成第一过程信号；

利用基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号；其中，所述第一D触发器的信号输入端输入第二D触发器的反相输出信号，所述第一逻辑门电路用于执行逻辑运算Q1&(Q2&EN)！，所述第一D触发器和所述第二D触发器的时钟信号输入端分别输入参考时钟，所述第一D触发器和所述第二D触发器都为上升沿触发，Q1为所述第一D触发器上一时刻输出的第一过程信号，Q2为所述第二D触发器上一时刻输出的第二过程信号，EN为使能信号；在所述参考时钟信号的作用下，当EN为高电平时，所述第一过程信号和所述第二过程信号的第一组合状态的一个周期为3个参考时钟周期，且所述第一组合状态按照00，10和11的顺序循环变化，当EN为低电平时，所述第一过程信号和所述第二过程信号的第二组合状态的一个周期为4个参考时钟周期，且所述第二组合状态按照00，10，11，01的顺序循环变化；

利用基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，生成第二过程延迟信号；其中，所述第二逻辑门电路执行逻辑运算Q2&EN；

利用基于第三逻辑门电路构建的分频信号组合电路，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号；其中，所述第三逻辑门电路用于执行逻辑运算Q2+Q2X，Q2X为所述第三D触发器上一时刻输出的第二过程延迟信号。

7.根据权利要求6所述的分频信号生成方法，其特征在于，所述利用基于第一逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号，具体包括：

基于所述第一逻辑门电路中的与非门电路对所述第二D触发器上一时刻输出的第二过程信号以及EN进行逻辑运算，得到第一运算结果；

基于所述第一逻辑门电路中的第一与门电路对所述第一运算结果和所述第一D触发器上一时刻输出的第一过程信号进行逻辑运算，得到所述第二D触发器的输入信号；

基于所述第二D触发器的输入信号，利用所述第二D触发器生成所述第二过程信号。

8.根据权利要求6所述的分频信号生成方法，其特征在于，所述利用基于第二逻辑门电路和第三D触发器构建的第二延迟信号生成电路，生成第二过程延迟信号，包括：

基于所述第二逻辑门电路的第二与门电路对第二D触发器上一时刻输出的第二过程信号和EN进行逻辑运算，得到所述第三D触发器的输入信号；

基于所述第三D触发器的输入信号，利用所述第三D触发器生成所述第二过程延迟信号。

9.根据权利要求6所述的分频信号生成方法，其特征在于，所述利用基于第三逻辑门电路构建的分频信号组合电路，当EN为高电平时输出三分频信号，当EN为低电平时输出四分频信号，包括：

基于所述第三逻辑门电路的或门电路对所述第三D触发器输出的第二过程延迟信号和第二D触发器输出的第二过程信号进行逻辑运算，当EN为高电平时输出所述三分频信号，当EN为低电平时输出所述四分频信号。

10.根据权利要求6所述的分频信号生成方法，其特征在于，若所述第三D触发器为下降沿触发，则基于所述参考时钟信号，利用所述第三D触发器生成所述第二过程延迟信号；

若所述第三D触发器为上升沿触发，则基于所述参考时钟信号的反相信号，利用所述第三D触发器生成所述第二过程延迟信号。