CN117081581B - 一种同步九分频电路和九分频信号生成方法 - Google Patents
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Abstract
本发明提供一种同步九分频电路和九分频信号生成方法，首先通过F1＝(P1！)&(P4！)，F2＝(P1&(P2！))+((P1！)&P2)，F3＝((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))和F4＝P1&P2&P3四个表达式的运算，再结合四个触发器，实现了P4P3P2P1的九位循环状态转换，然后利用1个触发器对P3信号进行位移和简单的逻辑运算实现50％占空比的九分频器，能在仅使用五个触发器的情况下实现占空比为50％的同步九分频电路，相比其他相同分频比的电路能节约4‑5个触发器，且触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。
Description
技术领域
本发明涉及信号处理技术领域，尤其涉及一种同步九分频电路和九分频信号生成方法。
背景技术
在高速电路中，对时钟的信号质量有很严格的指标要求，非50％占空比的时钟会影响模块的工作状态。因此，无论是奇数分频器还是偶数分频器，需要保证输出信号的占空比为50％。其中，现有的分频器基本都采用N或大于N个带有置位或复位的D触发器级联来实现N分频，或者需要设计专用的触发器来实现。例如，专利US5438600A公开了一种任意整数分频器，但是电路规模大，成本高，需要的触发器个数大于分频比；专利CN201210305614.1也公开了一种任意整数分频器电路，但是却增加了多个开关，且需单片机进行控制，实现较为复杂。可见，此种分频器的电路规模大、成本高，需要的触发器个数通常大于等于分频比，不利于节约芯片面积。
发明内容
本发明提供一种同步九分频电路和九分频信号生成方法，用以解决现有技术中电路规模大、成本高，需要的触发器个数通常大于等于分频比，不利于节约芯片面积的缺陷。
本发明提供一种同步九分频电路，包括：
用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路，用于生成第一输出信号；
用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路，用于生成第二输出信号；
用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，用于生成第三输出信号；
用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，用于生成第四输出信号；
包含一个D触发器的九分频信号输出电路，用于基于反向的参考时钟将所述第三输出信号延迟1/2个时钟周期，生成第三延迟信号，并对第三输出信号和第三延迟信号进行逻辑运算，得到九分频信号；
其中，P1为所述第一输出信号转换电路上一时刻输出的第一输出信号，P2为所述第二输出信号转换电路上一时刻输出的第二输出信号，P3为所述第三输出信号转换电路上一时刻输出的第三输出信号，P4为所述第四输出信号转换电路上一时刻输出的第四输出信号；在参考时钟作用下，所述第四输出信号、第三输出信号、所述第二输出信号和所述第一输出信号的组合状态按照0000、0001、0010、0011、0100、0101、0110、0111和1000的顺序周期变换。
根据本发明提供的一种同步九分频电路，所述用于执行运算(P1！)&(P4！)的信号运算电路包括第一或非门；其中，所述第一或非门的输入端分别与所述第一输出信号转换电路中D触发器和所述第四输出信号转换电路中D触发器的同相输出端相连；所述第一或非门的输出端与所述第一输出信号转换电路中D触发器的D端相连，所述第一输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
根据本发明提供的一种同步九分频电路，用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路包括第一与非门、第二与非门和第三与非门；其中，所述第一与非门的输入端分别与所述第一输出信号转换电路中D触发器的反相输出端和所述第二输出信号转换电路中D触发器的同相输出端相连；所述第二与非门的输入端分别与所述第一输出信号转换电路中D触发器的同相输出端和所述第二输出信号转换电路中D触发器的反相输出端相连；所述第三与非门的输入端分别与所述第一与非门和所述第二与非门的输出端相连；所述第三与非门的输出端与所述第二输出信号转换电路中D触发器的D端相连，所述第二输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
根据本发明提供的一种同步九分频电路，用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路包括第二或非门、第四与非门、第五与非门、第六与非门和第七与非门；其中，所述第二或非门的输入端分别与所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的反相输出端相连；所述第四与非门的输入端分别与所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的同相输出端相连；所述第五与非门的输入端分别与所述第三输出信号转换电路中D触发器的反相输出端和所述第二或非门的输出端相连；所述第六与非门的输入端分别与所述第三输出信号转换电路中D触发器的同相输出端和所述第四与非门的输出端相连；所述第七与非门的输入端分别与所述第五与非门和所述第六与非门的输出端相连；所述第七与非门的输出端与所述第三输出信号转换电路中D触发器的D端相连，所述第三输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
根据本发明提供的一种同步九分频电路，用于执行运算P1&P2&P3的信号运算电路包括第三或非门；所述第三或非门的输入端分别与所述第三输出信号转换电路中的D触发器的反相输出端和所述第四与非门的输出端相连；所述第三或非门的输出端与所述第四输出信号转换电路中D触发器的D端相连，所述第四输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
本发明还提供一种基于如上述任一种同步九分频电路的九分频信号生成方法，包括：
分别基于用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路、用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路、用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，以及用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，生成第一输出信号、第二输出信号、第三输出信号和第四输出信号；
基于包含一个D触发器的九分频信号输出电路，利用反向的参考时钟将所述第三输出信号延迟1/2个时钟周期，生成第三延迟信号，并对第三输出信号和第三延迟信号进行逻辑运算，得到九分频信号；
其中，P1为所述第一输出信号转换电路上一时刻输出的第一输出信号，P2为所述第二输出信号转换电路上一时刻输出的第二输出信号，P3为所述第三输出信号转换电路上一时刻输出的第三输出信号，P4为所述第四输出信号转换电路上一时刻输出的第四输出信号；在参考时钟作用下，所述第四输出信号、第三输出信号、所述第二输出信号和所述第一输出信号的组合状态按照0000、0001、0010、0011、0100、0101、0110、0111和1000的顺序周期变换。
根据本发明提供的一种九分频信号生成方法，基于用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路，生成第一输出信号，具体包括：
基于第一或非门，对所述第一输出信号转换电路中D触发器和所述第四输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和第四输出信号进行或非运算，得到当前时刻的第一触发信号；
基于当前时刻的第一触发信号，利用所述第一输出信号转换电路中的D触发器生成当前时刻的第一输出信号。
根据本发明提供的一种九分频信号生成方法，基于用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路，生成第二输出信号，具体包括：
基于第一与非门，对所述第一输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第一输出信号和所述第二输出信号转换电路中D触发器的同相输出端在上一时刻输出的第二输出信号进行与非运算，得到第一与非门输出信号；
基于第二与非门，对所述第一输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和所述第二输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第二输出信号进行与非运算，得到第二与非门输出信号；
基于第三与非门，对所述第一与非门输出信号和所述第二与非门输出信号进行与非运算，得到当前时刻的第二触发信号；
基于当前时刻的第二触发信号，利用所述第二输出信号转换电路中的D触发器生成当前时刻的第二输出信号。
根据本发明提供的一种九分频信号生成方法，基于用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，生成第三输出信号，具体包括：
基于第二或非门，对所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第一输出信号和反向的第二输出信号进行或非运算，得到第二或非门输出信号；
基于第四与非门，对所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和第二输出信号进行与非运算，得到第四与非门输出信号；
基于第五与非门，对所述第三输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第三输出信号和所述第二或非门输出信号进行与非运算，得到第五与非门输出信号；
基于第六与非门，对所述第三输出信号转换电路中D触发器的同相输出端在上一时刻输出的第三输出信号和所述第四与非门输出信号进行与非运算，得到第六与非门输出信号；
基于第七与非门，对所述第五与非门输出信号和所述第六与非门输出信号进行与非运算，得到当前时刻的第三触发信号；
基于当前时刻的第三触发信号，利用所述第三输出信号转换电路中的D触发器生成当前时刻的第三输出信号。
根据本发明提供的一种九分频信号生成方法，基于用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，生成第四输出信号，具体包括：
基于第三或非门，对所述第三输出信号转换电路中的D触发器的反相输出端在上一时刻输出的反向的第三输出信号和所述第四与非门输出信号进行或非运算，得到当前时刻的第四触发信号；
基于当前时刻的第四触发信号，利用所述第四输出信号转换电路中的D触发器生成当前时刻的第四输出信号。
本发明提供的一种同步九分频电路和九分频信号生成方法，首先通过F1＝(P1！)&(P4！)，F2＝(P1&(P2！))+((P1！)&P2)，F3＝((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))和F4＝P1&P2&P3四个表达式的运算，再结合四个触发器，实现了P4、P3、P2、P1的组合状态的九位循环状态转换，然后利用1个触发器对P3信号进行位移，并结合P3进行简单的逻辑运算实现了50％占空比输出的九分频器，能在仅使用五个上升沿触发的D触发器的情况下实现占空比为50％的同步九分频电路，相比其他相同分频比的电路能节约4-5个触发器，且所需的触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。
附图说明
为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明提供的同步九分频电路的流程示意图；
图2是本发明提供的各信号的波形示意图；
图3是本发明提供的各输出信号组合状态的状态机示意图；
图4是本发明提供的九分频信号生成方法的流程示意图；
附图标记：
111：用于执行运算(P1！)&(P4！)的信号运算电路；110：第一输出信号转换电路；121：用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路；120：第二输出信号转换电路；131：用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路；130：第三输出信号转换电路；141：用于执行运算P1&P2&P3的信号运算电路；140：第四输出信号转换电路；112、122、132、142、151：D触发器；150：九分频信号输出电路。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
图1是本发明提供的同步九分频电路的流程示意图，如图1所示，该电路包括：
用于执行运算(P1！)&(P4！)的信号运算电路111和一个D触发器112串联而成的第一输出信号转换电路110，用于生成第一输出信号P1；
用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路121和一个D触发器122串联而成的第二输出信号转换电路120，用于生成第二输出信号P2；
用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路131和一个D触发器132串联而成的第三输出信号转换电路130，用于生成第三输出信号P3；
用于执行运算P1&P2&P3的信号运算电路141和一个D触发器142串联而成的第四输出信号转换电路140，用于生成第四输出信号P4；
包含一个D触发器151的九分频信号输出电路150，用于基于反向的参考时钟将所述第三输出信号P3延迟1/2个时钟周期，生成第三延迟信号P3X，并对第三输出信号P3和第三延迟信号P3X进行逻辑运算，得到九分频信号。
具体而言，信号运算电路111用于执行运算F1＝(P1！)&(P4！)，其中P1！为第一输出信号转换电路110中D触发器112上一时刻输出的反向的第一输出信号，P4！为第四输出信号转换电路140中D触发器142上一时刻输出的反向的第四输出信号。信号运算电路111执行上述运算并输出第一触发信号F1后，该第一触发信号F1会进入第一输出信号转换电路110中的D触发器112中，从而得到D触发器112当前时刻输出的第一输出信号。图1中D触发器112的Q端为同相输出端，用于输出第一输出信号P1，而QB端为反相输出端，用于输出反向的第一输出信号P1！。D触发器122、D触发器132和D触发器142与此类似，后续不再赘述。
信号运算电路121用于执行运算F2＝(P1&(P2！))+((P1！)&P2)，其中P1为第一输出信号转换电路110中D触发器112上一时刻输出的第一输出信号，P2为第二输出信号转换电路120中D触发器122上一时刻输出的第二输出信号，P2！为第二输出信号转换电路120中D触发器122上一时刻输出的反向的第二输出信号。信号运算电路121执行上述运算并输出第二触发信号F2后，该第二触发信号F2会进入第二输出信号转换电路120中的D触发器122中，从而得到D触发器122当前时刻输出的第二输出信号。
信号运算电路131用于执行运算F3＝((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))，其中P3为第三输出信号转换电路130中D触发器132上一时刻输出的第三输出信号，P3！为第三输出信号转换电路130中D触发器132上一时刻输出的反向的第三输出信号。信号运算电路131执行上述运算并输出第三触发信号F3后，该第三触发信号F3会进入第三输出信号转换电路130中的D触发器132中，从而得到D触发器132当前时刻输出的第三输出信号。
信号运算电路141用于执行运算F4＝P1&P2&P3。信号运算电路141执行上述运算并输出第四触发信号F4后，该第四触发信号F4会进入第四输出信号转换电路140中的D触发器142中，从而得到D触发器142当前时刻输出的第四输出信号。
需要说明的是，由于上述逻辑运算的可变换形式有多种，因此图1中的连线方式仅为示例，可以根据信号运算电路111、信号运算电路121、信号运算电路131和信号运算电路141具体执行的逻辑运算式确定连线方式。
在参考时钟的作用下，D触发器142输出的第四输出信号P4、D触发器132输出的第三输出信号P3、D触发器122输出的第二输出信号P2以及D触发器112输出的第一输出信号P1的波形如图2所示，可以看到，四个输出信号的组合状态P4P3P2P1的一个信号周期为九个参考时钟的时钟周期，且P4P3P2P1按照0000、0001、0010、0011、0100、0101、0110、0111和1000的顺序循环周期变化，但需要说明的是，P4P3P2P1进入上述循环后的首个状态可以是上述9种状态的任一种。其中，P4P3P2P1的状态机如图3所示，P4、P3、P2和P1可以以任意的初始状态进入到信号运算电路111、信号运算电路121、信号运算电路131和信号运算电路141后，第四输出信号转换电路140中D触发器142、第三输出信号转换电路130中D触发器132、第二输出信号转换电路120中D触发器122和第一输出信号转换电路110中D触发器112后续输出的P4、P3、P2和P1的组合状态都会在下一个时钟周期计入0000、0001、0010、0011、0100、0101、0110、0111和1000的时序中，并在后续的时钟周期中在该时序中周期变换。以图2中示出的波形图为例，当P4、P3、P2和P1以1010的初始状态输入至相应的信号运算电路中之后，在下一个时钟周期，P4、P3、P2和P1和组合状态转换为了0010，计入到了上述时序中。
随后，九分频信号生成电路150会对第三输出信号转换电路130中D触发器132输出的第三输出信号P3进行处理，具体可以基于反相器对参考时钟进行反向，得到反向的参考时钟后，基于该反向的参考时钟，利用D触发器151(该反向的参考时钟与该D触发器151的时钟沿相连，第三输出信号P3与该D触发器151的D端相连)将该第三输出信号P3延迟1/2个时钟周期，生成第三延迟信号P3X，并对第三输出信号P3和第三延迟信号P3X进行或运算，得到九分频信号。其中，第三延迟信号P3X和九分频信号的波形如图2所示。此处，可以基于反相器对第三延迟信号P3X进行反向，然后将反向的第三延迟信号和反向的第三输出信号输入至一个与非门中，实现第三输出信号P3和第三延迟信号P3X的或运算。
在一些实施例中，考虑到逻辑运算电路中通常采用与非门、或非门等基础逻辑门电路，因此，针对信号运算电路111，可以将其执行的逻辑运算转换为F1＝(P1+P4)！；针对信号运算电路121，可以将其执行的逻辑运算转换为F2＝((P1&(P2！))！&((P1！)&P2)！)！；针对信号运算电路131，可以将其执行的逻辑运算转换为F3＝((((P1&P2)！&P3)！)&(((P1！+P2！)！&P3！)！))！；针对信号运算电路141，可以将其执行的逻辑运算转换为F4＝((P1&P2)！+(P3！))！。随后，在此基础上构建信号运算电路111、信号运算电路121、信号运算电路131和信号运算电路141。
具体而言，在一些实施例中，信号运算电路111包括第一或非门。其中，第一或非门的输入端分别与第一输出信号转换电路110中D触发器112和第四输出信号转换电路140中D触发器142的同相输出端相连，以执行(P1+P4)！。第一或非门的输出端与第一输出信号转换电路110中D触发器112的D端相连，第一输出信号转换电路110中的D触发器112的时钟沿与参考时钟相连，且第一输出信号转换电路110中的D触发器112为上升沿触发。
在一些实施例中，信号运算电路121包括第一与非门、第二与非门和第三与非门；其中，第一与非门的输入端分别与第一输出信号转换电路110中D触发器112的反相输出端和第二输出信号转换电路120中D触发器122的同相输出端相连，以执行((P1！)&P2)！；第二与非门的输入端分别与第一输出信号转换电路110中D触发器112的同相输出端和第二输出信号转换电路120中D触发器122的反相输出端相连，以执行(P1&(P2！))！；第三与非门的输入端分别与第一与非门和第二与非门的输出端相连，以执行((P1&(P2！))！&((P1！)&P2)！)！。第三与非门的输出端与第二输出信号转换电路120中D触发器122的D端相连，第二输出信号转换电路120中的D触发器122的时钟沿与参考时钟相连，且第二输出信号转换电路120中的D触发器122为上升沿触发。
在一些实施例中，信号运算电路131包括第二或非门、第四与非门、第五与非门、第六与非门和第七与非门；其中，第二或非门的输入端分别与第一输出信号转换电路110中D触发器112和第二输出信号转换电路120中D触发器122的反相输出端相连，以执行(P1！+P2！)！；第四与非门的输入端分别与第一输出信号转换电路110中D触发器112和第二输出信号转换电路120中D触发器122的同相输出端相连，以执行(P1&P2)！；第五与非门的输入端分别与第三输出信号转换电路130中D触发器132的反相输出端和第二或非门的输出端相连，以执行((P1！+P2！)！&P3！)！；第六与非门的输入端分别与第三输出信号转换电路130中D触发器132的同相输出端和第四与非门的输出端相连，以执行((P1&P2)！&P3)！；第七与非门的输入端分别与第五与非门和第六与非门的输出端相连，以执行((((P1&P2)！&P3)！)&(((P1！+P2！)！&P3！)！))！。第七与非门的输出端与第三输出信号转换电路130中D触发器132的D端相连，第三输出信号转换电路130中的D触发器132的时钟沿与参考时钟相连，且第三输出信号转换电路130中的D触发器132为上升沿触发。
在一些实施例中，信号运算电路141包括第三或非门；其中，第三或非门的输入端分别与第三输出信号转换电路130中的D触发器132的反相输出端和第四与非门的输出端相连，以执行((P1&P2)！+(P3！))！。可见，信号运算电路141和信号运算电路131可以共享第四与非门。第三或非门的输出端与第四输出信号转换电路140中D触发器142的D端相连，第四输出信号转换电路140中的D触发器142的时钟沿与参考时钟相连，且第四输出信号转换电路140中的D触发器142为上升沿触发。
综上所述，本发明实施例提供的同步九分频电路，首先通过F1＝(P1！)&(P4！)，F2＝(P1&(P2！))+((P1！)&P2)，F3＝((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))和F4＝P1&P2&P3四个表达式的运算，再结合四个触发器，实现了P4P3P2P1组合状态的九位循环状态转换，然后利用1个触发器对P3信号进行位移，并结合P3进行简单的逻辑运算实现了50％占空比输出的九分频器，能在仅使用五个上升沿触发的D触发器的情况下实现占空比为50％的同步九分频电路，相比其他相同分频比的电路能节约4-5个触发器，且所需的触发器结构相对较简单，在集成电路中能够有效的节约芯片面积和成本。
下面对本发明提供的九分频信号生成方法进行描述，下文描述的九分频信号生成方法与上文描述的同步九分频电路可相互对应参照。
基于上述任一实施例，图4是本发明提供的九分频信号生成方法的流程示意图，如图4所示，该方法建立在上述实施例提供的同步七分频电路基础上，该方法包括：
步骤410，分别基于用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路、用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路、用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，以及用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，生成第一输出信号、第二输出信号、第三输出信号和第四输出信号；
步骤420，基于包含一个D触发器的九分频信号输出电路，利用反向的参考时钟将所述第三输出信号延迟1/2个时钟周期，生成第三延迟信号，并对第三输出信号和第三延迟信号进行逻辑运算，得到九分频信号；
其中，P1为所述第一输出信号转换电路上一时刻输出的第一输出信号，P2为所述第二输出信号转换电路上一时刻输出的第二输出信号，P3为所述第三输出信号转换电路上一时刻输出的第三输出信号，P4为所述第四输出信号转换电路上一时刻输出的第四输出信号；在参考时钟作用下，所述第四输出信号、第三输出信号、所述第二输出信号和所述第一输出信号的组合状态按照0000、0001、0010、0011、0100、0101、0110、0111和1000的顺序周期变换。
基于上述任一实施例，基于用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路，生成第一输出信号，具体包括：
基于第一或非门，对所述第一输出信号转换电路中D触发器和所述第四输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和第四输出信号进行或非运算，得到当前时刻的第一触发信号；
基于当前时刻的第一触发信号，利用所述第一输出信号转换电路中的D触发器生成当前时刻的第一输出信号。
基于上述任一实施例，基于用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路，生成第二输出信号，具体包括：
基于第一与非门，对所述第一输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第一输出信号和所述第二输出信号转换电路中D触发器的同相输出端在上一时刻输出的第二输出信号进行与非运算，得到第一与非门输出信号；
基于第二与非门，对所述第一输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和所述第二输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第二输出信号进行与非运算，得到第二与非门输出信号；
基于第三与非门，对所述第一与非门输出信号和所述第二与非门输出信号进行与非运算，得到当前时刻的第二触发信号；
基于当前时刻的第二触发信号，利用所述第二输出信号转换电路中的D触发器生成当前时刻的第二输出信号。
基于上述任一实施例，基于用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，生成第三输出信号，具体包括：
基于第二或非门，对所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第一输出信号和反向的第二输出信号进行或非运算，得到第二或非门输出信号；
基于第四与非门，对所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和第二输出信号进行与非运算，得到第四与非门输出信号；
基于第五与非门，对所述第三输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第三输出信号和所述第二或非门输出信号进行与非运算，得到第五与非门输出信号；
基于第六与非门，对所述第三输出信号转换电路中D触发器的同相输出端在上一时刻输出的第三输出信号和所述第四与非门输出信号进行与非运算，得到第六与非门输出信号；
基于第七与非门，对所述第五与非门输出信号和所述第六与非门输出信号进行与非运算，得到当前时刻的第三触发信号；
基于当前时刻的第三触发信号，利用所述第三输出信号转换电路中的D触发器生成当前时刻的第三输出信号。
基于上述任一实施例，基于用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，生成第四输出信号，具体包括：
基于第三或非门，对所述第三输出信号转换电路中的D触发器的反相输出端在上一时刻输出的反向的第三输出信号和所述第四与非门输出信号进行或非运算，得到当前时刻的第四触发信号；
基于当前时刻的第四触发信号，利用所述第四输出信号转换电路中的D触发器生成当前时刻的第四输出信号。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (10)
1.一种同步九分频电路，其特征在于，包括：
用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路，用于生成第一输出信号；
用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路，用于生成第二输出信号；
用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，用于生成第三输出信号；
用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，用于生成第四输出信号；
包含一个D触发器的九分频信号输出电路，用于基于反向的参考时钟将所述第三输出信号延迟1/2个时钟周期，生成第三延迟信号，并对第三输出信号和第三延迟信号进行逻辑运算，得到九分频信号；
其中，P1为所述第一输出信号转换电路上一时刻输出的第一输出信号，P2为所述第二输出信号转换电路上一时刻输出的第二输出信号，P3为所述第三输出信号转换电路上一时刻输出的第三输出信号，P4为所述第四输出信号转换电路上一时刻输出的第四输出信号；在参考时钟作用下，所述第四输出信号、第三输出信号、所述第二输出信号和所述第一输出信号的组合状态按照0000、0001、0010、0011、0100、0101、0110、0111和1000的顺序周期变换。
2.根据权利要求1所述的同步九分频电路，其特征在于，所述用于执行运算(P1！)&(P4！)的信号运算电路包括第一或非门；其中，所述第一或非门的输入端分别与所述第一输出信号转换电路中D触发器和所述第四输出信号转换电路中D触发器的同相输出端相连；所述第一或非门的输出端与所述第一输出信号转换电路中D触发器的D端相连，所述第一输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
3.根据权利要求1所述的同步九分频电路，其特征在于，用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路包括第一与非门、第二与非门和第三与非门；其中，所述第一与非门的输入端分别与所述第一输出信号转换电路中D触发器的反相输出端和所述第二输出信号转换电路中D触发器的同相输出端相连；所述第二与非门的输入端分别与所述第一输出信号转换电路中D触发器的同相输出端和所述第二输出信号转换电路中D触发器的反相输出端相连；所述第三与非门的输入端分别与所述第一与非门和所述第二与非门的输出端相连；所述第三与非门的输出端与所述第二输出信号转换电路中D触发器的D端相连，所述第二输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
4.根据权利要求1所述的同步九分频电路，其特征在于，用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路包括第二或非门、第四与非门、第五与非门、第六与非门和第七与非门；其中，所述第二或非门的输入端分别与所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的反相输出端相连；所述第四与非门的输入端分别与所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的同相输出端相连；所述第五与非门的输入端分别与所述第三输出信号转换电路中D触发器的反相输出端和所述第二或非门的输出端相连；所述第六与非门的输入端分别与所述第三输出信号转换电路中D触发器的同相输出端和所述第四与非门的输出端相连；所述第七与非门的输入端分别与所述第五与非门和所述第六与非门的输出端相连；所述第七与非门的输出端与所述第三输出信号转换电路中D触发器的D端相连，所述第三输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
5.根据权利要求4所述的同步九分频电路，其特征在于，用于执行运算P1&P2&P3的信号运算电路包括第三或非门；所述第三或非门的输入端分别与所述第三输出信号转换电路中的D触发器的反相输出端和所述第四与非门的输出端相连；所述第三或非门的输出端与所述第四输出信号转换电路中D触发器的D端相连，所述第四输出信号转换电路中的D触发器的时钟沿与所述参考时钟相连。
6.一种基于如权利要求1至5任一项所述同步九分频电路的九分频信号生成方法，其特征在于，包括：
分别基于用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路、用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路、用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，以及用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，生成第一输出信号、第二输出信号、第三输出信号和第四输出信号；
基于包含一个D触发器的九分频信号输出电路，利用反向的参考时钟将所述第三输出信号延迟1/2个时钟周期，生成第三延迟信号，并对第三输出信号和第三延迟信号进行逻辑运算，得到九分频信号；
其中，P1为所述第一输出信号转换电路上一时刻输出的第一输出信号，P2为所述第二输出信号转换电路上一时刻输出的第二输出信号，P3为所述第三输出信号转换电路上一时刻输出的第三输出信号，P4为所述第四输出信号转换电路上一时刻输出的第四输出信号；在参考时钟作用下，所述第四输出信号、第三输出信号、所述第二输出信号和所述第一输出信号的组合状态按照0000、0001、0010、0011、0100、0101、0110、0111和1000的顺序周期变换。
7.根据权利要求6所述的九分频信号生成方法，其特征在于，基于用于执行运算(P1！)&(P4！)的信号运算电路和一个D触发器串联而成的第一输出信号转换电路，生成第一输出信号，具体包括：
基于第一或非门，对所述第一输出信号转换电路中D触发器和所述第四输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和第四输出信号进行或非运算，得到当前时刻的第一触发信号；
基于当前时刻的第一触发信号，利用所述第一输出信号转换电路中的D触发器生成当前时刻的第一输出信号。
8.根据权利要求6所述的九分频信号生成方法，其特征在于，基于用于执行运算(P1&(P2！))+((P1！)&P2)的信号运算电路和一个D触发器串联而成的第二输出信号转换电路，生成第二输出信号，具体包括：
基于第一与非门，对所述第一输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第一输出信号和所述第二输出信号转换电路中D触发器的同相输出端在上一时刻输出的第二输出信号进行与非运算，得到第一与非门输出信号；
基于第二与非门，对所述第一输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和所述第二输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第二输出信号进行与非运算，得到第二与非门输出信号；
基于第三与非门，对所述第一与非门输出信号和所述第二与非门输出信号进行与非运算，得到当前时刻的第二触发信号；
基于当前时刻的第二触发信号，利用所述第二输出信号转换电路中的D触发器生成当前时刻的第二输出信号。
9.根据权利要求6所述的九分频信号生成方法，其特征在于，基于用于执行运算((P1！)&P3)+((P2！)&P3)+(P1&P2&(P3！))的信号运算电路和一个D触发器串联而成的第三输出信号转换电路，生成第三输出信号，具体包括：
基于第二或非门，对所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第一输出信号和反向的第二输出信号进行或非运算，得到第二或非门输出信号；
基于第四与非门，对所述第一输出信号转换电路中D触发器和所述第二输出信号转换电路中D触发器的同相输出端在上一时刻输出的第一输出信号和第二输出信号进行与非运算，得到第四与非门输出信号；
基于第五与非门，对所述第三输出信号转换电路中D触发器的反相输出端在上一时刻输出的反向的第三输出信号和所述第二或非门输出信号进行与非运算，得到第五与非门输出信号；
基于第六与非门，对所述第三输出信号转换电路中D触发器的同相输出端在上一时刻输出的第三输出信号和所述第四与非门输出信号进行与非运算，得到第六与非门输出信号；
基于第七与非门，对所述第五与非门输出信号和所述第六与非门输出信号进行与非运算，得到当前时刻的第三触发信号；
基于当前时刻的第三触发信号，利用所述第三输出信号转换电路中的D触发器生成当前时刻的第三输出信号。
10.根据权利要求9所述的九分频信号生成方法，其特征在于，基于用于执行运算P1&P2&P3的信号运算电路和一个D触发器串联而成的第四输出信号转换电路，生成第四输出信号，具体包括：
基于第三或非门，对所述第三输出信号转换电路中的D触发器的反相输出端在上一时刻输出的反向的第三输出信号和所述第四与非门输出信号进行或非运算，得到当前时刻的第四触发信号；
基于当前时刻的第四触发信号，利用所述第四输出信号转换电路中的D触发器生成当前时刻的第四输出信号。
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| CN202311050007.XA CN117081581B (zh) | 2023-08-18 | 2023-08-18 | 一种同步九分频电路和九分频信号生成方法 |
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