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CN118157659B - 一种奇数分频电路 - Google Patents

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CN118157659B CN202410564922.9A CN202410564922A CN118157659B CN 118157659 B CN118157659 B CN 118157659B CN 202410564922 A CN202410564922 A CN 202410564922A CN 118157659 B CN118157659 B CN 118157659B
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万彬
羊林
谭先虎
刘娟
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Chengdu Watertek Star Source Information Technology Co ltd
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Abstract

本发明公开一种奇数分频电路。第一个上升沿D触发器至第N‑2个上升沿D触发器以及第N个上升沿D触发器的时钟信号输入为CLKP，第N‑1个上升沿D触发器的时钟信号输入为CLKN，第一个上升沿D触发器的输入端与与非门的输出端连接，第N‑1个上升沿D触发器和第N个上升沿D触发器的输出端分别与与非门的输入端连接，第一反相器的输出端分别与第二反相器的输入端以及第N‑1个上升沿D触发器的时钟端口连接，第二反相器的输出端分别与第一个上升沿D触发器至第N‑2个上升沿D触发器以及第N个上升沿D触发器的时钟端口连接，与非门的输出端与第三反相器的输入端连接。本发明的奇数分频电路输出占空比为50%并且功耗低。

Description

一种奇数分频电路
技术领域
本发明涉及集成电路设计技术领域，特别是涉及一种奇数分频电路。
背景技术
在多波段或多标准的应用中，分频器被广泛应用于扩展频率范围。当使用偶数分频器时，我们可以很容易地得到具有50%占空比的信号。但是传统奇数分频器的占空比不等于50%。例如，传统的除五分频器能实现60%或40%的占空比。这种不完美的信号会引起偶次谐波，降低电路性能。为了避免这种情况，人们提出了许多输出50%占空比的奇数分频电路，但其大多结构复杂，有的甚至需要使用校准电路导致功耗加大。
发明内容
本发明提供一种奇数分频电路，能够改善输出信号占空比不为50%的问题。
为实现上述目的，本发明提供了如下方案：
一种奇数分频电路包括：上升沿D触发器、反相器和与非门，其中所述上升沿D触发器的数量为N，所述反相器的数量为3，所述与非门的数量为1，第一个至第N个上升沿D触发器之间依次连接，第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟信号输入为CLKP，第N-1个上升沿D触发器的时钟信号输入为CLKN，CLKP和CLKN之间存在反向关系，第一个上升沿D触发器的输入端与所述与非门的输出端连接，第N-1个上升沿D触发器和第N个上升沿D触发器的输出端分别与所述与非门的输入端连接，第一反相器的输出端分别与第二反相器的输入端以及第N-1个上升沿D触发器的时钟端口连接，所述第二反相器的输出端分别与所述第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟端口连接，所述与非门的输出端与第三反相器的输入端连接，各所述上升沿D触发器的复位信号相同。
可选地，各所述上升沿D触发器的复位状态均为低电平触发。
可选地，当所述复位信号为低电平即电路处于复位状态时，各所述触发器输出均为低电平，所述与非门输出为高电平；当所述复位信号由低变高时，电路开始工作。
可选地，当所述奇数分频电路为除五分频电路时，所述除五分频电路包括四个上升沿D触发器，三个反相器和一个与非门。
可选地，四个所述上升沿D触发器分别在CLK时钟信号上升沿来临时输出Data端数据，其余时刻输出保持不变，四个所述上升沿D触发器的输出频率均为CLK信号的五分之一，信号占空比为60%。
可选地，所述第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的时钟信号输入为CLKP，所述第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的输出端会依次存在一个CLK时钟周期的相位差。
根据本发明提供的具体实施例，本发明公开了以下技术效果：
本发明提供一种奇数分频电路，该奇数分频电路包括：上升沿D触发器、反相器和与非门，其中上升沿D触发器的数量为N，反相器的数量为3，与非门的数量为1，第一个至第N个上升沿D触发器之间依次连接，第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟信号输入为CLKP，第N-1个上升沿D触发器的时钟信号输入为CLKN，CLKP和CLKN之间存在反向关系，第一个上升沿D触发器的输入端与与非门的输出端连接，第N-1个上升沿D触发器和第N个上升沿D触发器的输出端分别与与非门的输入端连接，第一反相器的输出端分别与第二反相器的输入端以及第N-1个上升沿D触发器的时钟端口连接，第二反相器的输出端分别与第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟端口连接，与非门的输出端与第三反相器的输入端连接，各上升沿D触发器的复位信号相同。本发明的奇数分频电路具有结构简单，输出占空比为50%并且功耗低等优点，非常适用于奇数分频电路的应用要求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为除五分频电路结构框图；
图2为除五分频电路工作时序图；
图3为除N分频电路结构框图；
图4为除七分频电路结构框图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供一种奇数分频电路，能够改善输出信号占空比不为50%的问题。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
实施例1：
一种奇数分频电路包括：上升沿D触发器、反相器和与非门，其中所述上升沿D触发器的数量为N，所述反相器的数量为3，所述与非门的数量为1，第一个至第N个上升沿D触发器之间依次连接，第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟信号输入为CLKP，第N-1个上升沿D触发器的时钟信号输入为CLKN，CLKP和CLKN之间存在反向关系，第一个上升沿D触发器的输入端与所述与非门的输出端连接，第N-1个上升沿D触发器和第N个上升沿D触发器的输出端分别与所述与非门的输入端连接，第一反相器的输出端分别与第二反相器的输入端以及第N-1个上升沿D触发器的时钟端口连接，所述第二反相器的输出端分别与所述第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟端口连接，所述与非门的输出端与第三反相器的输入端连接，各所述上升沿D触发器的复位信号相同。
各所述上升沿D触发器的复位状态均为低电平触发。当所述复位信号为低电平即电路处于复位状态时，各所述触发器输出均为低电平，所述与非门输出为高电平；当所述复位信号由低变高时，电路开始工作。
实施例2：
当奇数分频电路为除五分频电路时，所述除五分频电路包括四个上升沿D触发器，三个反相器和一个与非门。其中上升沿D触发器DFF1、DFF2和DFF4的CLK输入为CLKP，DFF3的CLK输入为CLKN。除五分频电路的结构框图如图1所示，
除五分频电路的工作时序如图2所示，四个所述上升沿D触发器分别在CLK时钟信号上升沿来临时输出Data端数据，其余时刻输出保持不变，四个所述上升沿D触发器的输出频率均为CLK信号的五分之一，信号占空比为60%。
第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的时钟信号输入为CLKP，第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的输出端会依次存在一个CLK时钟周期的相位差，即输出端Q1、Q2和Q4会依次存在一个CLK时钟周期的相位差。触发器DFF3的时钟信号CLKN与触发器DFF4的时钟信号CLKP存在反相关系，两个触发器的输出信号Q3与Q4存在二分之一CLK周期的相位差。因此，只需将Q3和Q4进行逻辑与非操作就可以得到频率为CLK信号的五分之一并且占空比为50%的时钟信号。
本发明中提供的奇数分频电路具有结构简单，输出占空比为50%并且功耗低等优点，非常适用于奇数分频电路的应用要求。如图3所示，该结构还可以通过在触发器DFF2和DFF3之间级联D触发器来满足任意奇数分频场景。例如在除五分频电路的基础上在DFF2和DFF3之间级联1个D触发器，那么该结构就变成除七分频器如图4所示。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的系统而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本发明的限制。

Claims (3)

1.一种奇数分频电路，其特征在于，所述奇数分频电路包括：上升沿D触发器、反相器和与非门，其中所述上升沿D触发器的数量为N，所述反相器的数量为3，所述与非门的数量为1，第一个至第N个上升沿D触发器之间依次连接，第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟信号输入为CLKP，第N-1个上升沿D触发器的时钟信号输入为CLKN，CLKP和CLKN之间存在反向关系，第一个上升沿D触发器的输入端与所述与非门的输出端连接，第N-1个上升沿D触发器和第N个上升沿D触发器的输出端分别与所述与非门的输入端连接，第一反相器的输出端分别与第二反相器的输入端以及第N-1个上升沿D触发器的时钟端口连接，所述第二反相器的输出端分别与所述第一个上升沿D触发器至第N-2个上升沿D触发器以及第N个上升沿D触发器的时钟端口连接，所述与非门的输出端与第三反相器的输入端连接，各所述上升沿D触发器的复位信号相同；
当所述奇数分频电路为除五分频电路时，所述除五分频电路包括四个上升沿D触发器，三个反相器和一个与非门；
四个所述上升沿D触发器分别在CLK时钟信号上升沿来临时输出Data端数据，其余时刻输出保持不变，四个所述上升沿D触发器的输出频率均为CLK信号的五分之一，信号占空比为60%；
第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的时钟信号输入为CLKP，第一个上升沿D触发器、第二个上升沿D触发器以及第四个上升沿D触发器的输出端会依次存在一个CLK时钟周期的相位差。
2.根据权利要求1所述的奇数分频电路，其特征在于，各所述上升沿D触发器的复位状态均为低电平触发。
3.根据权利要求1所述的奇数分频电路，其特征在于，当所述复位信号为低电平即电路处于复位状态时，各所述触发器输出均为低电平，所述与非门输出为高电平；当所述复位信号由低变高时，电路开始工作。
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