CN116566383B - 一种同步五分频电路和五分频信号生成方法 - Google Patents

Abstract

本发明提供一种同步五分频电路和五分频信号生成方法，通过D1＝(Q1！)&(Q3！)，D2＝((Q1！)&(Q2))||((Q1)&(Q2！))，D3＝Q1&Q2三个表达式的运算，再结合3个D触发器，实现了Q3Q2Q1组合状态的5位循环状态转换，然后利用1个D触发器对Q2信号进行位移，并结合Q2的反向信号进行逻辑运算实现了50％占空比的五分频器，能在仅使用4个上升沿触发的D触发器的情况下实现同步5分频电路，比其他相同分频比的电路能节约1‑2个触发器，且所需的触发器结构比较简单，在集成电路中能够有效的节约面积和成本，此外该电路还能保持分频信号的占空比为50％。

Description

一种同步五分频电路和五分频信号生成方法

技术领域

本发明涉及信号分频技术领域，尤其涉及一种同步五分频电路和五分频信号生成方法。

背景技术

触发器实现的分频器，当分频比为偶数时，较容易得到50％占空比的分频输出，但是当分频比为奇数时，较难得到50％占空比。例如对于一个五分频电路，其输出的五分频信号的占空比通常会是40％或者60％。然而，在高速电路中，对时钟的信号质量有很严格的指标要求，非50％占空比的时钟会影响模块的工作状态。因此，对于奇数分频比的分频器，保持分频信号为50％占空比是有重要意义的。

目前采用D触发器实现的分频器，通常采用触发器级联的方式搭建分频器，且所需触发器的个数大于等于分频比。特别是对于奇数分频器，为了保证输出信号的占空比为50％，需要用到同时上升沿触发和下降沿触发的触发器，或者是增加触发器的个数，导致搭建的分频电路结构复杂。

发明内容

本发明提供一种同步五分频电路和五分频信号生成方法，用以解决现有技术中分频电路结构复杂、搭建难度高的缺陷。

本发明提供一种同步五分频电路，包括：

基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，用于生成第一过程信号；

基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，用于生成第二过程信号；

基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，用于生成第三过程信号；其中，所述第一逻辑门电路用于执行逻辑运算(Q1！)&(Q3！)，所述第二逻辑门电路用于执行逻辑运算((Q1！)&(Q2))||((Q1)&(Q2！))，所述第三逻辑门电路用于执行逻辑运算Q1&Q2，Q1为所述第一D触发器上一时刻输出的第一过程信号，Q2为所述第二D触发器上一时刻输出的第二过程信号，Q3为所述第三D触发器上一时刻输出的第三过程信号；在基础时钟信号作用下，所述第三过程信号、所述第二过程信号和所述第一过程信号的组合状态的一个周期为5个参考时钟周期，且所述组合状态按照001、010、011、100和000的顺序循环变化；

基于第四D触发器构建的分频信号合成电路，用于基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。

根据本发明提供的一种同步五分频电路，所述分频信号合成电路包括第一反相器、所述第四D触发器、第二反相器和第一与非门电路；其中，所述参考时钟信号被输入至所述第一反相器中进行反向，所述第一反相器的输出端与所述第四D触发器的时钟沿相连；所述第四D触发器的D端与所述第二D触发器的同相输出端相连，所述第四D触发器的同相输出端与所述第二反相器的输入端相连，所述第四D触发器为上升沿触发；所述第二反相器的输出端以及所述第二D触发器的反相输出端分别与所述第一与非门电路的两个输入端相连。

根据本发明提供的一种同步五分频电路，所述第一逻辑门电路为第一或非门电路，所述第一或非门电路的输出端与所述第一D触发器的D端相连，所述第一D触发器的时钟沿与所述参考时钟信号相连，且所述第一D触发器为上升沿触发；所述第一或非门电路的输入端分别与第一D触发器的同相输出端以及第三D触发器的同相输出端相连。

根据本发明提供的一种同步五分频电路，所述第二逻辑门电路的输出端与所述第二D触发器的D端相连，所述第二D触发器的时钟沿与所述参考时钟信号相连，且所述第二D触发器为上升沿触发；所述第二逻辑门电路包括第二与非门电路、第三与非门电路、第四与非门电路和第二D触发器；

其中，所述第二与非门电路的输入端分别与所述第一D触发器的同相输出端和所述第二D触发器的反相输出端相连；所述第三与非门电路的输入端分别与所述第一D触发器的反相输出端和所述第二D触发器的同相输出端相连；所述第四与非门电路的输入端分别与所述第二与非门电路的输出端和所述第三与非门电路的输出端相连；所述第四与非门电路的输出端与所述第二D触发器的D端相连。

根据本发明提供的一种同步五分频电路，所述第三逻辑门电路为第二或非门电路，所述第二或非门电路的输出端与所述第三D触发器的D端相连，所述第三D触发器的时钟沿与所述参考时钟信号相连，且所述第三D触发器为上升沿触发；所述第二或非门电路的输入端分别与第一D触发器的反相输出端以及第二D触发器的反相输出端相连。

本发明还提供一种基于如上述任一种同步五分频电路的五分频信号生成方法，包括：

利用基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，生成第一过程信号；

利用基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号；

利用基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，生成第三过程信号；其中，所述第一逻辑门电路用于执行逻辑运算(Q1！)&(Q3！)，所述第二逻辑门电路用于执行逻辑运算((Q1！)&(Q2))||((Q1)&(Q2！))，所述第三逻辑门电路用于执行逻辑运算Q1&Q2，Q1为所述第一D触发器上一时刻输出的第一过程信号，Q2为所述第二D触发器上一时刻输出的第二过程信号，Q3为所述第三D触发器上一时刻输出的第三过程信号；在基础时钟信号作用下，所述第三过程信号、所述第二过程信号和所述第一过程信号的组合状态的一个周期为5个参考时钟周期，且所述组合状态按照001、010、011、100和000的顺序循环变化；

利用基于第四D触发器构建的分频信号合成电路，基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。

根据本发明提供的一种五分频信号生成方法，所述基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号，具体包括：

基于第一反相器对所述参考时钟信号进行反向，得到反向的参考时钟信号；

基于所述反向的参考时钟信号，利用所述第四D触发器将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号；

基于第二反相器对所述第二过程延迟信号进行反向，得到反向的第二过程延迟信号；

基于第一与非门电路对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。

根据本发明提供的一种五分频信号生成方法，所述利用基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，生成第一过程信号，具体包括：

基于所述第一信号生成电路中的第一或非门电路，对所述第一信号生成电路中第一D触发器的同相输出端上一时刻输出的第一过程信号以及所述第三信号生成电路中第三D触发器的同相输出端上一时刻输出的第三过程信号进行逻辑运算，得到当前时刻的第一D端输入信号；

基于所述当前时刻的第一D端输入信号，利用所述第一D触发器生成当前时刻的第一过程信号。

根据本发明提供的一种五分频信号生成方法，所述利用基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号，具体用于：

基于所述第二逻辑门电路中的第二与非门电路，对所述第一D触发器的同相输出端上一时刻输出的第一过程信号和所述第二D触发器的反相输出端上一时刻输出的反向的第二过程信号进行逻辑运算，得到当前时刻的第一与非门电路输出信号；

基于所述第二逻辑门电路中的第三与非门电路，对所述第一D触发器的反相输出端上一时刻输出的反向的第一过程信号和所述第二D触发器的同相输出端上一时刻输出的第二过程信号进行逻辑运算，得到当前时刻的第二与非门输出信号；

基于所述第二逻辑门电路中的第四与非门电路，对当前时刻的第一与非门电路输出信号和第二与非门输出信号进行逻辑运算，得到当前时刻的第二D端输入信号；

基于所述当前时刻的第二D端输入信号，利用所述第二D触发器生成当前时刻的第二过程信号。

根据本发明提供的一种五分频信号生成方法，所述利用基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，生成第三过程信号，具体包括：

基于所述第三信号生成电路中的第二或非门电路，对所述第一D触发器的反相输出端上一时刻输出的反向的第一过程信号以及所述第二D触发器的反相输出端上一时刻输出的反向的第二过程信号进行逻辑运算，得到当前时刻的第三D端输入信号；

基于所述当前时刻的第三D端输入信号，利用所述第三D触发器生成当前时刻的第三过程信号。

本发明提供的一种同步五分频电路和五分频信号生成方法，通过D1＝(Q1！)&(Q3！)，D2＝((Q1！)&(Q2))||((Q1)&(Q2！))，D3＝Q1&Q2三个表达式的运算，再结合3个D触发器，实现了Q3Q2Q1组合状态的5位循环状态转换，然后利用1个D触发器对Q2信号进行位移，并结合Q2的反向信号进行逻辑运算实现了50％占空比的五分频器，能在仅使用4个上升沿触发的D触发器的情况下实现同步5分频电路，比其他相同分频比的电路能节约1-2个触发器，且所需的触发器结构比较简单，在集成电路中能够有效的节约面积和成本，此外该电路还能保持分频信号的占空比为50％。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的一种同步五分频电路的结构示意图；

图2是本发明提供的信号波形示意图；

图3是本发明提供的三个过程信号的组合状态的状态机示意图；

图4是本发明提供的分频信号合成电路的结构示意图；

图5是本发明提供的五分频信号生成方法的流程示意图；

附图标记：

110：第一信号生成电路；111：第一逻辑门电路；112：第一D触发器；120：第二信号生成电路；121：第二逻辑门电路；122：第二D触发器；130：第三信号生成电路；131：第三逻辑门电路；132：第三D触发器；140：分频信号合成电路；141：第四D触发器；142：第一反相器；143：第二反相器；144：第一与非门电路。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明提供的一种同步五分频电路的结构示意图，如图1所示，该同步五分频电路包括：

基于第一逻辑门电路111和第一D触发器112构建的第一信号生成电路110，用于生成第一过程信号；

基于第二逻辑门电路121和第二D触发器122构建的第二信号生成电路120，用于生成第二过程信号；

基于第三逻辑门电路131和第三D触发器132构建的第三信号生成电路130，用于生成第三过程信号；

基于第四D触发器141构建的分频信号合成电路140，用于基于反向的参考时钟信号将上述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。

具体而言，可以利用D触发器可以在一定的外界信号作用下，从一个稳定状态翻转到另一个稳定状态的特性，利用逻辑门电路和D触发器共同构建一个信号生成电路，以生成满足预设条件的过程信号。其中，可以基于串联的第一逻辑门电路111和第一D触发器112构建得到第一信号生成电路110，其中第一逻辑门电路111用于执行逻辑运算：(Q1！)&(Q3！)；基于串联的第二逻辑门电路121和第二D触发器122构建得到第二信号生成电路120，其中，第二逻辑门电路121用于执行逻辑：((Q1！)&(Q2))||((Q1)&(Q2！))；基于串联的第三逻辑门电路131和第三D触发器132构建得到第三信号生成电路，其中，第三逻辑门电路131用于执行逻辑：Q1&Q2。

此处，Q1为第一D触发器上一时刻输出的第一过程信号，Q2为第二D触发器上一时刻输出的第二过程信号，Q3为第三D触发器上一时刻输出的第三过程信号。相应的，Q1！为Q1的反向信号，Q2！为Q2的反向信号，Q3！为Q3的反向信号。在基础时钟信号作用下，第三信号生成电路130输出的第三过程信号(记为Q3)、第二信号生成电路120输出的第二过程信号(记为Q2)以及第一信号生成电路110输出的第一过程信号(记为Q1)如图2所示，可以看到，三个过程信号的组合状态(即Q3Q2Q1)的一个周期为5个参考时钟周期，且该组合状态按照001、010、011、100和000的顺序循环变化。即，在第i个基础时钟周期，Q3Q2Q1会维持一个状态，例如001，那么在第i+1个基础时钟周期，Q3Q2Q1会转换为010，在第i+2个基础时钟周期，Q3Q2Q1会转换为011。以此类推，在第i+4个基础时钟周期，Q3Q2Q1会转换为000，而在第i+5个基础时钟周期时，Q3Q2Q1会重新转换为001，完成一次循环。

需要说明的是，如图3所示，Q3、Q2和Q1以任意的初始状态进入到相应逻辑门电路后，其组合状态都会在下一个参考时钟周期计入001、010、011、100和000的时序中，并在后续的参考时钟周期在该时序中循环变换。

针对第二信号生成电路120输出的第二过程信号，将其输入至基于第四D触发器141构建的分频信号合成电路140中。分频信号合成电路140用于基于反向的参考时钟信号将第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。其中，第四D触发器在反向的参考时钟信号的作用下会对该第二过程信号进行延迟，将其延迟1/2个参考时钟周期，得到第二过程延迟信号，该信号波形如图2所示。然后，将第二过程延迟信号反向得到反向的第二过程延迟信号后，对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，具体可以对其执行以下逻辑运算：(Q2B&Q2XB)！，其中Q2B为反向的第二过程信号，Q2XB为反向的第二过程延迟信号，得到参考时钟信号的五分频信号，五分频信号的波形如图2所示。

可见，本发明实施例提供的同步五分频电路，首先通过D1＝(Q1！)&(Q3！)，D2＝((Q1！)&(Q2))||((Q1)&(Q2！))，D3＝Q1&Q2三个表达式的运算，再结合3个D触发器，实现了Q3Q2Q1组合状态的5位循环状态转换，然后利用1个D触发器对Q2信号进行位移，并结合Q2的反向信号进行逻辑运算实现了50％占空比的五分频器，能在仅使用4个上升沿触发的D触发器的情况下实现同步5分频电路，比其他相同分频比的电路能节约1-2个触发器，且所需的触发器结构比较简单，在集成电路中能够有效的节约面积和成本，此外该电路还能保持分频信号的占空比为50％。

在一些述实施例中，如图4所示，分频信号合成电路140包括第一反相器142、所述第四D触发器141、第二反相器143和第一与非门电路144；其中，参考时钟信号被输入至第一反相器142中进行反向，得到反向的参考时钟信号，第一反相器142的输出端与第四D触发器141的时钟沿相连，以利用反向的参考时钟信号控制第四D触发器141的触发时机。第四D触发器141的D端与第二D触发器122的同相输出端相连，以对第二过程信号进行延迟，将其延迟1/2个参考时钟周期，第四D触发器141的同相输出端与第二反相器143的输入端相连，用于对第四D触发器141输出的第二过程延迟信号反向，第四D触发器141为上升沿触发。第二反相器143的输出端以及第二D触发器122的反相输出端分别与第一与非门电路144的两个输入端相连。

在第一信号生成电路110中，第一逻辑门电路111为第一或非门电路，该第一或非门电路的输出端与第一D触发器112的D端相连，第一D触发器112的时钟沿与参考时钟信号相连，且第一D触发器112为上升沿触发；第一或非门电路的输入端分别与第一D触发器112的同相输出端以及第三D触发器132的同相输出端相连(用于执行(Q1||Q3)！，即(Q1！)&(Q3！))。

在第二信号生成电路120中，第二逻辑门电路121的输出端与第二D触发器122的D端相连，第二D触发器122的时钟沿与参考时钟信号相连，且该第二D触发器122为上升沿触发。第二逻辑门电路121包括第二与非门电路、第三与非门电路、第四与非门电路和第二D触发器。其中，第二与非门电路的输入端分别与第一D触发器112的同相输出端和第二D触发器122的反相输出端相连(用于执行(Q1&(Q2！))！)；第三与非门电路的输入端分别与第一D触发器112的反相输出端和第二D触发器122的同相输出端相连(用于执行((Q1！)&Q2)！)；第四与非门电路的输入端分别与第二与非门电路的输出端和第三与非门电路的输出端相连(用于执行(((Q1&(Q2！))！)&(((Q1！)&Q2)！))！，即((Q1！)&(Q2))||((Q1)&(Q2！)))；第四与非门电路的输出端与第二D触发器122的D端相连。

在第三信号生成电路130中，第三逻辑门电路131为第二或非门电路，第二或非门电路的输出端与第三D触发器132的D端相连，第三D触发器132的时钟沿与参考时钟信号相连，且第三D触发器132为上升沿触发；第二或非门电路的输入端分别与第一D触发器112的反相输出端以及第二D触发器122的反相输出端相连(用于执行((Q1！)||(Q2！))！，即Q1&Q2)。

下面对本发明提供的五分频信号生成方法进行描述，下文描述的五分频信号生成方法与上文描述的同步五分频电路可相互对应参照。

基于上述任一实施例，图5是本发明提供的五分频信号生成方法的流程示意图，如图5所示，该方法包括：

步骤510，利用基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，生成第一过程信号；

步骤520，利用基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号；

步骤530，利用基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，生成第三过程信号；

其中，所述第一逻辑门电路用于执行逻辑运算(Q1！)&(Q3！)，所述第二逻辑门电路用于执行逻辑运算((Q1！)&(Q2))||((Q1)&(Q2！))，所述第三逻辑门电路用于执行逻辑运算Q1&Q2，Q1为所述第一D触发器上一时刻输出的第一过程信号，Q2为所述第二D触发器上一时刻输出的第二过程信号，Q3为所述第三D触发器上一时刻输出的第三过程信号；在基础时钟信号作用下，所述第三过程信号、所述第二过程信号和所述第一过程信号的组合状态的一个周期为5个参考时钟周期，且所述组合状态按照001、010、011、100和000的顺序循环变化；

步骤540，利用基于第四D触发器构建的分频信号合成电路，基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。

需要说明的是，本发明实施例不对步骤510、520、530的执行顺序做任何限定。

基于上述任一实施例，所述基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号，具体包括：

基于第一反相器对所述参考时钟信号进行反向，得到反向的参考时钟信号；

基于所述反向的参考时钟信号，利用所述第四D触发器将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号；

基于第二反相器对所述第二过程延迟信号进行反向，得到反向的第二过程延迟信号；

基于第一与非门电路对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。

基于上述任一实施例，所述利用基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，生成第一过程信号，具体包括：

基于所述第一信号生成电路中的第一或非门电路，对所述第一信号生成电路中第一D触发器的同相输出端上一时刻输出的第一过程信号以及所述第三信号生成电路中第三D触发器的同相输出端上一时刻输出的第三过程信号进行逻辑运算，得到当前时刻的第一D端输入信号；

基于所述当前时刻的第一D端输入信号，利用所述第一D触发器生成当前时刻的第一过程信号。

基于上述任一实施例，所述利用基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号，具体用于：

基于所述第二逻辑门电路中的第二与非门电路，对所述第一D触发器的同相输出端上一时刻输出的第一过程信号和所述第二D触发器的反相输出端上一时刻输出的反向的第二过程信号进行逻辑运算，得到当前时刻的第一与非门电路输出信号；

基于所述第二逻辑门电路中的第三与非门电路，对所述第一D触发器的反相输出端上一时刻输出的反向的第一过程信号和所述第二D触发器的同相输出端上一时刻输出的第二过程信号进行逻辑运算，得到当前时刻的第二与非门输出信号；

基于所述第二逻辑门电路中的第四与非门电路，对当前时刻的第一与非门电路输出信号和第二与非门输出信号进行逻辑运算，得到当前时刻的第二D端输入信号；

基于所述当前时刻的第二D端输入信号，利用所述第二D触发器生成当前时刻的第二过程信号。

基于上述任一实施例，所述利用基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，生成第三过程信号，具体包括：

基于所述第三信号生成电路中的第二或非门电路，对所述第一D触发器的反相输出端上一时刻输出的反向的第一过程信号以及所述第二D触发器的反相输出端上一时刻输出的反向的第二过程信号进行逻辑运算，得到当前时刻的第三D端输入信号；

基于所述当前时刻的第三D端输入信号，利用所述第三D触发器生成当前时刻的第三过程信号。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行各个实施例或者实施例的某些部分所述的方法。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (8)

1.一种同步五分频电路，其特征在于，包括：

基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，用于生成第一过程信号；

基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，用于生成第二过程信号；

基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，用于生成第三过程信号；其中，所述第一逻辑门电路用于执行逻辑运算(Q1！)&(Q3！)，所述第二逻辑门电路用于执行逻辑运算((Q1！)&(Q2))||((Q1)&(Q2！))，所述第三逻辑门电路用于执行逻辑运算Q1&Q2，Q1为所述第一D触发器上一时刻输出的第一过程信号，Q2为所述第二D触发器上一时刻输出的第二过程信号，Q3为所述第三D触发器上一时刻输出的第三过程信号；在基础时钟信号作用下，所述第三过程信号、所述第二过程信号和所述第一过程信号的组合状态的一个周期为5个参考时钟周期，且所述组合状态按照001、010、011、100和000的顺序循环变化；

基于第四D触发器构建的分频信号合成电路，用于基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号；

所述分频信号合成电路包括第一反相器、所述第四D触发器、第二反相器和第一与非门电路；其中，所述参考时钟信号被输入至所述第一反相器中进行反向，所述第一反相器的输出端与所述第四D触发器的时钟沿相连；所述第四D触发器的D端与所述第二D触发器的同相输出端相连，所述第四D触发器的同相输出端与所述第二反相器的输入端相连，所述第四D触发器为上升沿触发；所述第二反相器的输出端以及所述第二D触发器的反相输出端分别与所述第一与非门电路的两个输入端相连。

2.根据权利要求1所述的同步五分频电路，其特征在于，所述第一逻辑门电路为第一或非门电路，所述第一或非门电路的输出端与所述第一D触发器的D端相连，所述第一D触发器的时钟沿与所述参考时钟信号相连，且所述第一D触发器为上升沿触发；所述第一或非门电路的输入端分别与第一D触发器的同相输出端以及第三D触发器的同相输出端相连。

3.根据权利要求1所述的同步五分频电路，其特征在于，所述第二逻辑门电路的输出端与所述第二D触发器的D端相连，所述第二D触发器的时钟沿与所述参考时钟信号相连，且所述第二D触发器为上升沿触发；所述第二逻辑门电路包括第二与非门电路、第三与非门电路、第四与非门电路和第二D触发器；

其中，所述第二与非门电路的输入端分别与所述第一D触发器的同相输出端和所述第二D触发器的反相输出端相连；所述第三与非门电路的输入端分别与所述第一D触发器的反相输出端和所述第二D触发器的同相输出端相连；所述第四与非门电路的输入端分别与所述第二与非门电路的输出端和所述第三与非门电路的输出端相连；所述第四与非门电路的输出端与所述第二D触发器的D端相连。

4.根据权利要求1所述的同步五分频电路，其特征在于，所述第三逻辑门电路为第二或非门电路，所述第二或非门电路的输出端与所述第三D触发器的D端相连，所述第三D触发器的时钟沿与所述参考时钟信号相连，且所述第三D触发器为上升沿触发；所述第二或非门电路的输入端分别与第一D触发器的反相输出端以及第二D触发器的反相输出端相连。

5.一种基于如权利要求1至4任一项所述同步五分频电路的五分频信号生成方法，其特征在于，包括：

利用基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，生成第一过程信号；

利用基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号；

利用基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，生成第三过程信号；其中，所述第一逻辑门电路用于执行逻辑运算(Q1！)&(Q3！)，所述第二逻辑门电路用于执行逻辑运算((Q1！)&(Q2))||((Q1)&(Q2！))，所述第三逻辑门电路用于执行逻辑运算Q1&Q2，Q1为所述第一D触发器上一时刻输出的第一过程信号，Q2为所述第二D触发器上一时刻输出的第二过程信号，Q3为所述第三D触发器上一时刻输出的第三过程信号；在基础时钟信号作用下，所述第三过程信号、所述第二过程信号和所述第一过程信号的组合状态的一个周期为5个参考时钟周期，且所述组合状态按照001、010、011、100和000的顺序循环变化；

利用基于第四D触发器构建的分频信号合成电路，基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号；

所述基于反向的参考时钟信号将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号，并对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号，具体包括：

基于第一反相器对所述参考时钟信号进行反向，得到反向的参考时钟信号；

基于所述反向的参考时钟信号，利用所述第四D触发器将所述第二过程信号延迟1/2个参考时钟周期，生成第二过程延迟信号；

基于第二反相器对所述第二过程延迟信号进行反向，得到反向的第二过程延迟信号；

基于第一与非门电路对反向的第二过程信号和反向的第二过程延迟信号进行逻辑运算，得到五分频信号。

6.根据权利要求5所述的五分频信号生成方法，其特征在于，所述利用基于第一逻辑门电路和第一D触发器构建的第一信号生成电路，生成第一过程信号，具体包括：

基于所述第一信号生成电路中的第一或非门电路，对所述第一信号生成电路中第一D触发器的同相输出端上一时刻输出的第一过程信号以及所述第三信号生成电路中第三D触发器的同相输出端上一时刻输出的第三过程信号进行逻辑运算，得到当前时刻的第一D端输入信号；

基于所述当前时刻的第一D端输入信号，利用所述第一D触发器生成当前时刻的第一过程信号。

7.根据权利要求5所述的五分频信号生成方法，其特征在于，所述利用基于第二逻辑门电路和第二D触发器构建的第二信号生成电路，生成第二过程信号，具体用于：

基于所述第二逻辑门电路中的第二与非门电路，对所述第一D触发器的同相输出端上一时刻输出的第一过程信号和所述第二D触发器的反相输出端上一时刻输出的反向的第二过程信号进行逻辑运算，得到当前时刻的第一与非门电路输出信号；

基于所述第二逻辑门电路中的第三与非门电路，对所述第一D触发器的反相输出端上一时刻输出的反向的第一过程信号和所述第二D触发器的同相输出端上一时刻输出的第二过程信号进行逻辑运算，得到当前时刻的第二与非门输出信号；

基于所述第二逻辑门电路中的第四与非门电路，对当前时刻的第一与非门电路输出信号和第二与非门输出信号进行逻辑运算，得到当前时刻的第二D端输入信号；

基于所述当前时刻的第二D端输入信号，利用所述第二D触发器生成当前时刻的第二过程信号。

8.根据权利要求5所述的五分频信号生成方法，其特征在于，所述利用基于第三逻辑门电路和第三D触发器构建的第三信号生成电路，生成第三过程信号，具体包括：

基于所述第三信号生成电路中的第二或非门电路，对所述第一D触发器的反相输出端上一时刻输出的反向的第一过程信号以及所述第二D触发器的反相输出端上一时刻输出的反向的第二过程信号进行逻辑运算，得到当前时刻的第三D端输入信号；

基于所述当前时刻的第三D端输入信号，利用所述第三D触发器生成当前时刻的第三过程信号。