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CN1178288C - 薄型化倒装芯片半导体装置的封装方法 - Google Patents

薄型化倒装芯片半导体装置的封装方法 Download PDF

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Abstract

一种薄型化倒装芯片半导体装置的封装方法，在基板的芯片接置区上布设多个成矩阵方式排列的导电组件，并令导电组件与基板电性藕接；导电组件为形成在基板的芯片接置区上的第一胶体包覆，第一胶体形成后，使导电组件端部露出第一胶体顶面并与第一胶体顶面共平面；将具有多个成矩阵方式排列焊垫的芯片以焊垫朝向第一胶体顶面的方式，令芯片与第一胶体结合，而使芯片的各焊垫分别电性连接至导电组件，通过导电组件将芯片与基板电性连接，由于各导电组件端部共平面，故可确保芯片与导电组件电性连接质量，且因电性连接芯片与基板导电组件先布设至基板，故可降低封装成本并提高制成品合格率；在基板相对二表面分别形成第二胶体以及相接多个焊球。

Description

薄型化倒装芯片半导体装置的封装方法
技术领域
本发明涉及一种半导体装置的封装方法，尤其涉及一种以倒装芯片(Flip-Chip)方式电性连接芯片与基板半导体装置的封装方法。
背景技术
一般的倒装芯片(Flip-Chip)半导体装置，由于是以植接在芯片作用表面上的焊锡凸块(Solder Bumps)而非通过常用的焊线来电性连接芯片与基板，故所使用的基板面积可有效减少，而使整体装置尺寸得以缩减，故能符合半导体装置轻薄短小的需求。
一种倒装芯片半导体装置的制法通常包括下列步骤：1)在芯片的作用表面上形成多个焊垫上植布多个对应的焊锡凸块；2)使芯片植布有焊锡凸块的表面朝下，以将各该焊钖凸块焊接至一基板上所布设的对应焊垫上，通过该焊锡凸块将芯片与基板电性连接；3)以底部填胶(Underfilling)的方式注胶于芯片与基板间，以将芯片与基板间的空隙填满并将各焊锡凸块包覆；4)形成一胶体于基板接置有芯片的表面上，以将该芯片包覆住；以及5)植布多个焊球在基板对应于接置芯片的表面的另一表面上，以供该芯片通过该焊球与外界电性连接。
这种倒装芯片半导体装置的制法却具有下列缺点：由于芯片价昂，若因植布焊锡凸块的作业提及质脆的芯片或焊锡凸块与芯片间产生不完全的电性连接，该已植接有焊锡凸块的芯片即无法使用而须废弃，故往往造成封装成本的高昂而无法有效降低；再者，芯片作用表面上所植布的焊锡凸块的端部不易形成一共平面，故植布作业往往需较高的精确性，而令封装成本增加；同时，底部填胶作业由于是通过毛细现象使胶液流布于芯片与基板间的空隙，往往会出现空隙无法完全为胶液填满而造成气孔(Voids)形成于芯片与基板间，致在后续工艺的温度循环(Temperature Cycle)中易产生气爆(Popcorn)而形成不合格品，故使制成品合格率无法提高。
发明内容
本发明的目的在于提供一种薄型化倒装芯片半导体装置的封装方法，以提高制成品的合格率及降低封装成本，并免降底部填胶的作业而避免气爆的发生。
为达成上述目的，本发明薄型化倒装芯片半导体装置的封装方法，包括下列步骤：1)准备一基板，其具有一第一表面与一相对的第二表面，并在该基板的第一表面上形成有至少一芯片接置区；
2)布设多个锡铅凸块至该基板的芯片接置区上，使该锡铅凸块与该基板电性连接，该锡铅凸块具有一平坦状的端部；
3)形成一第一胶体于该基板的芯片接置区上，以包覆该锡铅凸块，该第一胶体形成有一顶面以使该锡铅凸块的端部外露于该顶面且与该顶面共平面；
4)将至少一具有多个焊垫的芯片以焊垫朝向该基板的方式接置于该第一胶体的顶面上，以使该芯片的焊垫与各外露出该第一胶体锡铅凸块的端部电性连接；
5)形成一第二胶体于该基板的第一表面上，以将该芯片包覆；以及
6)植接多个焊球至该基板的第二表面上并与该基板形成电性连接。
换言之，本发明的步骤为：准备一基板，其具有一第一表面及第二表面，在该第一表面上形成有一芯片接置区；在该基板的芯片接置区上植布多个成矩阵方式排列的导电组件，使各该导电组件均与该基板形成电性连接关系；在该基板的芯片接置区上形成一第一胶体以包覆该导电组件，但使该导电组件的端部均外露于该第一胶体的顶面且与该第一胶体的顶面共平面；将一具有一作用表面与一相对的非作用表面的芯片，以其作用表面与该第一胶体的顶面接合，以使多个形成于该芯片的作用表面上的焊垫分别电性连接至该导电组件的端部，而将芯片与基板电性连接；在该基板的第一表面上形成一第二胶体以包覆该芯片；以及将多个焊球成矩阵方式植布于该基板的第二表面上，以供芯片通过该焊球与外界电性连接。
该导电组件可由如锡、铅或锡铅合金等导电性金属制成，且是以常用的印刷方式或植球方式植布于该基板的芯片接置区上。当该导电组件以印刷方式植布时，该导电组件的端部可形成为平坦状，故该第一胶体的形成厚度即与导电组件的高度相同，以使导电组件的端部外露于第一胶体的顶面且与该第一胶体的顶面共平面，为使依本发明的封装方法制成的半导体装置进一步薄化，可在该第一胶体形成后，以常用的研磨方式研磨该第一胶体与导电组件，以同时降低该第一胶体的厚度及导电组件的高度至一默认值为止。当该导电组件的植球方式植布时，可在第一胶体形成于基板的芯片接置区上以完全包覆该导电组件后，予以研磨处理以同时薄化该第一胶体的厚度及导电组件的高度，直至一默认值，此时，该导电组件的端部即外露于第一胶体的顶面并与该第一胶体的顶面共平面。
本发明的有益效果是：本发明的封装方法由于各导电组件端部共平面，故可确保芯片与导电组件电性连接质量，且因电性连接芯片与基板导电组件先布设至基板，故可降低封装成本并提高制成品合格率，并免降底部填胶的作业而避免气爆的发生。
附图说明
下面结合附图及实施例对本发明进行详细说明：
图1A是本发明封装方法第一实施例步骤一的剖面示意图；
图1B是本发明封装方法第一实施例步骤二的剖面示意图；
图1C是本发明封装方法第一实施例步骤三的剖面示意图；
图1D是本发明封装方法第一实施例步骤四的剖面示意图；
图1E是本发明封装方法第一实施例步骤五的剖面示意图；
图1F是本发明封装方法第一实施例步骤六的剖面示意图；
图2是依本发明封装方法第二实施例完成的半导体装置的剖视图；以及
图3是依本发明封装方法第三实施例完成的半导体装置的剖视图。
图中符号说明：
1、1″      基板
10、10′    第一表面
11          第二表面
12          芯片接置区
13          焊垫
2           导电凸块
20          端部
3           第一胶体
30             顶面
4、4′、4″    芯片
40             作用表面
41、41′41″   非作用表面
42             焊垫
5、5′、5″    第二胶体
7′、7″       散热片
70″           顶表面
具体实施方式
本发明封装方法第一实施例的各步骤分别以图1A至1F表现。
参照图1A，首先，准备一基板1，该基板1具有一第一表面10及一相对于该第一表面10的第二表面11，并在该第一表面10的大致中央部位上形成一芯片接置区12。在该芯片接置区12内以成矩阵方式排列的多个焊垫13，使各焊垫13均与基板1电性连接。该基板1可使用传统的两层式，即在其第一表面10与第二表面11上分别布设有多个导电迹线(Conductive Traces，未图标)，使各焊垫13均与一对应的导电迹线相接连，以使焊垫13与基板1电性连接，同时，位于基板1的第一表面10与第二表面11上的导电迹线彼此通过贯穿该基板1而设的道孔(Vias，未图标)电性连接。由于这种基板的构成为现有技术，在此不予绘示，以简化图式内容。
再参照图1B，以现有的如丝网印刷(Screen Printing)技术在该芯片接置区12上植布多个成矩阵方式排列的导电凸块2，使该芯片接置区12上的焊垫13均电性连接有一对应的导电凸块2，且各该导电凸块2植布于基板1上后均具有一平坦状的端部20。该导电凸块2可以以锡、铅或锡铅合金等导电性金属制成。
如图1C所示，在该导电凸块2植布于基板1上后，可通过现有的如丝网印刷或点胶(Glob Top)技术在该基板1的芯片接置区12上形成一第一胶体3。该第一胶体3充填于各导电凸块2间而不致有气洞(Voids)形成，且在第一胶体3固化成型后，使其具有一平坦的顶面30，而令该导电凸块2的端部20外露于该第一胶体3的顶面30并与该第一胶体3的顶面30共平面。由于该导电凸块2与第一胶体3均可通过现有的印刷技术布设至基板1的芯片接置区12上，且当前的印刷技术已甚为先进，能有效地控制导电凸块2与第一胶体3至一所要求的厚度，令该结合有导电凸块2的第一胶体3的厚度可远较现有的倒装芯片半导体装置中的焊锡凸块(Solder Bumps)的高度为小，故在封装完成后，依本发明的封装方法所制成者可有效薄化，而比现有的具植布焊锡凸块在芯片上的半导体装置的高度为低。同时，由于印刷技术的精密，可使导电凸块2及第一胶体3均能准确地形成于基板1的芯片接置区12中，不致偏位，故不致有现有倒装芯片半导体装置的底部填胶外溢的问题发生。形成该第一胶体3的材料可为一般所用的如环氧树脂等封装化合物(Molding Compounds)，并无特定限制。
然后，如图1D所示，取一芯片4，其具有一作用表面40及一相对于该作用表面40的非作用表面41，在该作用表面40上并形成有多个成矩阵方式排列的焊垫42，将该芯片4以其作用表面40朝第一胶体3的顶面30的方向接附于该第一胶体3上，以现有的焊接方式使芯片4上的焊垫42与对应的该导电凸块2的端面20电性连接，而使该芯片4可通过该导电凸块2与基板1电性连接。由于该第一胶体3的顶面30与导电凸块2的端面20为共平面，使由该二者构成的平面具有良好的平面度，故使芯片4的焊垫42均能有效地与导电凸块2电性连接，有效地免除两者未完整电性连接的问题出现，并提高制成品的合格率与可靠性。此外，用以电性连接芯片4与基板1的导电凸块2布设至该基板1上，由于基板1的成本远低于芯片4，故当有导电凸块2与基板1间的电性连接不完整或不佳的问题发生而须废弃基板1时，则损失成本远较废弃芯片4为低，因而，封装成本即可有效地降低。
芯片4与基板1电性连接完成后，如图1E所示，通过现有的模压(Molding)技术使一第二胶体5形成于基板1的第一表面10上，而将该芯片4包覆，以使芯片4与外界隔离。该第二胶体5亦是由现有的如环氧树脂等封装化合物所形成。
最后，如图1F所示，以现有的植球方法将多个焊球6以矩阵方式植布在该基板1的第二表面11上，并与该第二表面11上的导电迹线(未图标)电性连接，以供该芯片4通过该焊球6与如印刷电路板的外界装置形成电性连接关系，而完成本发明的封装方法。
再如图2所示，为依本发明的第二实施例所制成的半导体装置。该第二实施例的封装方法大致同于前述的第一实施例，不同处在于该第二胶体5′在形成时，使该芯片4′的非作用表面41′外露出该第二胶体5′。当该芯片4′的非作用表面41′外露出该第二胶体5′时，所制成的半导体装置的高度可进一步降低，且因芯片4′的非作用表面41′直接外露于大气中，故有助于散热效率的提高。
图3所示，则为依本发明的第三实施例所制成的半导体装置。该第三实施例的封装方法大致同于前述的第一实施例，不同处在于该第二胶体5″在形成前，先在该基板1″的第一表面10′上接置一散热片7″，以在该第二胶体5″形成后，亦可将散热片7″包覆，但同时使散热片7″的顶表面70″外露出第二胶体5″以直接接触大气，以进一步提高该半导体装置的散热效率。当然，该散热片7″亦可直接黏设于芯片4″的非作用表面41″上，以降低装置的整体高度。
以上所述，仅为本发明的具体实施例而已，其它任何未背离本发明的精神与技术下所作的等效改变或修饰，均应仍包含在本发明专利的保护范围之内。

Claims (6)

1、一种薄型化倒装芯片半导体装置的封装方法，包括下列步骤：
1)准备一基板，其具有一第一表面与一相对的第二表面，并在该基板的第一表面上形成有至少一芯片接置区；
2)布设多个锡铅凸块至该基板的芯片接置区上，使该锡铅凸块与该基板电性连接，该锡铅凸块具有一平坦状的端部；
3)形成一第一胶体于该基板的芯片接置区上，以包覆该锡铅凸块，该第一胶体形成有一顶面以使该锡铅凸块的端部外露于该顶面且与该顶面共平面；
4)将至少一具有多个焊垫的芯片以焊垫朝向该基板的方式接置于该第一胶体的顶面上，以使该芯片的焊垫与各外露出该第一胶体锡铅凸块的端部电性连接；
5)形成一第二胶体于该基板的第一表面上，以将该芯片包覆；以及
6)植接多个焊球至该基板的第二表面上并与该基板形成电性连接。
2、根据权利要求1所述封装方法，其特征在于：在步骤3)的第一胶体形成后，进行使该第一胶体及锡铅凸块厚度降低的研磨处理。
3、根据权利要求1所述封装方法，其特征在于：该芯片接置区上形成有多个焊垫以供该锡铅凸块与之接设，且各焊垫均与该基板电性连接。
4、根据权利要求1所述封装方法，其特征在于：该芯片未设焊垫的表面为该第二胶体所包覆。
5、根据权利要求1所述封装方法，其特征在于：该芯片未设焊垫的表面外露出该第二胶体以与大气直接接触。
6、根据权利要求1所述封装方法，其特征在于：在该步骤4)的芯片与基板完成接设后，将一散热片黏接至该基板的第一表面上，以在后续的步骤5)第二胶体形成后，使该散热片与该第二胶体结合。
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