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CN100361301C - 多芯片半导体封装件及其制法 - Google Patents

多芯片半导体封装件及其制法 Download PDF

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CN100361301C CNB021231982A CN02123198A CN100361301C CN 100361301 C CN100361301 C CN 100361301C CN B021231982 A CNB021231982 A CN B021231982A CN 02123198 A CN02123198 A CN 02123198A CN 100361301 C CN100361301 C CN 100361301C
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chip semiconductor
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Abstract

一种多芯片半导体封装件及其制法，一粘接有至少一第一芯片的芯片承载件上先以多条第一金线电性连接该第一芯片与芯片承载件，在该第一芯片的作用表面上布覆一胶黏层以供一第二芯片粘接；其中，该胶黏层中悬浮有多个充填颗粒，且该充填颗粒的粒子直径须大于该第一金线线弧高出第一芯片作用表面的最大高度，以防第二芯片压合至胶黏层时误触到第一金线引发短路产生；另外，于传统封装制造过程，以胶黏层粘接芯片可明显简化制造过程并缩短工时，同时胶黏剂里含有导热性极佳的颗粒，有助于改善叠晶结构运作时的散热问题。

Description

多芯片半导体封装件及其制法
技术领域
本发明是关于一种具有多芯片模块的半导体封装件及其制法，特别是关于一种具有两个以上的芯片，且以叠晶方式(Stacked)设置于芯片承载件上的多芯片半导体封装件及其制法。
背景技术
为提高单一半导体封装件的性能与容量以符合电子产品小型化的需求，半导体封装件予以多芯片模块化乃成一趋势。具有多芯片模块(Multi chip Module)的半导体封装件是在单一封装件的芯片承载件(如基板或导线架)上粘接至少二个以上的芯片，且芯片与芯片承载件间的粘接方式一般有两种：一为各芯片间隔开地粘接于芯片承载件上，此种粘接方式虽不致增加封装件的整体高度，但需要在芯片承载件上布设大面积的芯片接置区域(Die Attachment Area)以容设所需数量的芯片；同时，芯片承载件面积增大，往往在封装时有较大的热应力效应，易导致芯片承载件产生翘曲(Warpage)现象进而造成芯片与芯片承载件间的粘接面发生剥离(Delamination)，因此采用此法会具有较大的可靠性疑虑(Reliability Concern)。而另一种芯片粘接方式是以叠晶方法(Stacked)，将芯片一一垂直叠接于芯片承载件上，此方法虽会增加封装成品的整体高度，但因其能避免芯片承载件面积过于庞大，并减少封装件发生翘曲或分层的机率，故仍然广获业界采用。
通常采用叠接型态的多芯片模块式半导体封装件是如附图8所示。此种结构的半导体封装件6在第一芯片61粘接到基板60上后，会将一第二芯片64黏着至第一芯片61上，并以第一金线62及第二金线65分别将该第一芯片61及第二芯片64电性连接至基板60上。但为避免第二芯片64设置干扰到第一金线62与第一芯片61的焊接，该第二芯片64的尺寸须限制须小于该第一芯片61尺寸，因此堆栈于越靠上层的芯片，其芯片尺寸愈小，相对地可供电子电路及电子组件布设的使用面积便会更少，而不利于封装件高度集成化的发展趋势。
为避免上述半导体封装件受芯片尺寸局限而影响到封装件的集成化程度。美国专利第5,323,060号″Multichip Module Having A StackedChip Arrangement″及第6,005,778号″Chip Stackingand CapacitorMounting Arrangement Including Spacers″提出一种上层芯片外伸的封装结构予以回应。如第9图所示，该半导体封装件6第一芯片61粘接到基板60，并用多条第一焊线62将该第一芯片61与基板60导电连接后，于第一芯片61作用表面610未布设焊垫的区域上黏设一具预设厚度的阻隔件63，该阻隔件63可从绝缘胶片(Insulated Tape)、不具芯片电路功能的伪芯片(Dummy Die)或由硅薄片等物质中择一选用，但该阻隔件63高度H必须大于第一焊线62弧高(Loop Height，即第一焊线62线弧距离该第一芯片61作用表面610的最大高度差)，以免第二芯片64接置到阻隔件63上时误触到第一焊线62造成短路。
阻隔件设置有效地隔开上下层芯片而形成一大于第一线弧弧高的高度差，使第二芯片即便外伸到金线线弧的正上方亦不会碰触到第一线弧造成短路，因此第二芯片尺寸无须受到限制而能选择大于等于第一芯片面积的芯片使用，大幅提升多芯片模块半导体封装件的集成化程度。
然而，以绝缘胶片，如聚酰亚胺(Polyimide)等黏着性胶材作为阻隔件供第二芯片粘接时，往往因胶材流动性较大，形状固定不易而影响到第二芯片的平面度；并且，胶材与芯片间的热膨胀系数(Coefficient of Thermal Expansion，CTE)差异甚大，因而在后续制造过程的温度循环下极容易使芯片接合部位发生翘曲、分层或导致芯片裂损(Crack)。因此，为解决热膨胀系数差异等问题，业内人士另开发出以不具电路传递功能的伪芯片(Dummy Die)或与芯片材质相同的硅薄片作为阻隔件的叠晶型半导体封装件。如第10图所示，该种封装件6的制造过程步骤如下：首先备妥一黏有第一芯片61的芯片承载件60，并于该第一芯片61的作用表面610上涂布一第一黏着层613，而后，将一预设高度的阻隔件63粘接到该第一黏着层613上烘烤固定后，经过打线步骤使该第一芯片61与芯片承载件60间形成电性导接，接着使第二芯片64借涂布于阻隔件63上的第二黏着层614粘接到阻隔件63上，再经烘烤及打线步骤使第二芯片64与芯片承载件60形成电性连接，即形成一具叠晶结构的半导体封装件6。
此一方法虽能成功克服芯片与阻隔件间的热膨胀系数问题，但上述方法的成本很高，且制造过程步骤太过复杂，生产周期长而难以增加产量。再者，组隔件或上层芯片(即第二芯片)在黏合前要先使用胶黏剂涂布于第一芯片作用表面或阻隔件表面上以便执行上片作业，然而流动性高的胶黏剂常会导致阻隔件或上层芯片发生偏位或出现沾胶异常，胶剂溢流甚至污染第一芯片焊垫等情况，故产品依然会有不良率高及芯片接合可靠性不足的疑虑。
鉴此，美国专利第6,388,313号又发明一种将部分第一焊线直接包埋于胶黏剂里，使接合于胶黏剂上的第二芯片不致误触金线的叠晶型封装方法。如第11图所示，该方法与前述以胶黏剂作为阻隔件的方式相当类似：首先，在第一芯片61作用表面610各焊垫位置上形成相对应的凸点620(Stud)，再以反向焊接技术(Reverse Bond)将一端已与芯片承载件60焊接的第一焊线62的另一端焊接到该凸点620上；之后，借网板印刷(Print Screening)等方法将胶黏剂63涂布至第一芯片61作用表面610上达一定厚度，使位于第一芯片61上方的第一焊线62完全包埋于胶黏剂63内，再将一第二芯片64压合至胶黏层63上完成芯片叠晶步骤。
此封装方法是先以反向焊接技术减少焊线弧高(弧高只有约2密尔)，再用胶黏剂包覆住部分线弧并使胶黏层略为增厚使第二芯片不致误触金线，因此，胶黏层的厚度可以减到最小而能降低封装成品的整体高度。然而，上述反向焊接技术必须先在第一芯片上形成提供焊线连结的凸点，因此生产过程会拖长并且增加成本；同时，胶黏剂与金线间的热膨胀系数差异极大，故在后续制造过程的温度循环下亦易因不同热应力导致包覆于胶材内的金线发生断裂，严重影响金线电性功能；此外，在第二芯片接合过程中为避免该芯片非作用表面不慎误触金线产生短路，机器必须精密控制第二芯片对胶黏层的压合力(BondForce)而必须增设提高精密度的设备，然此举亦会明显增加封装成本。
发明内容
本发明的主要目的即在提供一种运用现有设备及方法即能达到简化制造过程步骤，缩短生产过程并且降低封装成本的多芯片半导体封装件及其制法。
本发明的再一目的在提供一种减小胶黏层与上下层芯片间热膨胀系数差距，以免芯片接合部位发生分层、芯片裂损或金线断裂等现象而明显增进产品优良率的多芯片半导体封装件及其制法。
本发明的另一目的在提供一种提升上下层芯片间散热效能，而有助于改善叠晶结构运作时的热量积存问题的多芯片半导体封装件及其制法。
本发明的又一目的在提供一种降低胶黏剂流动性，使上层芯片粘接到胶黏层上能维持良好平面度的多芯片半导体封装件及其制法。
本发明的又一目的在提供一种芯片在选用上无尺寸大小限制的多芯片半导体封装件及其制法。
本发明的又一目的在提供一种减少上下层芯片间的胶黏层厚度，以降低封装成品的整体高度的多芯片半导体封装件及其制法。
本发明的又一目的在提供一种控制上下层芯片间的胶黏层厚度，以避免上层芯片触接到下层芯片上的金线而导致金线断裂或短路的多芯片半导体封装件及其制法。
依据本发明上述及其它目的，本发明提供的多芯片半导体封装件，是包含一芯片承载件；至少一第一芯片，其具有一作用表面及一相对的非作用表面，使该第一芯片借由其非作用表面与该芯片承载件粘接；多条的第一焊线，其一端是焊接于该第一芯片的作用表面上，而另一端则焊接至该芯片承载件上，使第一芯片与芯片承载件可借由该第一焊线提供电性导接；至少一第二芯片，其具有一作用表面及一相对的非作用表面；一胶黏层，是涂布于该第一芯片的作用表面上，该胶黏层中悬浮有多个决定胶黏层厚度的颗粒，使该第二芯片借其非作用表面粘接到该第一芯片上后，在第一及第二芯片之间的胶黏层厚度大于该第一线弧弧高，其中，该胶黏层为一胶材基质中均匀悬浮有多个颗粒的胶状物质，且该悬浮颗粒表面涂覆一绝缘性薄层；多条的第二焊线，用以电性连接该第二芯片与芯片承载件；以及一封装胶体，借以包覆该第一芯片，第一焊线，第二芯片及第二焊线。
本发明的多芯片半导体封装件制法，则包含以下步骤：首先备妥一芯片承载件，再将至少一第一芯片黏着至该芯片承载件上，该第一芯片具有一作用表面及一非作用表面；而后，以多条第一焊线焊连该第一芯片作用表面及该芯片承载件，使该第一芯片与芯片承载件间形成电性导接关系；接着，将一胶黏剂涂布到该第一芯片作用表面上，该胶黏剂中含有多个预设高度的悬浮颗粒，借以决定该胶黏剂的涂层厚度，其中，该悬浮颗粒表面涂覆一绝缘性薄层；再将至少一第二芯片借该胶黏剂粘接到第一芯片上，其中，形成于该第一及第二芯片间的胶黏层厚度须大于该第一线弧弧高；之后，以多条第二焊线电性连接该第二芯片至该芯片承载件上；再进行模压及其它后续制造过程。
本发明多芯片半导体封装件的另一实施例乃是在第二芯片上再粘接一第三芯片以形成一芯片承载件上叠接三片芯片的多芯片模块式封装结构，由于胶黏剂内悬浮颗粒的高度大于线弧弧高，因此第三芯片不须顾虑恐误触金线而对芯片尺寸有所限制，使同一封装件里可容纳更多的相同芯片。
本发明多芯片半导体封装件的再一实施例是运用反向焊接技术(Reverse Bond)减小第一焊线的线弧高度，使悬浮颗粒可采用直径较小的颗粒来减少胶黏层厚度，继而达到缩减封装件整体高度的目的。
相较于现有技术产生的种种缺陷，本发明提出的解决方法是在绝缘性或导电性胶黏剂里混入许多悬浮颗粒，借由控制悬浮颗粒的粒子直径来决定上下层芯片间的胶黏层厚度。该悬浮颗粒应配合第一焊线线弧的最大高度(即由芯片作用表面算起的最大线弧高度，简称线弧弧高)选择适合的颗粒大小；当第一焊线采用一般打线技术焊接时得到的弧高较高(约为4密尔)，因此应选择粒径较大(粒子高度较大)的颗粒方能使胶黏层具有较大的高度，而若该第一焊线是以反向焊接技术进行打线，由于反向焊接形成的弧高较小(约为2密尔)，故胶黏剂里可选择粒径较小的颗粒进行混合，为避免第二芯片与第一焊线碰触导致短路，悬浮颗粒的粒子直径不得小于等于第一焊线弧高。
悬浮颗粒可由绝缘性高分子聚合物材料、铜、铝及其合金等金属球或其它刚性及导热性俱佳的材质制成，因此借由悬浮粒子的加入，可以改变胶黏剂的组成物特性，使胶黏剂的热膨胀系数降低而能减少胶黏剂与芯片及焊线间的热应力差距较大的问题，以免芯片接合部位发生分层、芯片裂损甚至金线断裂等问题。此外，在半液态的胶黏剂中混入固体粒子也可以有效减少胶材的流动性，使该第二芯片压合到胶黏层上以后不会产生偏位而能维持较佳的平面度；而且，金属材质制成的悬浮颗粒亦能增强芯片的散热效能，故而有助于解决叠晶结构运作时的热量积存问题。
附图说明
以下以较佳实施例配合附图进一步详细说明本发明的特点及功效：
附图1是本发明第一实施例的多芯片半导体封装件的剖示图；
附图2是本发明半导体封装件完成第一金线打线及布胶后，该胶黏层与第一金线线弧的局部放大示意图；
附图3A至附图3F是本发明第一实施例的多芯片半导体封装件的制作流程图；
附图4是本发明第二实施例的多芯片半导体封装件的剖示图；
附图5是本发明第三实施例的多芯片半导体封装件的剖示图；
附图6是本发明第四实施例的多芯片半导体封装件的剖示图；
附图7是本发明第五实施例的多芯片半导体封装件的剖示图；
附图8是现有叠晶型半导体封装件的剖示图；
附图9是现有美国专利第5,323,060号多芯片半导体封装件的剖示图；
附图10是现有美国专利第6,005,778号多芯片半导体封装件的剖示图；以及
附图11是现有美国专利第6,388,313号多芯片半导体封装件的剖示图。
符号说明
1，2，3，4，5，6半导体封装件    10，30，60基板
100基板顶面                     101基板底面
50导线架                        500芯片座
501管脚
11，21，31，41，51，61第一芯片
110，310，610第一芯片作用表面
111第一芯片非作用表面
112银胶                        613第一黏着层
614第二黏着层
12，32，42，52，62第一金线     320，620凸点
13，23，33，43胶黏层           63阻隔件
130，430胶材基质
131，231，331，431悬浮颗粒    14，24，34，44，64第二芯片
240第二芯片作用表面
141第二芯片非作用表面
15，25，55，65第二金线       16，46封装胶体
17焊球                       28第三芯片
h第一线弧弧高
H胶黏层高度(颗粒粒径)
h′第二线弧弧高
具体实施方式
以下即以附图配合各实施例详细说明本发明多芯片半导体封装件及其制法，各附图的组件种类、组件数量及结构仅按实施例内容简单绘制，并非依照实物等比例制成，本发明多芯片半导体封装件的实际的实施结构以及样式应较附图更为复杂。
实施例1
附图1所示为本发明第一实施例的多芯片半导体封装件的剖面示意图。如图所示，该半导体封装件1包括有一基板10，黏着于该基板10上的一第一芯片11，提供该基板10及第一芯片11电性连接的多条第一金线12，涂布于该第一芯片11上的胶黏层13，粘接至该胶黏层13上的第二芯片14，用以将第二芯片14电性连结至基板10的多条第二金线15，以及用以包覆该第一芯片11、第一金线12、第二芯片14及第二金线15的封装胶体16。
该基板10是采用一般双层或多层式基板，亦即于一由树脂、陶瓷或玻璃布等材料制成的基层上、下表面上布设由铜箔(Copper Foil)蚀刻形成的导电迹线(Conductive Trace Pattern)，此种基板为现用结构，故于此不另重复赘述。该基板10具有一顶面100及一相对的底面101，该顶面100上定义有多个提供芯片及金线接置的区域(未图标)，而基板10底面101则植接有成数组方式列置的焊球17，以供粘接于基板10上的第一芯片11及第二芯片14可借该焊球17与外界电性连接。
该第一芯片11是以如银胶(Silver Paste)或聚酰亚胺(PolyimideTape)胶片112等粘接到基板10顶面100的预设位置上，其具有一作用表面110及一相对的非作用表面111，该第一芯片11作用表面110的单侧、双侧或周侧布设有多条焊垫(未图标)，使第一芯片11上片(Die Bonding)到基板10上之后，该第一金线12能借焊垫(未图标)以与该第一芯片11的内部回路连结。
第一金线12焊接作业完成后，即可将该胶黏剂13涂布于第一芯片11作用表面110上未布设焊垫的区域。该胶黏剂13是由聚酰亚胺树脂、环氧树脂等绝缘或导电性胶材130为基质，混入多个颗粒131均匀搅拌所制成的胶状物质，其中，该胶黏剂13的涂层厚度便是借由该悬浮于胶材130内的颗粒131所决定。悬浮颗粒131的大小(即粒子直径，以下简称粒径)必须预先经过控制，如附图2所示，形成于第一芯片11与第二芯片14间的胶黏层13涂层厚度H是取决于悬浮于胶材130内的颗粒131粒径(亦称H)，颗粒粒径H范围一般介于1至8密尔，较佳者为5密尔；该颗粒131的粒径H必须大于该第一金线12线弧高出第一芯片11作用表面110的最大高度h(即线弧弧高)，以免第二芯片14压合到胶黏剂13上时误触到第一金线12引发短路产生。
胶黏剂13内的颗粒131是由高分子聚合物材质或如铜、铝、铜合金(如CuW)、铝合金(如AlN)等金属材质以及其它具有良好刚性(Rigidity)及导热性的材质，如碳硅化合物或硅粒等制成。为避免电传导性良好的悬浮颗粒131碰触到金线或芯片时会形成不当电性导接，打磨后具有特定粒径大小的颗粒131表面得视实际需要外覆一绝缘性薄层(未图标)。另一方面，在环氧树脂或聚酰亚胺等热膨胀系数极大的胶材130内混入悬浮颗粒131，可以降低胶黏剂13成品的热膨胀系数，继而减小胶黏剂13与芯片11，14间的热应力之差，故不致使芯片接合部位产生分层、芯片裂损等情况；再而，如铜铝等金属材质制成的悬浮颗粒131为胶黏剂13提供优良的导热性，因此第一芯片11与第二芯片14运作时产生的热量得通过悬浮颗粒131快速传递至外界环境，而有助于解决叠晶结构的热积存问题。
此外，由于该颗粒131粒径H仅需高出第一金线12弧高，使得该第二芯片14不致碰触到第一金线12即可，因此业内内士可以有效控制该胶黏层13的厚度，令第二芯片14黏设至第一芯片11后的整体封装件1高度较前述美国专利第5,323,060号案发明的封装件为低，而更加切合半导体封装件的薄化趋势。况且，在半液态的胶材基质130中添加固体粒子更可降低胶黏剂13的流动性，使第二芯片14压合到胶黏剂13上后能维持较佳的平面度，而不致出现芯片移位或胶剂溢流等问题。
第二芯片14粘接到胶黏剂13后，是利用多条第二金线15将该第二芯片14电性连接至基板10上。由于形成于第一芯片11与第二芯片14间的胶黏层13厚度已预先限定须大于第一金线12弧高，因此，完成上片的第二芯片14即使外伸出第一金线12上方亦不会有误触金线的疑虑，而使得该第二芯片14在芯片种类及芯片尺寸上具有更大的选择空间。
接着，另以附图3A至附图3F详细说明本发明多芯片半导体封装件的制作流程，该封装件结构里各细部定义以及组件名称，因前述实施例已叙明，在此遂不另重予赘述。
如附图3A及附图3B所示，先备妥一基板10，该基板10上预设有一芯片接置区(未图标)，再以点胶或画胶等方式将银胶112涂布于该芯片接置区上，以供一第一芯片11粘接。
如附图3C所示，以现用焊线作业将第一芯片11与基板10电性导接；其中，该焊线作业是在烘烤步骤(Die Bond Curing)结束后再以打线机(Bonder)(未图标)将该第一金线12的一端烧熔并焊接到第一芯片11作用表面110的焊垫(未图标)上，再上引外拉该第一金线12至基板10上以与该基板10的焊线垫(Fingers)(未图标)焊接，故焊线作业完成后，该第一金线12线弧会高出第一芯片11作用表面110一线弧高度h。
如附图3D所示，以网板印刷(Print Screening)或其它现用布胶方法将混有预设粒径颗粒131的胶黏剂13涂覆于第一芯片11作用表面110上，该胶黏剂13涂层的厚度H是由胶黏剂13内的悬浮颗粒131所决定，且该悬浮颗粒131的粒径大小须大于第一线弧弧高(即附图3C中h所示)。
接着，如附图3E所示，施予上片作业，令第二芯片14借其非作用表面141压合到该胶黏层13上，由于胶黏剂13的悬浮颗粒131粒径大于第一焊线12弧高，因此，当机器(未图标)压合第二芯片14到胶黏层13上时，该机器无须顾虑第二芯片15恐与第一金线12形成不当电性导接而刻意控制芯片压合力(Bond Force)，继而有效减少生产周期以及封装成本。
如附图3F所示，该第二芯片14与基板10亦可采用如同前述焊线方法进行导电连接。待第二金线15完成焊接后，将形成有第一芯片11、胶黏层13、第二芯片14及基板10的结构体置于封装模具(未图标)中进行模压作业(Molding)，以由封装树脂固化成型出包覆该第一芯片11、第一金线12、第二芯片14及第二金线15的封装胶体(如附图116所示)，即完成本发明的多芯片半导体封装件1的制造过程步骤。
实施例2
附图4所示为本发明第二实施例的多芯片半导体封装件的剖面示意图。如图所示，该第二实施例的半导体封装件结构2与前述第一实施例的结构大致相同，其不同处在于该第二芯片24于第二金线25焊接完成后，另于第二芯片24作用表面240的未设置焊垫区域(未图标)上涂覆一胶黏剂23，粘接至少一第三芯片28而形成一基板20上叠接三片芯片的多芯片模块式封装结构2；涂布于该第二芯片24上的胶黏剂23内亦悬浮有多条粒径预经筛选的颗粒231，且该颗粒231的粒径大小亦必须大于第二线弧弧高h′。因此，如同前述第二芯片24，第三芯片28在上片时亦不必虑及恐与第二金线25触接而对芯片尺寸多所限制，第三芯片28亦可选择大于等于该第一或第二芯片21，24尺寸的半导体芯片。
实施例3
附图5所示为本发明第三实施例的多芯片半导体封装件的剖面示意图。如图所示，该第三实施例的半导体封装件结构3与前述第一实施例的结构大致相同，其不同处在于第一金线32的焊接方式是采用反向焊接技术(Reverse Bond)；亦即，先在第一芯片31的作用表面310焊垫上形成焊接凸点320(Stud)，而后将第一金线32一端先烧结焊接到基板30的焊线垫(未图标)上，再上引内拉金线使该第一金线32的另一端缀接(Stitch Bond)到该凸点320上而完成第一金线32的焊接作业。利用反向焊接技术可以改变线弧走向，使第一芯片31上方的线弧高度变得极小(约2密尔以下)，因此胶黏层33内的悬浮颗粒331能采用直径较小的粒子来减少胶黏层33厚度，以缩减封装件3成品的整体高度。
实施例4
附图6所示为本发明第四实施例的多芯片半导体封装件的剖面示意图。如图所示，该第四实施例的半导体封装件结构4与前述第一实施例的结构大致相同，其不同处在于该胶黏层43是完全填满于第一芯片41与第二芯片44之间，包括位于第一芯片41上方的第一金线42部分皆完整包覆于该胶黏层43内，然为使胶黏层43高度不致受弧高影响而变得过厚，本实施例封装结构4乃采用反向焊接技术焊接该第一金线42。另一方面，由于胶黏剂43里有绝缘性基质胶材430隔离，且由绝缘性高分子聚合物或铜铝材质制得的悬浮颗粒431表面亦已预先涂布有一绝缘性薄层，故包覆于胶黏剂43内的金线42即使与悬浮颗粒431接触亦不致短路；并且，该第一芯片41与第二芯片44间因胶黏层43涂布完全而无空隙存在，故该封装胶体46成型时不会在第一芯片41与第二芯片44间形成气泡(Void)，封装件4不致于后续高温制造过程中发生气爆(Popcorn)，而能确保制成品的品质可靠性。
实施例5
附图7所示者为本发明第五实施例的多芯片半导体封装件的剖面示意图。如图所示，该第五实施例的半导体封装件结构5与前述第一实施例的结构大致相同，其不同处在于该第一芯片51是黏设于一导线架50的芯片座500上，故该第一金线52及第二金线55的一端俱会焊接到芯片座500周围的导线架50管脚501上，以借该管脚501供该第一芯片51及第二芯片54与外界电性连接。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的实质技术内容范围。本发明的实质技术内容是广义地定义于权利要求书中，任何他人所完成的技术实体或方法，若是与权利要求书中所定义者完全相同，或为一种等效的变更，均将被视为涵盖于此专利保护范围之内。

Claims (31)

1.一种多芯片半导体封装件，其特征在于，该多芯片半导体封装件是包括：
一芯片承载件；
至少一第一芯片，该第一芯片具有一作用表面及一相对的非作用表面，使该第一芯片借由其非作用表面与该芯片承载件粘接；
多条的第一焊线，其一端是焊接于该第一芯片的作用表面上，而另一端则焊接至该芯片承载件上，使该第一芯片与该芯片承载件间电性导接；
至少一第二芯片，其具有一作用表面及一相对的非作用表面；
一胶黏层，是涂布于该第一芯片的作用表面上，该胶黏层内悬浮有多条决定胶黏层厚度的颗粒，使该第二芯片以其非作用表面粘接到该第一芯片上后，形成于第一及第二芯片间的胶黏层厚度会大于该第一焊线弧高，其中，该胶黏层为一胶材基质中均匀悬浮有多个颗粒的胶状物质，且该悬浮颗粒表面涂覆一绝缘性薄层；
多条的第二焊线，用以电性连接该第二芯片与晶片承载件；以及
一封装胶体，用以包覆该第一芯片，第一焊线，第二芯片及第二焊线。
2.如权利要求1所述的多芯片半导体封装件，其特征在于，该多芯片半导体封装件为一叠晶型半导体封装件。
3.如权利要求1所述的多芯片半导体封装件，其特征在于，该芯片承载件为一基板。
4.如权利要求1所述的多芯片半导体封装件，其特征在于，该芯片承载件为一导线架。
5.如权利要求1所述的多芯片半导体封装件，其特征在于，该第一焊线为一金线。
6.如权利要求1所述的多芯片半导体封装件，其特征在于，该胶材基质为一绝缘性胶材。
7.如权利要求1所述的多芯片半导体封装件，其特征在于，该胶材基质为一导电性胶材。
8.如权利要求1所述的多芯片半导体封装件，其特征在于，该胶材基质是选自环氧树脂、聚酰亚胺材料所组成组群的一种所制成。
9.如权利要求1所述的多芯片半导体封装件，其特征在于，该悬浮颗粒是选自铜、铝、铜合金、铝合金、碳硅化合物、硅材质所组成组群的一种所制成。
10.如权利要求1所述的多芯片半导体封装件，其特征在于，该悬浮颗粒是由一绝缘性高分子聚合物材质所制成。
11.如权利要求1所述的多芯片半导体封装件，其特征在于，该悬浮颗粒为一高导热性及刚性的材料所制成。
12.如权利要求1所述的多芯片半导体封装件，其特征在于，该胶黏层的厚度是由该悬浮颗粒的粒子直径所决定。
13.如权利要求1所述的多芯片半导体封装件，其特征在于，该悬浮颗粒的粒子直径大于该第一焊线的弧高。
14.如权利要求1所述的多芯片半导体封装件，其特征在于，该第一焊线弧高是指第一焊线线弧高出该第一芯片作用表面的最大高度。
15.一种多芯片半导体封装件制法，其特征在于，该制法包含以下步骤：
备一芯片承载件；
将至少一第一芯片黏着至该芯片承载件上，该第一芯片具有一作用表面及一非作用表面；
以多条第一焊线焊连该第一芯片作用表面及该晶片承载件，使该第一芯片电性导接至芯片承载件上；
将一胶黏剂涂布至该第一芯片作用表面上，该胶黏剂内悬浮有多条具预设高度的颗粒，以借该颗粒决定胶黏层的形成厚度，其中，该悬浮颗粒表面涂覆一绝缘性薄层；
令至少一第二芯片借该胶黏剂粘接到第一芯片上，其特征在于，形成于该第一及第二芯片间的胶黏层其厚度大于该第一焊线弧高；
以多条第二焊线电性连接该第二芯片至该芯片承载件上；以及
用一封装胶体包覆该第一芯片、第一焊线、第二芯片及第二焊线。
16.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该多芯片半导体封装件为一叠晶型半导体封装件。
17.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该芯片承载件为一基板。
18.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该芯片承载件为一导线架。
19.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该第一焊线是以反向焊接技术进行焊接。
20.如权利要求19所述的多芯片半导体封装件制法，其特征在于，以反向焊接技术焊连该第一焊线前，该第一晶片作用表面上须先形成若干个焊接凸点。
21.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该胶黏层是以网板印刷技术涂布到该第一芯片上。
22.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该胶黏层为一胶材基质中均匀悬浮有多个颗粒的胶状物质。
23.如权利要求22所述的多芯片半导体封装件制法，其特征在于，该胶材基质为一绝缘性胶材。
24.如权利要求22所述的多芯片半导体封装件制法，其特征在于，该胶材基质为一导电性胶材。
25.如权利要求22所述的多芯片半导体封装件制法，其特征在于，该胶材基质是选自环氧树脂、聚酰亚胺材料所组成组群的一种所制成。
26.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该悬浮颗粒是选自铜、铝、铜合金、铝合金、碳硅化合物、硅材质所组成组群的一种所制成。
27.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该悬浮颗粒是由一绝缘性高分子聚合物材质所制成。
28.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该悬浮颗粒为一高导热性及刚性的材料所制成。
29.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该胶黏层的厚度是由该悬浮颗粒的粒子直径所决定。
30.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该悬浮颗粒的粒子直径大于该第一焊线的弧高。
31.如权利要求15所述的多芯片半导体封装件制法，其特征在于，该第一焊线弧高是指第一焊线线弧高出该第一芯片作用表面的最大高度。
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