CN117667817A - 一种Serdes接口的高速工业总线 - Google Patents
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Abstract
本发明公开了一种Serdes接口的高速工业总线，包括微控制单元；总线芯片；以及Serdes，所述Serdes包括串行器、解串器以及Serdes框架，所述Serdes框架配合串行器和解串器进行Serdes稳定高速通讯；其中，Serdes、微控制单元以及总线芯片之间通过sync通讯，所述总线芯片与Serdes间通过光纤通讯，涉及Serdes接口的工业总线领域。本发明Serdes接口中的串行器处理单元和解串器处理单元是基于Serdes通用架构设计的，利用该架构可以实现Serdes接口速度快，一般大于28GHz，最快可以达112Ghz，比普通百兆级PHY芯片通讯速率高两个数量级以上，数据同步周期可以轻松实现1us级别，接口响应速度有效提升；Serdes接口基于光通讯，几乎不受干扰，通讯稳定。
Description
技术领域
本发明涉及Serdes接口的工业总线领域，具体是一种Serdes接口的高速工业总线。
背景技术
SerDes是Serializer/Deserializer的缩写，即串行器和解串器，顾名思义是一种将并行数据转换成串行数据发送，将接收的串行数据转换成并行数据的"物理器件”。换言之，SerDes是一种需要数模硬件实现的，用于高速传输的“高级”串并转换器件，它是一种主流的时分多路复用(TDM)、点对点(P2P)的串行通信技术。即在发送端多路低速并行信号被转换成高速串行信号，经过传输媒体(光缆或铜线)，最后在接收端高速串行信号重新转换成低速并行信号。这种点对点的串行通信技术充分利用传输媒体的信道容量，减少所需的传输信道和器件引脚数目，提升信号的传输速度，从而大大降低通信成本。
Serdes基本架构和组成
常见的SerDes架构是一种基于8b/10b编码并且时钟嵌入进数据流中的架构，主要由物理介质相关子层(PMD)、物理媒介适配层(Physical Media Attachment,PMA)和物理编码子层(physical coder sublayer,PCS)所组成。PCS层负责数据流的编码/解码，是标准的可综合CMOS数字逻辑，可以硬逻辑实现，也可以使用FPGA软逻辑实现。PMA层是数模混合CML/CMOS电路，负责负责串化/解串化，是理解SerDes区别于并行接口的关键。PMD是负责串行信号传输的电气块。
高速工业总线芯片，通过常规PHY物理层芯片和网络连接，通信速度一般只能百兆级别。由于高速工业网络数据量越来越大，对实时性要求也越来越高，工业总线的通讯速率要达到千兆或十千兆，常规网线接口已经无法满足要求。我们提出了一种基于SerDes接口的高速工业总线，替代常见PHY芯片的物理层接口。
发明内容
本发明的目的在于提供一种Serdes接口的高速工业总线，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：一种Serdes接口的高速工业总线，包括微控制单元；
总线芯片；以及
Serdes，所述Serdes包括串行器、解串器以及Serdes框架，所述Serdes框架配合串行器和解串器进行Serdes稳定高速通讯；
其中，Serdes、微控制单元以及总线芯片之间通过sync通讯，所述总线芯片与Serdes间通过光纤通讯。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述Serdes框架中，包括串行器处理单元和解串器处理单元，且串行器处理单元和解串器处理单元通过时钟管理进行开源处理。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述串行器处理单元包括发送线、线性编码器以及传输信道，所述传输信道和线性编码器与发送线融合并对串行器进行发送处理。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述解码器处理单元包括接收线、线性编码器以及RX弹性缓冲器，所述RX弹性缓冲器和线性编码器与接收线融合并对解串器进行接收处理。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述时钟管理器内设有拓扑系统，该拓扑系统包括拓扑转换模块、逻辑处理模块以及表现模块，所述拓扑系统通过拓扑转换模块对串行器处理单元/解码器处理单元进行拓扑转换，所述逻辑处理模块对拓扑转换结果进行处理并生成逻辑信号，所述表现模块对逻辑信号输出。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述拓扑转换模块包括拓扑添加区块、拓扑识别区块以及模数转换区块，所述拓扑添加区块对串行器或解串器添加拓扑因子，所述拓扑识别区块根据拓扑因子识别串行器/解串器信号，所述模数转换区块通过串行器/解串器信号进行信号的串行/解码归类。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述逻辑处理模块包括与门区块、或门区块和非门区块，所述与门区块、或门区块和非门区块均与模数砖块区块信号连接。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述表现模块内设有表现区块，该表现区块与开源读写信号相同。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，在解码器处理单元中，所述线性编码器和RX弹性缓冲器配合向通道捆合表现输出。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述通道捆合表现输出为Serdes接口的备援机制。
与现有技术相比，本发明的有益效果是：
Serdes接口中的串行器处理单元和解串器处理单元是基于Serdes通用架构设计的，利用该架构可以实现
1、Serdes接口速度快，一般大于28GHz，最快可以达112Ghz，比普通百兆级PHY芯片通讯速率高两个数量级以上，数据同步周期可以轻松实现1us级别，接口响应速度有效提升；
2、Serdes接口基于光通讯，几乎不受干扰，通讯稳定；
3、在时钟管理器与开源进行信息构建的过程中，将构建信息进行拓扑化处理(即对于无序的时钟管理器处理元素利用拓扑化处理进行有序的位置排列)，其排列方式由时钟管理器与开源的读写协议决定(如低流速信息或高流速信息的前后处理时效进行排列分类)，从而解决时钟管理器内部信息排列错乱影响时钟管理器工作效率的问题；
4、通过线性编码器和RX弹性缓冲器配合向通道捆合表现输出、且通道捆合表现输出为Serdes接口的备援机制，可以平衡并简化Serdes接口的负载，提升Serdes接口的传输速度。
附图说明
图1为本发明一种Serdes接口的高速工业总线中Serdes通用框图；
图2为本发明一种Serdes接口的高速工业总线中常规高速工业总线芯片的结构图；
图3为本发明一种Serdes接口的高速工业总线中Serdes接口高速工业总线芯片的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。下面根据本发明的整体结构，对其实施例进行说明。
一种Serdes接口的高速工业总线，包括微控制单元，该总线芯片包括SPI和并口；
总线芯片，该总线芯片包括SPI和并口；以及
Serdes，所述Serdes包括串行器、解串器以及Serdes框架，所述Serdes框架配合串行器和解串器进行Serdes稳定高速通讯；
其中，Serdes、微控制单元以及总线芯片之间通过sync通讯，所述总线芯片与Serdes间通过光纤通讯。
实施例一
请参阅图2，在微控制单元与作为总线芯片的高速工业总线芯片进行通讯时，其内部所设置的SPI和并口会相互桥接，并通过sync通讯协议进行通讯，通过常规PHY物理层芯片(即图1中的φ1和φ2标志)和网络连接，通信速度一般只能百兆级别，由于高速工业网络数据量越来越大，对实时性要求也越来越高，工业总线的通讯速率要达到千兆或十千兆，常规网线接口已经无法满足要求，因此，其不能适用于千兆或十千兆的通讯需求，因此针对该通讯架构进行Serdes接口改进。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述Serdes框架中，包括串行器处理单元和解串器处理单元，且串行器处理单元和解串器处理单元通过时钟管理进行开源处理，所述串行器处理单元包括发送线、线性编码器以及传输信道，所述传输信道和线性编码器与发送线融合并对串行器进行发送处理，所述解码器处理单元包括接收线、线性编码器以及RX弹性缓冲器，所述RX弹性缓冲器和线性编码器与接收线融合并对解串器进行接收处理。
实施例二
请参阅图1，Serdes接口中的串行器处理单元和解串器处理单元是基于Serdes通用架构设计的，利用该架构可以实现
A.Serdes接口速度快，一般大于28GHz，最快可以达112Ghz，比普通百兆级PHY芯片通讯速率高两个数量级以上，数据同步周期可以轻松实现1us级别，接口响应速度有效提升。
B、Serdes接口基于光通讯，几乎不受干扰，通讯稳定。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，所述时钟管理器内设有拓扑系统，该拓扑系统包括拓扑转换模块、逻辑处理模块以及表现模块，所述拓扑系统通过拓扑转换模块对串行器处理单元/解码器处理单元进行拓扑转换，所述逻辑处理模块对拓扑转换结果进行处理并生成逻辑信号，所述表现模块对逻辑信号输出，所述拓扑转换模块包括拓扑添加区块、拓扑识别区块以及模数转换区块，所述拓扑添加区块对串行器或解串器添加拓扑因子，所述拓扑识别区块根据拓扑因子识别串行器/解串器信号，所述模数转换区块通过串行器/解串器信号进行信号的串行/解码归类，所述逻辑处理模块包括与门区块、或门区块和非门区块，所述与门区块、或门区块和非门区块均与模数砖块区块信号连接，所述表现模块内设有表现区块，该表现区块与开源读写信号相同。
实施例三
在时钟管理器与开源进行信息构建的过程中，将构建信息进行拓扑化处理(即对于无序的时钟管理器处理元素利用拓扑化处理进行有序的位置排列)，其排列方式由时钟管理器与开源的读写协议决定(如低流速信息或高流速信息的前后处理时效进行排列分类)，从而解决时钟管理器内部信息排列错乱影响时钟管理器工作效率的问题，是通过拓扑转换模块、逻辑处理模块以及表现模块综合配置；
具体的是拓扑添加区块对串行器或解串器添加拓扑因子，拓扑识别区块根据拓扑因子识别串行器/解串器信号，模数转换区块通过串行器/解串器信号进行信号的串行/解码归类，逻辑处理模块中与门区块、或门区块和非门区块均与模数砖块区块信号连接、然后通过表现区块与开源读写信号相同。
作为本发明再进一步的方案：一种Serdes接口的高速工业总线，在解码器处理单元中，所述线性编码器和RX弹性缓冲器配合向通道捆合表现输出，所述通道捆合表现输出为Serdes接口的备援机制。
实施例四
通过线性编码器和RX弹性缓冲器配合向通道捆合表现输出、且通道捆合表现输出为Serdes接口的备援机制，可以平衡并简化Serdes接口的负载，提升Serdes接口的传输速度。
本发明的工作原理是：在Serdes接口运转的过程中和时钟管理器与开源进行信息构建的过程中，将构建信息进行拓扑化处理(即对于无序的时钟管理器处理元素利用拓扑化处理进行有序的位置排列)，其排列方式由时钟管理器与开源的读写协议决定(如低流速信息或高流速信息的前后处理时效进行排列分类)，从而解决时钟管理器内部信息排列错乱影响时钟管理器工作效率的问题，是通过拓扑转换模块、逻辑处理模块以及表现模块综合配置；
具体的是拓扑添加区块对串行器或解串器添加拓扑因子，拓扑识别区块根据拓扑因子识别串行器/解串器信号，模数转换区块通过串行器/解串器信号进行信号的串行/解码归类，逻辑处理模块中与门区块、或门区块和非门区块均与模数砖块区块信号连接、然后通过表现区块与开源读写信号相同。
以上所述的，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (10)
1.一种Serdes接口的高速工业总线，其特征在于，包括微控制单元；
总线芯片；以及
Serdes，所述Serdes包括串行器、解串器以及Serdes框架，所述Serdes框架配合串行器和解串器进行Serdes稳定高速通讯；
其中，Serdes、微控制单元以及总线芯片之间通过sync通讯，所述总线芯片与Serdes间通过光纤通讯。
2.根据权利要求1所述的一种Serdes接口的高速工业总线，其特征在于，所述Serdes框架中，包括串行器处理单元和解串器处理单元，且串行器处理单元和解串器处理单元通过时钟管理进行开源处理。
3.根据权利要求2所述的一种Serdes接口的高速工业总线，其特征在于，所述串行器处理单元包括发送线、线性编码器以及传输信道，所述传输信道和线性编码器与发送线融合并对串行器进行发送处理。
4.根据权利要求2所述的一种Serdes接口的高速工业总线，其特征在于，所述解码器处理单元包括接收线、线性编码器以及RX弹性缓冲器，所述RX弹性缓冲器和线性编码器与接收线融合并对解串器进行接收处理。
5.根据权利要求2所述的一种Serdes接口的高速工业总线，其特征在于，所述时钟管理器内设有拓扑系统，该拓扑系统包括拓扑转换模块、逻辑处理模块以及表现模块，所述拓扑系统通过拓扑转换模块对串行器处理单元/解码器处理单元进行拓扑转换，所述逻辑处理模块对拓扑转换结果进行处理并生成逻辑信号，所述表现模块对逻辑信号输出。
6.根据权利要求5所述的一种Serdes接口的高速工业总线，其特征在于，所述拓扑转换模块包括拓扑添加区块、拓扑识别区块以及模数转换区块，所述拓扑添加区块对串行器或解串器添加拓扑因子，所述拓扑识别区块根据拓扑因子识别串行器/解串器信号，所述模数转换区块通过串行器/解串器信号进行信号的串行/解码归类。
7.根据权利要求5所述的一种Serdes接口的高速工业总线，其特征在于，所述逻辑处理模块包括与门区块、或门区块和非门区块，所述与门区块、或门区块和非门区块均与模数砖块区块信号连接。
8.根据权利要求5所述的一种Serdes接口的高速工业总线，其特征在于，所述表现模块内设有表现区块，该表现区块与开源读写信号相同。
9.根据权利要求4所述的一种Serdes接口的高速工业总线，其特征在于，在解码器处理单元中，所述线性编码器和RX弹性缓冲器配合向通道捆合表现输出。
10.根据权利要求9所述的一种Serdes接口的高速工业总线，其特征在于，所述通道捆合表现输出为Serdes接口的备援机制。
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