CN115938945B - 屏蔽栅功率器件及其制备方法 - Google Patents

Abstract

本发明涉及一种屏蔽栅功率器件及其制备方法。屏蔽栅功率器件的制备方法包括：提供半导体层；于半导体层内形成沟槽；于沟槽内形成屏蔽栅介质层；刻蚀屏蔽栅介质层，以于屏蔽栅介质层内形成屏蔽栅沟槽；于屏蔽栅沟槽内形成屏蔽栅极，屏蔽栅极的上表面不低于屏蔽栅介质层的上表面；至少于屏蔽栅极裸露的表面和沟槽裸露的侧壁形成栅极介质层；于沟槽内形成栅极，栅极位于屏蔽栅极上。本发明可以通过刻蚀工艺控制沟槽底部的屏蔽栅介质层的厚度，可以使得沟槽底部的屏蔽栅介质层的厚度比沟槽侧壁的屏蔽栅介质层的厚度要厚，并且可以消除屏蔽栅极底部的尖端，从而可以降低电场强度，提高耐压，确保器件不会轻易在沟槽的底部被击穿。

Description

屏蔽栅功率器件及其制备方法

技术领域

本发明涉及半导体技术领域，特别是涉及一种屏蔽栅功率器件及其制备方法。

背景技术

在功率MOSFET（Metal-Oxide-Semiconductor Field-Effect Transistor，金属-氧化物半导体场效应晶体管）器件中，由于屏蔽栅沟槽（Shielded Gate Transistor，SGT）MOSFTE作为比较先进的功率器件，相较于传统的沟槽MOSFET具有更低的导通电阻、更快的开关速度等优点，在很多领域得到了广泛的应用。

一种屏蔽栅沟槽MOSFET的结构如图1所示，具体可以包括：半导体层10、沟槽11、屏蔽栅极12、屏蔽栅介质层13、隔离介质层14、栅极15及栅极介质层16。由于屏蔽栅介质层13一般是沿着所述沟槽11的内壁生长或者叠加沉积工艺而形成，会使得所述沟槽11底部的所述屏蔽栅介质层13的厚度小于所述沟槽11侧壁的所述屏蔽栅介质层13的厚度，且所述屏蔽栅极12的底部会呈尖端形状，会使得所述屏蔽栅极12的底部存在较强的电场，从而会导致所述屏蔽栅介质层13的耐压不足，器件容易在所述沟槽11的底部被击穿。

发明内容

鉴于上述现有技术的不足，本发明的目的在于提供一种屏蔽栅功率器件及其制备方法，旨在解决现有屏蔽栅沟槽MOSFET中，由于所述沟槽底部的所述屏蔽栅介质层的厚度小于所述沟槽侧壁的所述屏蔽栅介质层的厚度，且所述屏蔽栅极的底部会呈尖端形状，会使得所述屏蔽栅极的底部存在较强的电场，从而会导致所述屏蔽栅介质层的耐压不足，器件容易在所述沟槽的底部被击穿的问题。

第一方面，本发明提供了一种屏蔽栅功率器件的制备方法，包括：

提供半导体层；

于所述半导体层内形成沟槽；

于所述沟槽内形成屏蔽栅介质层，所述屏蔽栅介质层的上表面低于所述沟槽的顶面；

刻蚀所述屏蔽栅介质层，以于所述屏蔽栅介质层内形成屏蔽栅沟槽；

于所述屏蔽栅沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面不低于所述屏蔽栅介质层的上表面；

至少于所述屏蔽栅极裸露的表面和所述沟槽裸露的侧壁形成栅极介质层；

于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极上。

本发明的屏蔽栅功率器件的制备方法中，通过先在所述沟槽内形成所述屏蔽栅介质层，再刻蚀所述屏蔽栅介质层形成所述屏蔽栅沟槽，可以通过刻蚀工艺控制所述沟槽底部的所述屏蔽栅介质层的厚度，可以使得所述沟槽底部的所述屏蔽栅介质层的厚度比所述沟槽侧壁的所述屏蔽栅介质层的厚度要厚，并且可以消除所述屏蔽栅极底部的尖端，从而可以降低电场强度，提高耐压，确保器件不会轻易在所述沟槽的底部被击穿。同时，以通过刻蚀工艺控制所述沟槽底部的所述屏蔽栅介质层的厚度，可以使得所述沟槽底部的所述屏蔽栅介质层的厚度增加，可以降低器件的源漏电容Cds，提高器件的开关速度，降低开关损耗。

在其中一个实施例中，于所述半导体层内形成沟槽，包括：

于所述半导体层的上表面形成图形化掩膜层，所述图形化掩膜层内具有开口图形，所述开口图形定义成所述沟槽的形状和位置；

基于所述图形化掩膜层刻蚀所述半导体层，以于所述半导体层内形成所述沟槽。

在其中一个实施例中，于所述半导体层的上表面形成图形化掩膜层，包括：

于所述半导体层的上表面形成第一掩膜层；

于所述第一掩膜层的上表面形成第二掩膜层；

图形化所述第一掩膜层和所述第二掩膜层，以得到包括第一图形化掩膜层和第二图形化掩膜层的所述图形化掩膜层。

在其中一个实施例中，于所述沟槽内形成屏蔽栅介质层，包括：

于所述沟槽的侧壁和底部形成第一屏蔽栅介质材料层；

于所述沟槽内及所述图形化掩膜层的上表面形成第二屏蔽栅介质材料层；

去除位于所述图形化掩膜层上表面的第二屏蔽栅介质材料、位于所述沟槽内的部分所述第一屏蔽栅介质材料层和部分所述第二屏蔽栅介质材料层，以得到第一屏蔽栅介质层和第二屏蔽栅介质层，所述第一屏蔽栅介质层和所述第二屏蔽栅介质层共同构成所述屏蔽栅介质层。

在其中一个实施例中，刻蚀所述屏蔽栅介质层，以于所述屏蔽栅介质层内形成屏蔽栅沟槽，包括：

于所述沟槽内形成侧墙，所述侧墙位于所述屏蔽栅介质层上，且所述侧墙之间具有开口；

基于所述侧墙刻蚀所述屏蔽栅介质层，以于所述屏蔽栅极介质层内形成所述屏蔽栅沟槽。

在其中一个实施例中，于所述沟槽内形成侧墙之前，还包括：于所述图形化掩膜层的上表面、所述沟槽裸露的侧壁及所述屏蔽栅介质层的上表面形成牺牲层；

基于所述侧墙刻蚀所述屏蔽栅介质层之前，还包括：基于所述侧墙刻蚀所述开口暴露出的所述牺牲层；

于所述屏蔽栅沟槽内形成屏蔽栅极之后，至少于所述屏蔽栅极裸露的表面和所述沟槽裸露的侧壁形成栅极介质层之前，还包括：去除所述侧墙；

去除所述侧墙之后，还包括：去除所述牺牲层和所述图形化掩膜层。

在其中一个实施例中，于所述沟槽内形成侧墙，包括：

形成侧墙材料层，所述侧墙材料层覆盖所述牺牲层的表面，且填满所述沟槽；

去除位于所述图形化掩膜层上的所述侧墙材料层，并回刻位于所述沟槽内的所述侧墙材料层，以得到所述侧墙。

在其中一个实施例中，至少于所述屏蔽栅极裸露的表面和所述沟槽裸露的侧壁形成栅极介质层，包括：

采用热氧化工艺于所述屏蔽栅极裸露的表面、所述沟槽裸露的侧壁及所述半导体层的上表面形成所述栅极介质层。

在其中一个实施例中，位于所述沟槽底部的所述屏蔽栅介质层的厚度大于或等于位于所述沟槽侧壁的所述屏蔽栅介质层的厚度。

第二方面，本发明还提供一种屏蔽栅功率器件，所述屏蔽栅功率器件采用如第一方面中所述的屏蔽栅功率器件的制备方法制备而得到。

附图说明

为了更清楚地说明本发明实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有的一种屏蔽栅沟槽MOSFET的截面结构示意图；

图2为一实施例中提供的屏蔽栅功率器件的制备方法的流程图；

图3为一实施例中提供的屏蔽栅功率器件的制备方法中步骤S10所得结构的截面结构示意图；

图4为一实施例中提供的屏蔽栅功率器件的制备方法中步骤S20所得结构的截面结构示意图；

图5至图7为一实施例中提供的屏蔽栅功率器件的制备方法中步骤S30所得结构的截面结构示意图；

图8至图9为一实施例中提供的屏蔽栅功率器件的制备方法中步骤S40所得结构的截面结构示意图；

图10为一实施例中提供的屏蔽栅功率器件的制备方法中步骤S50所得结构的截面结构示意图；

图11为一实施例中提供的屏蔽栅功率器件的制备方法中步骤S60所得结构的截面结构示意图；

图12为一实施例中提供的屏蔽栅功率器件的制备方法中步骤S70所得结构的截面结构示意图。

附图标记说明：

10、半导体衬底；11、沟槽；12、屏蔽栅极；13、屏蔽栅介质层；14、隔离介质层；15、栅极；16、栅极介质层；20、半导体层；21、沟槽；22、图形化掩膜层；221、第一图形化掩膜层；222、第二图形化掩膜层；23、屏蔽栅介质层；231、第一屏蔽栅介质材料层；232、第二屏蔽栅介质材料层；233、第一屏蔽栅介质层；234、第二屏蔽栅介质层；24、牺牲层；25、侧墙；26、开口；27、屏蔽栅沟槽；28、屏蔽栅极；29、栅极介质层；30、栅极。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分；举例来说，可以将第一掺杂类型成为第二掺杂类型，且类似地，可以将第二掺杂类型成为第一掺杂类型；第一掺杂类型与第二掺杂类型为不同的掺杂类型，譬如，第一掺杂类型可以为P型且第二掺杂类型可以为N型，或第一掺杂类型可以为N型且第二掺杂类型可以为P型。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应明白，当术语“组成”和/或“包括”在该说明书中使用时，可以确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。同时，在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

本发明提供了一种屏蔽栅功率器件的制备方法，如图2所示，屏蔽栅功率器件的制备方法可以包括如下步骤：

S10：提供半导体层；

S20：于所述半导体层内形成沟槽；

S30：于所述沟槽内形成屏蔽栅介质层，所述屏蔽栅介质层的上表面低于所述沟槽的顶面；

S40：刻蚀所述屏蔽栅介质层，以于所述屏蔽栅介质层内形成屏蔽栅沟槽；

S50：于所述屏蔽栅沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面不低于所述屏蔽栅介质层的上表面；

S60：至少于所述屏蔽栅极裸露的表面和所述沟槽裸露的侧壁形成栅极介质层；

S70：于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极上。

本发明的屏蔽栅功率器件的制备方法中，通过先在所述沟槽内形成所述屏蔽栅介质层，再刻蚀所述屏蔽栅介质层形成所述屏蔽栅沟槽，可以通过刻蚀工艺控制所述沟槽底部的所述屏蔽栅介质层的厚度，可以使得所述沟槽底部的所述屏蔽栅介质层的厚度比所述沟槽侧壁的所述屏蔽栅介质层的厚度要厚，并且可以消除所述屏蔽栅极底部的尖端，从而可以降低电场强度，提高耐压，确保器件不会轻易在所述沟槽的底部被击穿。同时，以通过刻蚀工艺控制所述沟槽底部的所述屏蔽栅介质层的厚度，可以使得所述沟槽底部的所述屏蔽栅介质层的厚度增加，可以降低器件的源漏电容Cds，提高器件的开关速度，降低开关损耗。

在步骤S10中，请参阅图2中的S10步骤及图3，提供半导体层20。

作为示例，所述半导体层20可以为至少一层的掺杂层，譬如，以为至少一层的外延掺杂层；此时，所述半导体层20可以形成于衬底（未示出）上。当然，在其他示例中，所述半导体层20也可以为掺杂衬底。需要说明的是，所述半导体层20中的掺杂浓度范围可以根据实际情况进行设置，此处不做限定。

作为示例，所述半导体层20的材料可以包括但不仅限于硅、硅锗、碳化硅、氮化镓或其他适合的半导体材料等等。

在步骤S20中，请参阅图2中的S20步骤及图4，于所述半导体层20内形成沟槽21。

作为示例，步骤S20可以包括如下步骤：

S201：于所述半导体层20的上表面形成图形化掩膜层22，所述图形化掩膜层22内具有开口图形（未标示出），所述开口图形定义成所述沟槽21的形状及位置；

S202：基于所述图形化掩膜层22刻蚀所述半导体层20，以于所述半导体层20内形成所述沟槽21，如图4所示。

作为示例，步骤S201可以包括如下步骤：

S2011：于所述半导体层20的上表面形成第一掩膜层（未标示出）；

S2012：于所述第一掩膜层的上表面形成第二掩膜层（未标示出）；

S2013：图形化所述第一掩膜层和所述第二掩膜层，以得到包括第一图形化掩膜层221和第二图形化掩膜层222的所述图形化掩膜层22，如图4所示。

作为示例，步骤S2011中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述半导体层20的上表面形成氧化物层作为所述第一掩膜层。所述第一掩膜层的厚度可以根据实际需要进行设置，此处不做限定。

作为示例，步骤S2012中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述第一掩膜层的上表面形成氮化物层作为所述第二掩膜层。所述第二掩膜层的厚度可以根据实际需要进行设置，此处不做限定；本实施例中，第二掩膜层的厚度可以大于所述第一掩膜层的厚度。

作为示例步骤S2013可以包括如下步骤：

S20131：于所述第二掩膜层的上表面形成光刻胶层（未示出）；

S20132：对所述光刻胶层进行曝光下映，以形成图形化光刻胶层；

S20133：基于所述图形化光刻胶层刻蚀所述第二掩膜层和所述第一掩膜层，以得到所述第一图形化掩膜层221和所述第二图形化掩膜层222；

S20134：去除所述图形化光刻胶层。

需要说明的是，图4中以所述图形化掩膜层22包括第一图形化掩膜层221和第二图形化掩膜层222作为示例，在其他示例中，所述图形化掩膜层22还可以为单层结构，譬如，所述图形化掩膜层22还可以为图形化氧化物层或图形化氮化物层等等。

作为示例，所述沟槽21的深度小于所述半导体层20的厚度。

作为示例，所述沟槽21的纵截面形状可以为但不仅限于如图4所示的U型，所述沟槽21的纵截面形状还可以为倒梯形或矩形等等。

作为示例，步骤S20中形成的所述沟槽21的数量可以根据实际需要进行设置，图4中仅以所述沟槽21的数量为两个作为示例，在其他示例中，所述沟槽21的数量并不以图4中的数量为限，还可以为一个、三个、四个、五个、六个或更多个等等。

在步骤S30中，请参阅图2中的S30步骤及图5至图7，于所述沟槽21内形成屏蔽栅介质层23，所述屏蔽栅介质层23的上表面低于所述沟槽21的顶面。

作为示例，步骤S30可以包括如下步骤：

S301：于所述沟槽21的侧壁和底部形成第一屏蔽栅介质材料层231，如图5所示；

S302：于所述沟槽21内及所述图形化掩膜层22的上表面形成第二屏蔽栅介质材料层232，如图6所示；

S303：去除位于所述图形化掩膜层22上表面的第二屏蔽栅介质材料232、位于所述沟槽21内的部分所述第一屏蔽栅介质材料层231和部分所述第二屏蔽栅介质材料层232，以得到第一屏蔽栅介质层233和第二屏蔽栅介质层234，所述第一屏蔽栅介质层233和所述第二屏蔽栅介质层234共同构成所述屏蔽栅介质层23，如图7所示。

作为示例，步骤S301中，可以采用但不仅限于热氧化工艺于所述沟槽21的侧壁和底部形成氧化物层作为所述第一屏蔽栅介质材料层231。所述第一屏蔽栅介质材料层231的厚度可以根据实际需要进行设置，此处不做限定。

作为示例，步骤S302中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺沉积氧化物层作为所述第二屏蔽栅介质材料层232。

作为示例，步骤S303中，可以先采用但不仅限于化学机械研磨工艺或刻蚀工艺，去除位于所述图形化掩膜层22上表面的第二屏蔽栅介质材料232，然后再采用但不仅限于干法刻蚀工艺去除位于所述沟槽21内的部分所述第一屏蔽栅介质材料层231和部分所述第二屏蔽栅介质材料层232，以得到第一屏蔽栅介质层233和第二屏蔽栅介质层234。

在步骤S40中，请参阅图2中的S40步骤及图8至图9，刻蚀所述屏蔽栅介质层23，以于所述屏蔽栅介质层23内形成屏蔽栅沟槽27。

作为示例，步骤S40可以包括如下步骤：

S401：于所述沟槽21内形成侧墙25，所述侧墙25位于所述屏蔽栅介质层23上，且所述侧墙25之间具有开口26，如图8所示；

S402：基于所述侧墙25刻蚀所述屏蔽栅介质层23，以于所述屏蔽栅极介质层23内形成所述屏蔽栅沟槽27，如图9所示。

作为示例，步骤S401之前，还可以包括如下步骤：

于所述图形化掩膜层22的上表面、所述沟槽21裸露的侧壁及所述屏蔽栅介质层23的上表面形成牺牲层24。

具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺于所述图形化掩膜层22的上表面、所述沟槽21裸露的侧壁及所述屏蔽栅介质层23的上表面形成氧化物层作为所述牺牲层24。所述牺牲层24的厚度可以根据实际需要进行设置，此处不做限定。

作为示例，步骤S401可以包括如下步骤：

S4011：形成侧墙材料层（未示出），所述侧墙材料层覆盖所述牺牲层24的表面，且填满所述沟槽21；可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成所述侧墙材料层；所述侧墙材料层可以包括但不仅限于氮化物侧墙，譬如，氮化硅侧墙等等；

S4012：去除位于所述图形化掩膜层22上的所述侧墙材料层，并回刻位于所述沟槽21内的所述侧墙材料层，以得到所述侧墙24；具体的，可以先采用但不仅限于化学机械研磨工艺或刻蚀工艺去除位于所述图形化掩膜层22上的所述侧墙材料层；再采用但不仅限于干法刻蚀工艺回刻位于所述沟槽21内的所述侧墙材料层，以得到所述侧墙24。

作为示例，步骤S402中，可以采用但不仅限于干法刻蚀工艺基于所述侧墙25刻蚀所述屏蔽栅介质层23，以于所述屏蔽栅极介质层23内形成所述屏蔽栅沟槽27。需要说明的是，基于所述侧墙25刻蚀所述屏蔽栅介质层23之前，还包括基于所述侧墙25刻蚀所述开口26暴露出的所述牺牲层24的步骤。

作为示例，形成所述屏蔽栅沟槽27之后，位于所述沟槽21底部的所述屏蔽栅介质层23的厚度可以大于或等于位于所述沟槽21侧壁的所述屏蔽栅介质层23的厚度。本实施例中，位于所述沟槽21底部的所述屏蔽栅介质层23的厚度大于位于所述沟槽21侧壁的所述屏蔽栅介质层23的厚度。

需要说明的是，在基于所述侧墙25刻蚀所述屏蔽栅介质层23，以于所述屏蔽栅极介质层23内形成所述屏蔽栅沟槽27，可以通过刻蚀工艺的控制来达到控制所述沟槽21底部的所述屏蔽栅介质层23的厚度的目的，可以使得所述沟槽21底部的所述屏蔽栅介质层23的厚度比所述沟槽21侧壁的所述屏蔽栅介质层23的厚度要厚，并且可以消除后续形成的屏蔽栅极底部的尖端，从而可以降低电场强度，提高耐压，确保器件不会轻易在所述沟槽21的底部被击穿。同时，以通过刻蚀工艺控制所述沟槽21底部的所述屏蔽栅介质层23的厚度，可以使得所述沟槽21底部的所述屏蔽栅介质层23的厚度增加，可以降低器件的源漏电容Cds，提高器件的开关速度，降低开关损耗。

在步骤S50中，请参阅图2中的S50步骤及图10，于所述屏蔽栅沟槽27内形成屏蔽栅极28，所述屏蔽栅极28的上表面不低于所述屏蔽栅介质层23的上表面。

作为示例，步骤S50可以包括如下步骤：

S501：于所述沟槽21内、所述屏蔽栅沟槽27内和所述半导体层20上形成屏蔽栅极材料层（未示出）；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等等于所述沟槽21内和所述半导体层20上形成屏蔽栅极材料层；

S502：去除位于所述半导体层20上的所述屏蔽栅极材料层；具体的，可以采用但不仅限于化学机械研磨工艺或刻蚀工艺去除位于所述半导体层20上的所述屏蔽栅极材料层；

S503：回刻去除位于所述沟槽21内的所述屏蔽栅材料层，以得到所述屏蔽栅极28；具体的，可以采用但不仅限于干法刻蚀工艺回刻去除位于所述沟槽21内的所述屏蔽栅材料层。

作为示例，所述屏蔽栅极28可以包括但不仅限于多晶硅屏蔽栅极。

作为示例，步骤S50之后，还可以包括如下步骤：

去除所述侧墙25。具体的，可以采用但不仅限于干法刻蚀工艺或湿法刻蚀工艺去除所述侧墙25。

作为示例，去除所述侧墙25之后，还可以包括：去除所述牺牲层24和所述图形化掩膜层22。具体的，可以采用干法刻蚀工艺或湿法刻蚀工艺去除所述牺牲层24和所述图形化掩膜层22；也可以先采用化学机械研磨工艺去除位于所述图形化掩膜层22上表面的所述牺牲层24和所述图形化掩膜层22，然后再采用刻蚀工艺去除位于所述沟槽21内的所述牺牲层24。

在步骤S60中，请参阅图2中的S60步骤及图11，至少于所述屏蔽栅极28裸露的表面和所述沟槽21裸露的侧壁形成栅极介质层29。

作为示例，可以采用但不仅限于热氧化工艺于于所述屏蔽栅极28裸露的表面、所述沟槽21裸露的侧壁及所述半导体层20的上表面形成氧化物层作为所述栅极介质层29。所述栅极介质层29的厚度可以根据实际需要进行设置，此处不做限定。

在步骤S70中，请参阅图2中的S70步骤及图12，于所述沟槽21内形成栅极30，所述栅极30位于所述屏蔽栅极29上。

作为示例，步骤S70可以包括如下步骤：

S701：于所述沟槽21内和所述沟槽21之外的所述栅极介质层29的上表面形成栅极材料层（未示出）；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成多晶硅层作为所述栅极材料层；

S702：去除位于所述沟槽21之外的所述栅极介质层29上表面的栅极材料层，保留于所述沟槽21内的所述栅极材料层即为所述栅极30；具体的可以采用但不仅限于化学机械研磨工艺或刻蚀工艺去除位于所述沟槽21之外的所述栅极介质层29上表面的栅极材料层。

作为示例，所述栅极30可以无孔隙填满所述沟槽21。

作为示例，步骤S70之后，还可以包括如下步骤：

于所述半导体层20内形成体区（未示出），所述体区位于所述沟槽21相对的两侧；

于所述体区内形成源极（未示出）；

形成栅极电极（未示出）、源极电极（未示出）及漏极电极（未示出），所述栅极电极与所述栅极30电连接；所述源极电极贯穿所述源极，并延伸至所述体区内；所述漏极电极与所述半导体层10的下表面电连接。具体的，所述漏极电极可以位于所述半导体层10的下表面。

在另一个实施例中，请继续参阅图2至图12，本发明还提供一种屏蔽栅功率器件，所述屏蔽栅功率器件可以采用如上一实施例中所述的屏蔽栅功率器件的制备方法制备而得到。所述屏蔽栅功率器件的具体结构可以参阅图2至图12及相关文字描述，此处不再累述。

应该理解的是，虽然如上的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (6)

1.一种屏蔽栅功率器件的制备方法，其特征在于，包括：

提供半导体层；

于所述半导体层内形成沟槽，包括：于所述半导体层的上表面形成图形化掩膜层，所述图形化掩膜层内具有开口图形，所述开口图形定义成所述沟槽的形状和位置；基于所述图形化掩膜层刻蚀所述半导体层，以于所述半导体层内形成所述沟槽；

于所述沟槽内形成屏蔽栅介质层，所述屏蔽栅介质层的上表面低于所述沟槽的顶面；

于所述图形化掩膜层的上表面、所述沟槽裸露的侧壁及所述屏蔽栅介质层的上表面形成牺牲层；

于所述沟槽内形成侧墙，所述侧墙位于所述牺牲层的上表面，且所述侧墙之间具有开口；

基于所述侧墙刻蚀所述开口暴露出的所述牺牲层；

基于所述侧墙刻蚀所述屏蔽栅介质层，以于所述屏蔽栅介质层内形成屏蔽栅沟槽；位于所述沟槽底部的所述屏蔽栅介质层的厚度大于或等于位于所述沟槽侧壁的所述屏蔽栅介质层的厚度；

于所述屏蔽栅沟槽内形成屏蔽栅极，所述屏蔽栅极的上表面不低于所述屏蔽栅介质层的上表面；

去除所述侧墙；

去除所述牺牲层和所述图形化掩膜层；

至少于所述屏蔽栅极裸露的表面和所述沟槽裸露的侧壁形成栅极介质层；

于所述沟槽内形成栅极，所述栅极位于所述屏蔽栅极上。

2.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于，于所述半导体层的上表面形成图形化掩膜层，包括：

于所述半导体层的上表面形成第一掩膜层；

于所述第一掩膜层的上表面形成第二掩膜层；

图形化所述第一掩膜层和所述第二掩膜层，以得到包括第一图形化掩膜层和第二图形化掩膜层的所述图形化掩膜层。

3.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于，于所述沟槽内形成屏蔽栅介质层，包括：

于所述沟槽的侧壁和底部形成第一屏蔽栅介质材料层；

于所述沟槽内及所述图形化掩膜层的上表面形成第二屏蔽栅介质材料层；

去除位于所述图形化掩膜层上表面的第二屏蔽栅介质材料、位于所述沟槽内的部分所述第一屏蔽栅介质材料层和部分所述第二屏蔽栅介质材料层，以得到第一屏蔽栅介质层和第二屏蔽栅介质层，所述第一屏蔽栅介质层和所述第二屏蔽栅介质层共同构成所述屏蔽栅介质层。

4.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于，于所述沟槽内形成侧墙，包括：

形成侧墙材料层，所述侧墙材料层覆盖所述牺牲层的表面，且填满所述沟槽；

去除位于所述图形化掩膜层上的所述侧墙材料层，并回刻位于所述沟槽内的所述侧墙材料层，以得到所述侧墙。

5.根据权利要求1所述的屏蔽栅功率器件的制备方法，其特征在于，至少于所述屏蔽栅极裸露的表面和所述沟槽裸露的侧壁形成栅极介质层，包括：

采用热氧化工艺于所述屏蔽栅极裸露的表面、所述沟槽裸露的侧壁及所述半导体层的上表面形成所述栅极介质层。

6.一种屏蔽栅功率器件，其特征在于，所述屏蔽栅功率器件采用如权利要求1至5中任一项所述的屏蔽栅功率器件的制备方法制备而得到。