[go: up one dir, main page]

CN114823650A - 封装结构及其制造方法 - Google Patents

封装结构及其制造方法 Download PDF

Info

Publication number
CN114823650A
CN114823650A CN202210343559.9A CN202210343559A CN114823650A CN 114823650 A CN114823650 A CN 114823650A CN 202210343559 A CN202210343559 A CN 202210343559A CN 114823650 A CN114823650 A CN 114823650A
Authority
CN
China
Prior art keywords
groove
transparent cover
trench
cover plate
chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210343559.9A
Other languages
English (en)
Inventor
杨先方
田忠原
李鹏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JCET Group Co Ltd
Original Assignee
Jiangsu Changjiang Electronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jiangsu Changjiang Electronics Technology Co Ltd filed Critical Jiangsu Changjiang Electronics Technology Co Ltd
Priority to CN202210343559.9A priority Critical patent/CN114823650A/zh
Publication of CN114823650A publication Critical patent/CN114823650A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02373—Layout of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73257—Bump and wire connectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本发明提供一种封装结构及其制造方法。封装结构包括：基板，芯片，塑封层，透明盖板；芯片设于基板上，与其电性连接；塑封层覆盖基板并包覆芯片侧面，塑封层表面设置有呈凹槽状的窗口区，窗口区底面设置有呈凹槽状的空腔区，空腔区开口面积小于窗口区，窗口区和空腔区至少暴露芯片部分表面区域；透明盖板设置于窗口区内，其侧面和底面与塑封层之间填充有粘结剂，两者密封固定；透明盖板至少于其底面和侧面中的一处形成有至少一条第一沟槽，粘结剂填充于第一沟槽内，第一沟槽具有位于透明盖板表面侧的第一端和与其相背离的第二端，当第一沟槽形成于透明盖板底面时，第一沟槽位于窗口区底面上方且第一沟槽第二端宽度大于第一沟槽第一端宽度。

Description

封装结构及其制造方法
技术领域
本发明涉及电子封装技术领域，具体地涉及一种封装结构及其制造方法。
背景技术
随着拍照、摄像等光影技术的发展，影像传感芯片作为可以将接收的光信号转换为电信号的功能影像传感芯片可用于电子产品的摄像头中，有巨大的市场需求。该类芯片封装结构中需要在芯片上方覆盖透明盖板而同时起到透光和保护的作用，透明盖板和芯片之间形成空腔，然而此种封装结构在回流焊过程中，透明盖板因为内外气压差的原因，易受压力差作用而剥离。
发明内容
本发明的目的在于提供一种封装结构及其制造方法。
本发明提供一种封装结构，包括：
基板，芯片，塑封层，透明盖板；
所述芯片设于所述基板上，与其电性连接；
所述塑封层覆盖所述基板并包覆所述芯片侧面，所述塑封层表面设置有呈凹槽状的窗口区，所述窗口区底面设置有呈凹槽状的空腔区，所述空腔区开口面积小于所述窗口区，所述窗口区和所述空腔区至少暴露所述芯片部分表面区域；
所述透明盖板设置于所述窗口区内，其侧面和底面与所述塑封层之间填充有粘结剂，两者密封固定；
所述透明盖板至少于其底面和侧面中的一处形成有至少一条第一沟槽，所述粘结剂填充于所述第一沟槽内，所述第一沟槽具有位于所述透明盖板表面侧的第一端和与其相背离的第二端，当所述第一沟槽形成于所述透明盖板底面时，所述第一沟槽位于所述窗口区底面上方且所述第一沟槽第二端宽度大于所述第一沟槽第一端宽度。
作为本发明的进一步改进，所述塑封层至少于所述窗口区的内壁面和底面中的一处形成有至少一条第二沟槽，所述粘结剂填充于所述第二沟槽内，所述第二沟槽具有位于所述塑封层表面侧的第一端和与其背离的第二端，当所述第二沟槽位于所述窗口区底面时，所述第二沟槽第二端宽度大于所述第二沟槽第一端宽度。
作为本发明的进一步改进，所述芯片表面设置有感光区，所述窗口区和所述空腔区暴露所述感光区。
作为本发明的进一步改进，所述第一沟槽设置于所述透明盖板底面，所述第二沟槽设于所述窗口区底面。
作为本发明的进一步改进，所述透明盖板呈四边形，所述窗口区形状与其相对应，平面方向上，所述第一沟槽呈“口”字形沿所述透明盖板底面四条侧边区域分布，所述第二沟槽呈“口”字形沿所述窗口区底面四条侧边区域分布。
作为本发明的进一步改进，所述透明盖板底面形成有一条所述第一沟槽，所述窗口区底面形成有两条所述第二沟槽。
作为本发明的进一步改进，所述第一沟槽和所述第二沟槽交错间隔分布。
作为本发明的进一步改进，所述第一沟槽和所述第二沟槽的纵截面形状呈梯形，所述第一沟槽第一端和所述第二沟槽第一端分别构成梯形短边，所述第一沟槽第二端和所述第二沟槽第二端分别构成梯形长边。
本发明还提供一种封装结构制作方法，包括步骤：
提供一基板和芯片，将芯片置于所述基板上，并引焊线将两者电性连接；
将所述基板和所述芯片置于塑封模具内，注塑形成塑封层，并空出所述芯片上方区域形成开口面积逐步增大的空腔区和窗口区；
提供一透明盖板，至少在所述透明盖板的底面和侧面中的一处切割形成至少一条第一沟槽，所述第一沟槽具有位于所述透明盖板表面的第一端和与其相背离的第二端，当在所述透明盖板底面切割形成所述第一沟槽时，所述第一沟槽对应位于所述窗口区底面上方且所述第一沟槽第二端宽度大于所述第一沟槽第一端宽度；
通过粘结剂将所述透明盖板固定设置于所述窗口区内，并使所述粘结剂填充于所述第一沟槽内。
作为本发明的进一步改进，还包括步骤：至少于所述窗口区的内壁面和底面中的一处切割形成至少一条第二沟槽，所述第二沟槽具有位于所述塑封层表面的第一端和与其背离的第二端，当在所述所述窗口区底面切割形成所述第二沟槽时，所述第二沟槽第二端宽度大于所述第二沟槽第一端宽度；
使所述粘结剂填充于所述第二沟槽内。
作为本发明的进一步改进，所述至少在所述透明盖板的底面和侧面中的一处切割形成至少一条第一沟槽，具体包括：
于所述透明盖板底面沿其四条侧边区域完整切割一圈得到第一条所述第一沟槽。
作为本发明的进一步改进，所述至少于所述窗口区的内壁面和底面中的一处切割形成至少一条第二沟槽，具体包括：
于所述窗口区底面沿其四条侧边区域完整切割一圈得到第一条所述第二沟槽；
相对于第一条所述第二沟槽，向内缩进继续完整切割一圈得到第二条所述第二沟槽。
作为本发明的进一步改进，所述第二沟槽和所述第一沟槽间隔交替分布。
作为本发明的进一步改进，所述第一沟槽和所述第二沟槽的纵截面形状呈梯形，所述第一沟槽第一端和所述第二沟槽第一端分别构成梯形短边，所述第一沟槽第二端和所述第二沟槽第二端分别构成梯形长边。
本发明的有益效果是：通过在透明盖板切割沟槽，并进一步在塑封层内切割沟槽，使沟槽内的粘结剂固体胶块与其形成类似于卡扣和卡槽的结构，加强了透明盖板、粘结层和塑封层之间的粘结强度，能够有效减少回流焊过程中透明盖板因内外气压差变化而被气压冲开的情况出现。
附图说明
图1是本发明实施例1中的封装结构示意图。
图2是图1中A处的放大示意图。
图3是本发明实施例1中的透明盖板仰视图。
图4是本发明实施例1中的塑封层俯视图。
图5是本发明实施例2中的封装结构示意图。
图6是本发明一实施方式中的封装结构制作方法步骤示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请具体实施方式及相应的附图对本申请技术方案进行清楚、完整地描述。显然，所描述的实施方式仅是本申请一部分实施方式，而不是全部的实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
为方便说明，本文使用表示空间相对位置的术语来进行描述，例如“上”、“下”、“后”、“前”等，用来描述附图中所示的一个单元或者特征相对于另一个单元或特征的关系。空间相对位置的术语可以包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的装置翻转，则被描述为位于其他单元或特征“下方”或“上方”的单元将位于其他单元或特征“下方”或“上方”。因此，示例性术语“下方”可以囊括下方和上方这两种空间方位。
实施例1
如图1所示，为本发明实施例1提供一种封装结构，包括：基板1，芯片2，塑封层3，透明盖板4。
芯片2至少包括诸如感光芯片等的传感器芯片，其表面区域设置有感光区，感光区可以包括多个光电二极管阵列排布，用于将照射至所述感光区的光信号转化为电信号。芯片2设于基板1上，与基板1电性连接。
具体的，在本实施方式中，芯片2包括ASIC(Application Specific IntegratedCircuit，特定用途集成电路)芯片21和堆叠设于其上的传感器芯片22，ASIC芯片21和传感器芯片22之间通过焊球电性连接，传感器芯片22通过金属引线电性连接于基板1。
塑封层3以环氧树脂为基体，添加有固化剂、偶联剂等添加剂，其覆盖基板1并包覆芯片2侧面，从而起到机械支持和密封保护的作用。塑封层3表面设置有呈凹槽状的窗口区31，窗口区31底面设置有呈凹槽状的空腔区32，空腔区32开口面积小于窗口区31，窗口区31和空腔区32至少暴露芯片2部分表面区域，即窗口区31和空腔区32至少暴露芯片2感光区。
透明盖板4材质可以为无机玻璃、有机玻璃或者其他具有特定强度的透光材料，其起到对感光区保护和透光的作用。透明盖板4上下表面均为平整光滑面，以避免对入射的光线产生散射、漫反射等作用，从而影响传感器芯片22的感应精度。透明盖板4设置于窗口区31内，其侧面和底面与塑封层3之间填充有粘结剂5，两者通过粘结剂5密封固定。粘结剂5可以为高分子粘接材料，例如硅胶、环氧树脂、苯并环丁烯等聚合物材料。
进一步的，窗口区31的形状对应于透明盖板4设置，其长度、宽度和深度略大于透明盖板4的尺寸，从而为粘结剂5提供流动空间。空腔区32沿窗口区31底面向下延伸设置，暴露出芯片2感光区，其开口面积尺寸小于窗口区31且小于芯片2表面积，从而使得塑封层3覆盖于芯片2边缘无感光区的区域，以加强对芯片2的支持保护作用。
如图1和图2所示，透明盖板4至少于其底面和侧面中的一处形成有至少一条第一沟槽41，粘结剂5填充于第一沟槽41内，第一沟槽41具有位于透明盖板4表面侧的第一端411和与其相背离的第二端412，当第一沟槽41形成于透明盖板4底面时，第一沟槽41位于窗口区31底面上方且第一沟槽第二端412宽度大于第一沟槽第一端宽度411。
具体的，在本实施方式中，第一沟槽41设置于透明盖板4底面，其纵截面形状呈梯形，第一沟槽第一端411构成梯形短边，第一沟槽第二端412构成梯形长边，因此其呈现为倒梯形上大下小的结构，当粘结剂5填充于其间凝固后，形成对应形状的固体胶块，除了本身所能起到的粘结作用之外，其与第一沟槽41之间也构成类似于卡扣和卡槽的装配关系，当透明盖板4在回流过程中因气压差受向上的压力时，透明盖板4与粘结剂5固体胶块之间相卡接，固体胶块倒梯形长边侧对透明盖板4施加阻力，从而防止透明盖板4的脱落。
在本发明的其他实施方式中，第一沟槽41的纵截面形状也可根据工艺方式的差别或实际需求而进行调整，只要在当其受向上的压力时，能够使其内的粘结剂5固体胶块在竖直方向上对其施加阻力即可。
具体的，如图3所示，在本实施方式中，透明盖板4呈四边形，平面方向上，第一沟槽41呈“口”字形沿透明盖板4底面四条侧边区域分布，从而在四条侧边区域，第一沟槽41和粘结剂5的卡扣结构均能够起到加强粘结的作用，使透明盖板4受力更加均匀，进一步提高封装结构可靠性。
在本发明的其他实施方式中，也可根据透明盖板4的尺寸大小，调整第一沟槽41的分布位置和数量，于平面方向上，第一沟槽41也可在透明盖板4上形成为其他形状，如分别在透明盖板4两条对边侧分别形成两条第一沟槽41等，总而言之，只要使粘结剂5能够填充在第一沟槽41内即可。
进一步的，塑封层3至少于窗口区31的内壁面和底面中的一处形成有至少一条第二沟槽33，粘结剂5填充于第二沟槽33内，第二沟槽33具有位于塑封层3表面侧的第一端331和与其背离的第二端332，当第二沟槽33位于窗口区31底面时，第二沟槽第二端332宽度大于第二沟槽第一端331宽度。
具体的，第二沟槽33的纵截面形状呈梯形，第二沟槽第一端331构成梯形短边，第二沟槽第二端332分别构成梯形长边。
这里，通过在塑封层3上也开设形成第二沟槽33，其作用原理与第一沟槽41类似，可以加强粘结剂5和塑封层3之间的粘结强度，从而避免出现透明盖板4连带粘结剂5一起脱落的情况。
具体的，如图4所示，在本实施方式中，于窗口区31底面设置有两条第二沟槽33，平面方向上，其分别呈“口”字形其沿窗口区31底面四条侧边区域分布，整体呈现为“回”字形，通过形成两条第二沟槽33来进一步将强粘结强度。并且，两条第二沟槽33和第一沟槽41之间交错间隔分布，即在横向上看，依次为第一沟槽41、第二沟槽33和第一沟槽41，从而使沟槽与粘结剂5固体胶块之间形成的卡扣结构在塑封层3、粘结剂5和透明盖板4之间的分布更加均匀，同时也使三者受力更加均匀，提高封装结构的结构强度，增加可靠性。
在本发明的其他实施方式中，第二沟槽33的纵截面形状也可根据工艺方式的差别或实际需求而进行调整，只要在当粘结剂5受透明盖板4牵扯而受向上的拉力时，能够使其内的粘结剂5固体胶块在竖直方向上对其施加阻力即可。根据芯片2数量和封装结构的尺寸大小等，也可调整第二沟槽33的分布位置和数量，于平面方向上，第二沟槽33也可在塑封层3上形成为其他形状，如分别在窗口区31底面两条对边侧分别形成两条第二沟槽33等，总而言之，只要使粘结剂5能够填充在第二沟槽33内即可。
实施例2
如图5所示，为本发明实施例2提供一种封装结构，其大体结构与实施例1类似，其区别在于：
第二沟槽33设于窗口区31侧壁区域，该第二沟槽33呈楔形，当透明盖板4受力有连带粘结剂5一起脱落的趋势时，延伸到窗口区31侧壁内部的粘结剂5固体胶块整体能够在竖直方向上对其运动起到干涉阻碍作用，因此无需设置为类似倒梯形的结构，仅需形成沟槽结构即可。
在本发明的其他实施例中，也可同时在窗口区31侧边和窗口区31底面形成第二沟槽33，或者当透明盖板4较厚时，也可在透明盖板4侧边形成第一沟槽41。在不同实施例中根据封装结构尺寸等因素，可将上述的第一沟槽41和第二沟槽33的分布位置进行适当组合，形成本领域技术人员可以理解的其他实施方式。
如图6所示，本发明还提供一种封装结构制作方法，其包括步骤：
S1：提供一基板1和芯片2，将芯片2置于基板1上，并引焊线将两者电性连接。
S2：将基板1和芯片2置于塑封模具内，注塑形成塑封层3，并空出芯片2上方区域形成开口面积逐步增大的空腔区32和窗口区31。
S3：提供一透明盖板4，至少在透明盖板4的底面和侧面中的一处切割形成至少一条第一沟槽41，第一沟槽41具有位于透明盖板4表面的第一端和与其相背离的第二端，当在透明盖板4底面切割形成第一沟槽41时，第一沟槽41对应位于窗口区31底面上方且第一沟槽41第二端宽度大于第一沟槽第一端411宽度。
具体的，于透明盖板4底面沿其四条侧边区域完整切割一圈得到第一条第一沟槽41。
进一步的，在本发明一些实施方式中步骤S3还包括：
至少于窗口区31的内壁面和底面中的一处切割形成至少一条第二沟槽33，第二沟槽33具有位于塑封层3表面的第一端和与其背离的第二端，当在窗口区31底面切割形成第二沟槽33时，第二沟槽第二端332宽度大于第二沟槽第一端331宽度。
具体的，于窗口区31底面沿其四条侧边区域完整切割一圈得到第一条第二沟槽33；相对于第一条第二沟槽33，向内缩进继续完整切割一圈得到第二条第二沟槽33。
具体的，第一沟槽41和第二沟槽33间隔交替分布。第一沟槽41和第二沟槽33的纵截面形状呈梯形，第一沟槽第一端411和第二沟槽第一端331分别构成梯形短边，第一沟槽41第二端和第二沟槽第二端332分别构成梯形长边。
可以通过激光切割等方式切割得到第一沟槽41和第二沟槽33。
S4：通过粘结剂5将透明盖板4固定设置于窗口区31内，并使粘结剂5填充于第一沟槽41内。
进一步的，在本发明一些实施方式中步骤S4还包括：
使粘结剂5填充于第二沟槽33内。
综上所述，本发明通过在透明盖板切割沟槽，并进一步在塑封层内切割沟槽，使沟槽内的粘结剂固体胶块与其形成类似于卡扣和卡槽的结构，加强了透明盖板、粘结层和塑封层之间的粘结强度，能够有效减少回流过程中透明盖板因内外气压差变化而被气压冲开的情况出现。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (14)

1.一种封装结构，其特征在于，包括：
基板，芯片，塑封层，透明盖板；
所述芯片设于所述基板上，与其电性连接；
所述塑封层覆盖所述基板并包覆所述芯片侧面，所述塑封层表面设置有呈凹槽状的窗口区，所述窗口区底面设置有呈凹槽状的空腔区，所述空腔区开口面积小于所述窗口区，所述窗口区和所述空腔区至少暴露所述芯片部分表面区域；
所述透明盖板设置于所述窗口区内，其侧面和底面与所述塑封层之间填充有粘结剂，两者密封固定；
所述透明盖板至少于其底面和侧面中的一处形成有至少一条第一沟槽，所述粘结剂填充于所述第一沟槽内，所述第一沟槽具有位于所述透明盖板表面侧的第一端和与其相背离的第二端，当所述第一沟槽形成于所述透明盖板底面时，所述第一沟槽位于所述窗口区底面上方且所述第一沟槽第二端宽度大于所述第一沟槽第一端宽度。
2.根据权利要求1所述的封装结构，其特征在于，所述塑封层至少于所述窗口区的内壁面和底面中的一处形成有至少一条第二沟槽，所述粘结剂填充于所述第二沟槽内，所述第二沟槽具有位于所述塑封层表面侧的第一端和与其背离的第二端，当所述第二沟槽位于所述窗口区底面时，所述第二沟槽第二端宽度大于所述第二沟槽第一端宽度。
3.根据权利要求2所述的封装结构，其特征在于，所述芯片表面设置有感光区，所述窗口区和所述空腔区暴露所述感光区。
4.根据权利要求3所述的封装结构，其特征在于，所述第一沟槽设置于所述透明盖板底面，所述第二沟槽设于所述窗口区底面。
5.根据权利要求4所述的封装结构，其特征在于，所述透明盖板呈四边形，所述窗口区形状与其相对应，平面方向上，所述第一沟槽呈“口”字形沿所述透明盖板底面四条侧边区域分布，所述第二沟槽呈“口”字形沿所述窗口区底面四条侧边区域分布。
6.根据权利要求5所述的封装结构，其特征在于，所述透明盖板底面形成有一条所述第一沟槽，所述窗口区底面形成有两条所述第二沟槽。
7.根据权利要求5所述的封装结构，其特征在于，所述第一沟槽和所述第二沟槽交错间隔分布。
8.根据权利要求2所述的封装结构，其特征在于，所述第一沟槽和所述第二沟槽的纵截面形状呈梯形，所述第一沟槽第一端和所述第二沟槽第一端分别构成梯形短边，所述第一沟槽第二端和所述第二沟槽第二端分别构成梯形长边。
9.一种封装结构制作方法，其特征在于，包括步骤：
提供一基板和芯片，将芯片置于所述基板上，并引焊线将两者电性连接；
将所述基板和所述芯片置于塑封模具内，注塑形成塑封层，并空出所述芯片上方区域形成开口面积逐步增大的空腔区和窗口区；
提供一透明盖板，至少在所述透明盖板的底面和侧面中的一处切割形成至少一条第一沟槽，所述第一沟槽具有位于所述透明盖板表面的第一端和与其相背离的第二端，当在所述透明盖板底面切割形成所述第一沟槽时，所述第一沟槽对应位于所述窗口区底面上方且所述第一沟槽第二端宽度大于所述第一沟槽第一端宽度；
通过粘结剂将所述透明盖板固定设置于所述窗口区内，并使所述粘结剂填充于所述第一沟槽内。
10.根据权利要求9所述的封装结构制作方法，其特征在于，还包括步骤：至少于所述窗口区的内壁面和底面中的一处切割形成至少一条第二沟槽，所述第二沟槽具有位于所述塑封层表面的第一端和与其背离的第二端，当在所述所述窗口区底面切割形成所述第二沟槽时，所述第二沟槽第二端宽度大于所述第二沟槽第一端宽度；
使所述粘结剂填充于所述第二沟槽内。
11.根据权利要求10所述的封装结构制作方法，其特征在于，所述至少在所述透明盖板的底面和侧面中的一处切割形成至少一条第一沟槽，具体包括：
于所述透明盖板底面沿其四条侧边区域完整切割一圈得到第一条所述第一沟槽。
12.根据权利要求11所述的封装结构制作方法，其特征在于，所述至少于所述窗口区的内壁面和底面中的一处切割形成至少一条第二沟槽，具体包括：
于所述窗口区底面沿其四条侧边区域完整切割一圈得到第一条所述第二沟槽；
相对于第一条所述第二沟槽，向内缩进继续完整切割一圈得到第二条所述第二沟槽。
13.根据权利要求11所述的封装结构制作方法，其特征在于，所述第二沟槽和所述第一沟槽间隔交替分布。
14.根据权利要求10所述的封装结构制作方法，其特征在于，所述第一沟槽和所述第二沟槽的纵截面形状呈梯形，所述第一沟槽第一端和所述第二沟槽第一端分别构成梯形短边，所述第一沟槽第二端和所述第二沟槽第二端分别构成梯形长边。
CN202210343559.9A 2022-03-31 2022-03-31 封装结构及其制造方法 Pending CN114823650A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210343559.9A CN114823650A (zh) 2022-03-31 2022-03-31 封装结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210343559.9A CN114823650A (zh) 2022-03-31 2022-03-31 封装结构及其制造方法

Publications (1)

Publication Number Publication Date
CN114823650A true CN114823650A (zh) 2022-07-29

Family

ID=82532584

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210343559.9A Pending CN114823650A (zh) 2022-03-31 2022-03-31 封装结构及其制造方法

Country Status (1)

Country Link
CN (1) CN114823650A (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180286903A1 (en) * 2015-10-10 2018-10-04 China Wafer Level CSP Co., Ltd Packaging method and package structure for image sensing chip
US20190188447A1 (en) * 2017-12-18 2019-06-20 China Wafer Level Csp Co., Ltd. Optical fingerprint recognition chip package and packaging method
CN110211935A (zh) * 2019-05-08 2019-09-06 华为技术有限公司 一种防止分层窜锡的封装及制造方法
CN212795562U (zh) * 2020-07-27 2021-03-26 广东金田半导体科技有限公司 一种半导体器件塑封系统
WO2021190141A1 (zh) * 2020-03-26 2021-09-30 苏州晶方半导体科技股份有限公司 芯片的封装结构及其封装方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180286903A1 (en) * 2015-10-10 2018-10-04 China Wafer Level CSP Co., Ltd Packaging method and package structure for image sensing chip
US20190188447A1 (en) * 2017-12-18 2019-06-20 China Wafer Level Csp Co., Ltd. Optical fingerprint recognition chip package and packaging method
CN110211935A (zh) * 2019-05-08 2019-09-06 华为技术有限公司 一种防止分层窜锡的封装及制造方法
WO2021190141A1 (zh) * 2020-03-26 2021-09-30 苏州晶方半导体科技股份有限公司 芯片的封装结构及其封装方法
CN212795562U (zh) * 2020-07-27 2021-03-26 广东金田半导体科技有限公司 一种半导体器件塑封系统

Similar Documents

Publication Publication Date Title
KR100652375B1 (ko) 와이어 본딩 패키지를 포함하는 이미지 센서 모듈 구조물및 그 제조방법
US7410836B2 (en) Method for fabricating a photosensitive semiconductor package
CN100428482C (zh) 固体摄像装置及其制造方法
TWI239655B (en) Photosensitive semiconductor package with support member and method for fabricating the same
US7378748B2 (en) Solid-state imaging device and method for manufacturing the same
US20040212717A1 (en) Solid-state imaging device and method for producing the same
CN104078479A (zh) 图像传感器的晶圆级封装方法和图像传感器封装结构
WO2022024972A1 (ja) 固体撮像装置及び固体撮像装置の製造方法並びに電子機器
WO2021190141A1 (zh) 芯片的封装结构及其封装方法
CN111900181A (zh) 影像传感芯片晶圆级封装方法
CN101241920A (zh) 光学器件及其制造方法
TW594094B (en) Technique for protecting photonic devices in optoelectronic packages with clear overmolding
CN111509052B (zh) 芯片封装结构及芯片封装方法
CN114823650A (zh) 封装结构及其制造方法
JP4219943B2 (ja) 固体撮像装置
CN212434647U (zh) 光学芯片封装结构及光电装置
CN111524981B (zh) 芯片封装结构及芯片封装方法
CN109524382B (zh) 芯片的封装结构以及封装方法
CN203941902U (zh) 图像传感器封装结构
CN111739901A (zh) 传感器封装结构及封装方法
CN213936192U (zh) 封装结构
CN117317035A (zh) 一种光感传感器封装结构及其封装方法
CN117096166A (zh) 图像传感器封装结构及相关方法
JPS60136254A (ja) 固体撮像装置およびその製造方法
CN208861985U (zh) 一种感光芯片封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination