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CN113360076A - 混合型存储器单元 - Google Patents

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CN113360076A
CN113360076A CN202010139681.5A CN202010139681A CN113360076A CN 113360076 A CN113360076 A CN 113360076A CN 202010139681 A CN202010139681 A CN 202010139681A CN 113360076 A CN113360076 A CN 113360076A
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CN
China
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transistor
voltage
electrically coupled
selection
circuit
Prior art date
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Application number
CN202010139681.5A
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廖昱程
刘峻志
邱青松
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Beijing Times Full Core Storage Technology Co ltd
Original Assignee
Quanxin Technology Co ltd
Jiangsu Advanced Memory Technology Co Ltd
Jiangsu Advanced Memory Semiconductor Co Ltd
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Publication date
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Priority to US16/885,146 priority patent/US11049563B1/en
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Abstract

本发明公开了一种混合型存储器单元，包含读写元件组、储存电路以及选择电路。读写元件组电性耦接于一字符线与两位线，其中所述两位线分别传送两个数据信号。储存电路电性耦接读写元件组。选择电路电性耦接读写元件组及储存电路，且用于依据选择电压控制储存电路呈现易失性存储模式或非易失性存储模式。

Description

混合型存储器单元
技术领域
本发明关于一种存储器单元，特别关于一种混合型存储器单元。
背景技术
静态随机存取存储器(Static random access memory，SRAM)是随机存取存储器的一种，所谓的静态是指只要保持通电，里面储存的数据就可以恒常保持。相对之下，动态随机存取存储器(Dynamic random access memory，DRAM)所储存的数据则会周期性的更新。SRAM相较于DRAM，具有快速、低功耗等优势。然而，当电力供应停止时，无论是SRAM或是DRAM，其所储存的数据便会消失，因而被称为易失性存储器(Volatile memory)。
发明内容
鉴于上述，本发明提供一种混合型存储器单元，借由特殊的电路架构，可以选择性地提供易失性存储模式或是非易失性存储模式。
依据本发明一实施例的混合型存储器单元，包含读写元件组、储存电路以及选择电路。读写元件组电性耦接于一字符线与两位线，其中所述两位线分别传送两个数据信号。储存电路电性耦接读写元件组。选择电路电性耦接读写元件组及储存电路，且用于依据选择电压控制储存电路呈现易失性存储模式或非易失性存储模式。
借由上述结构，本案所公开的混合型存储器单元可以依据所需而设定为易失性存储模式或非易失性存储模式，具有高适应性。另外，由本案所公开的混合型存储器单元组合而成的存储器，可以借由调整对应于各存储器单元的选择电压的设定，以搭配对于储存模式有不同需求的多种运算装置或其他电子装置，而无需更改存储器的电路设计，进而降低开发成本。
以上关于本公开内容的说明及以下实施方式的说明用以示范与解释本发明的精神与原理，并且提供本发明的权利要求更进一步的解释。
附图说明
图1是依据本发明一实施例所绘示的混合型存储器单元的电路示意图。
图2是依据本发明一实施例所绘示的混合型存储器单元的电性耦接端点的示意图。
图3是依据本发明一实施例所绘示的混合型存储器单元的易失性存储模式的等效电路示意图。
图4是依据本发明一实施例所绘示的混合型存储器单元的非易失性存储模式的等效电路示意图。
图5是依据本发明另一实施例所绘示的混合型存储器单元的电路示意图。
附图标记说明：
1 混合型存储器单元
11 储存电路
13 选择电路
15 读写元件组
17 控制器
R1 第一可变电阻
R2 第二可变电阻
M1 第一晶体管
M2 第二晶体管
M3 第三晶体管
M4 第四晶体管
M5 第五晶体管
M6 第六晶体管
BL1 第一位线
BL2 第二位线
WL 字符线
VC 控制电压
VSL 选择电压
n11～n61 第一端
n12～n62 第二端
n13～n63 控制端
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使任何本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所公开的内容、权利要求书及图式，任何本领域技术人员可轻易地理解本发明相关的目的及优点。以下实施例进一步详细说明本发明的观点，但非以任何观点限制本发明的范围。
本发明提出一种混合型存储器单元(Mixed-Mode Memory cell)可以工作于多种储存模式，包含易失性存储模式及非易失性存储模式。请参考图1及图2，图1为依据本发明一实施例所绘示的混合型存储器单元1的电路示意图，图2则示例性地绘示混合型存储器单元1的多个电性耦接端点。
混合型存储器单元1包含储存电路11、选择电路13及读写元件组15。储存电路11可以依据内部元件的电性耦接状况呈现易失性存储模式或非易失性存储模式，即可以暂时性地或持久性地储存数据，其中内部元件的组成及耦接关系将于后描述。于易失性存储模式下，当供应给混合型储存单元1的电源中断时，储存电路11原储存的数据便会消失；而于非易失性存储模式下，当供应给混合型储存单元1的电源中断时，储存电路11所储存的数据不会消失。选择电路13电性耦接于储存电路11，用于依据选择电压VSL控制前述储存电路11的内部元件的电性耦接状况，以控制储存电路11呈现易失性存储模式或非易失性存储模式。读写元件组15电性耦接于储存电路11及选择电路13，用于受控于字符线WL以传送来自两位线(后称第一位线BL1及第二位线BL2)的两个数据信号至储存电路11，储存电路11便可以如上所述地受选择电路13控制而以易失性存储模式或非易失性存储模式以储存来自第一及第二位线BL1及BL2的数据信号。
进一步来说明各电路所包含的元件，如图1所示，储存电路11包含两个可变电阻，后称第一可变电阻R1及第二可变电阻R2，且包含两个晶体管，后称第一晶体管M1及第二晶体管M2。其中，第一及第二可变电阻R1及R2作为上拉(Pull-up)元件，第一晶体管M1及第二晶体管M2则作为下拉(Pull-down)元件。特别来说，第一及第二可变电阻R1及R2各可以包含相变化元件或阻变式元件。其中，相变化元件可以由相变材料(Phase change material，PCM)以及导电材料(例如金属)组成，两者在结构上位置相近，当高电流通过导电材料时，导电材料会因此升温而加热相变材料，相变材料的相态便可随之调整。当相变材料呈非结晶状态时，电阻的阻值会高于相变材料呈结晶状态时的阻值。第一及第二晶体管M1及M2则可以为金氧半场效晶体管，特别是N型金氧半场效晶体管(NMOS)。而阻变式元件则例如为一般组成可变电阻式存储器(Resistive random-access memory，RRAM)的元件。
选择电路13包含第三晶体管M3及第四晶体管M4，其中，第三及第四晶体管M3及M4可以为金氧半场效晶体管，本发明并不限制其为N型或P型。如前所述，选择电路13可以依据选择电压VSL来控制储存电路11的内部元件的电性耦接状况。进一步来说，选择电路13可以依据选择电压VSL控制储存电路11的第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况为导通或是不导通。读写元件组15则包含第五晶体管M5及第六晶体管M6，受控于字符线WL以分别传送来自第一及第二位线BL1及BL2的数据信号。其中，第五及六四晶体管M5及M6可以为金氧半场效晶体管，特别是N型金氧半场效晶体管(NMOS)。
如图1及图2所示，各电阻皆具有两端，且各晶体管皆具有三端。为了方便说明，图2绘示第一晶体管M1的三端分别为第一端n11、第二端n12及控制端n13；第二晶体管M2的三端分别为第一端n21、第二端n22及控制端n23；第三晶体管M3的三端分别为第一端n31、第二端n32及控制端n33；第四晶体管M4的三端分别为第一端n41、第二端n42及控制端n43；第五晶体管M5的三端分别为第一端n51、第二端n52及控制端n53；且第六晶体管M6的三端分别为第一端n61、第二端n62及控制端n63。
以下更基于图2进一步说明储存电路11的内部元件的电性耦接关系，如图所示，储存电路11的第一可变电阻R1的两端分别用于接收一控制电压VC以及电性耦接于第二晶体管M2的控制端n23；第二可变电阻R2的两端则分别用于接收所述控制电压VC以及电性耦接于第一晶体管M1的控制端n13。其中，第一可变电阻R1及第二可变电阻R2可以各自电性耦接于两个能够提供控制电压VC的电压源，或是电性耦接于同一电压源，本发明不予限制。另，第一及第二晶体管M1及M2的第二端n12及n22接地。
再来进一步说明储存电路11与选择电路13之间的电性耦接关系。选择电路13的第三晶体管M3的第一端n31电性耦接于储存电路11的第一可变电阻R1的一端以及第二晶体管M2的控制端n23；选择电路13的第三晶体管M3的第二端n32耦接于储存电路11的第一晶体管M1的第一端n11；选择电路13的第三晶体管M3的控制端n33则用于接收选择电压VSL。对称于第三晶体管M3与储存电路11中的元件的耦接关系，选择电路13的第四晶体管M4的第一端n41电性耦接于储存电路11的第二可变电阻R2的一端以及第一晶体管M1的控制端n13；选择电路13的第四晶体管M4的第二端n42耦接于储存电路11的第二晶体管M2的第一端n21；选择电路13的第四晶体管M4的控制端n43亦用于接收选择电压VSL。其中，第三晶体管M3的控制端n33及第四晶体管M4的控制端n43可以各自电性耦接于两个能够提供选择电压VSL的电压源，或是电性耦接于同一电压源，本发明不予限制。电压源可以依据使用者的选择而被驱动，或是混合型存储器单元1可以还包含微处理器或微控制器以依据预设的选择来驱动电压源提供选择电压VSL。
借由上述耦接关系，当选择电压VSL使得第三及第四晶体管M3及M4导通时，第三及第四晶体管M3及M4便可使第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况为导通，使储存电路11呈易失性存储模式；而当选择电压VSL使得第三及第四晶体管M3及M4呈截止时，第三及第四晶体管M3及M4便使得第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况为不导通，使储存电路11呈非易失性存储模式。其中，使得第三及第四晶体管M3及M4为导通或截止的选择电压VSL的电压值是本发明所属领域中工作人员依据第三及第四晶体管M3及M4的类型所能设计，于此不予赘述。
接着，进一步说明读写元件组15与其他电路的关系，如图所示，读写元件组15的第五晶体管M5的第一端n51电性耦接于选择电路13的第三晶体管M3的第一端n31，也就是说，第五晶体管M5的第一端n51亦电性耦接于储存电路11的第一可变电阻R1。第五晶体管M5的第二端n52则用于电性耦接于第一位线BL1，且控制端n53用于电性耦接于字符线WL。对称地，读写元件组15的第六晶体管M6的第一端n61电性耦接于选择电路13的第四晶体管M3的第一端n41，也就是说，第六晶体管M6的第一端n61亦电性耦接于储存电路11的第一可变电阻R1。第六晶体管M6的第二端n62则用于电性耦接于第二位线BL2，且控制端n63用于电性耦接于字符线WL。当字符线WL所提供的电压使得第五及第六晶体管M5及M6导通时，第五晶体管M5便可以传送来自第一位线BL1的数据信号，且第六晶体管M6可以传送来自第二位线BL2的数据信号，其中，使得第五及第六晶体管M5及M6导通的电压值是本发明所属领域中技术人员依据第五及第六晶体管M5及M6的类型所能设计，于此不予赘述。
上述的第五及第六晶体管M5及M6传送数据信号的对象是依据选择电压VSL而定，进一步来说，是依据第三及第四晶体管M3及M4的导通与否而定。请参考图1、图3及图4，其中图3及图4分别是依据本发明一实施例所绘示的混合型存储器单元1的易失性存储模式及非易失性存储模式的等效电路示意图。于图3所示的易失性存储模式的实施情境中，选择电路13的第三及第四晶体管M3及M4依据选择电压VSL导通，因此第一及第二可变电阻R1及R2与第一及第二晶体管M1及M2之间的电性耦接状况可等效为以导线彼此电性耦接。图3所示的等效电路类似于易失性存储器──静态随机存取存储器(Static random access memory，SRAM)的电路，于此实施情境中，混合型存储器单元1的写入及读取工作皆同理于SRAM，因此不予赘述。
于图4所示的非易失性存储模式的实施情境中，选择电路13的第三及第四晶体管M4及M5依据选择电压VSL而截止，使得第一及二晶体管M1及M2亦截止。于此实施情境中，混合型储存单元可以使用第一及第二可变电阻R1及R2来共同储存一个位，亦可使第一及第二可变电阻R1及R2分别储存两个位。进一步来说，于共同储存一个位的例子中，第一及第二位线BL1及BL2可以分别作为互补位线(BLB)及位线(BL)，所传送的数据信号为一组互补信号，包含重置信号Vreset及设定信号Vset。如前所述，第一及第二可变电阻R1及R2包含相变材料，可以依据所承载的电压或电流波形呈结晶或非结晶状态，以具有相对低阻值或相对高电阻值。举例来说，重置信号Vreset可以是一种具有高振幅且持续时间短的电压或电流波形，此种电压或电流波形可以使得相变材料呈非结晶状态而使对应的电阻具有相对高阻值；而设定信号Vset则可以是一种振幅较重置信号Vreset低且持续时间较长的电压或电流波形，此种电压或电流波形可以使得相变材料呈结晶状态而使对应的电阻具有相对低阻值。
于此例子中，可以假设当第一可变电阻R1具有相对低电阻且第二可变电阻R2具有相对高电阻时表示位0，反之则表示位1。因此，当欲写入位0时，可以通过第一位线BL1传送设定信号Vset至第一可变电阻R1并通过第二位线BL2传送重置信号Vreset至第二可变电阻R2；而当欲写入位1时，则可以通过第一位线BL1传送重置信号Vreset至第一可变电阻R1并通过第二位线BL2传送设定信号Vset至第二可变电阻R2。于读取阶段，可以于第一及第二位线BL1及BL2施予定电压并量测两线电流值，并依据两线的电流值的大小关系判断第一及第二可变电阻R1及R2的阻值高低，以判断所储存的位。或者可以于第一及第二位线BL1及BL2施予定电流并量测两线电压值，并依据两线的电压值的大小关系判断第一及第二可变电阻R1及R2的阻值高低，以判断所储存的位。
而于分别储存两个位的例子中，第一可变电阻R1及第二可变电阻R2为独立的储存元件。于此例子中，可以假设当可变电阻具有相对低电阻时表示位0，反之则表示位1。通过第一位线BL1传送设定信号Vset至第一可变电阻R1可以使第一可变电阻R1储存位0，而通过第一位线BL1传送重置信号Vreset至第一可变电阻R1可以使第一可变电阻R1储存位1，第二可变电阻R2的写入工作同理。于读取阶段，可以分别于第一及第二位线BL1及BL2施予定电压并量测电流值，并依据所量测的电流值与一基准电流的大小关系来判断第一及第二可变电阻R1及R2分别储存位0或1。或者分别于第一及第二位线BL1及BL2施予定电流并量测电压值，并依据所量测的电压值与一基准电压的大小关系来判断第一及第二可变电阻R1及R2分别储存位0或1。
借由上述以电压或电流波形编程第一及第二可变电阻R1及R2的阻值的方式，即便供应电源中断，第一及第二可变电阻R1及R2仍可维持断电前的状态，因此可作为非易失性的储存元件。特别来说，第一及第二位线BL1及BL2可以受控于一读写控制电路(未绘示)。读写控制电路可以执行上述的提供写入信号或提供读取信号的操作，亦可以执行储存的位的判断。
本发明亦提出一种混合型存储器单元，除了上列实施例所述的电路架构，还包含一控制器。请一并参考图1及图5，其中图5是依据本发明另一实施例所绘示的混合型存储器单元1’的电路示意图。如图1及图5所示，混合型存储器单元1’具有同于混合型存储器单元1的电子元件及电性耦接关系，因此各电子元件组成的电路及功能工作于此不再赘述。除了混合型存储器单元1的电子元件及电性耦接关系，混合型存储器单元1’还包含了控制器17。控制器17电性耦接于储存电路11及选择电路13，且用于侦测选择电压VSL，并依据选择电压VSL选择性地调控控制电压VC的电压值。其中，控制器17可以是电性耦接于储存电路11的第一及的第二可变电阻R1及R2与提供控制电压VC的电压源之间的控制电路，或可以是包含提供控制电压VC的电压源的装置，本发明不予限制。
当选择电压VSL使选择电路13的第三及第四晶体管M3及M4导通而使储存电路11呈现易失性存储模式时，控制器17便会使控制电压VC具有一第一电压值；而当选择电压VSL使选择电路13的第三及第四晶体管M3及M4截止而使储存电路11呈现非易失性存储模式时，控制器17便会使控制电压VC具有一第二电压值。其中，第一电压值的绝对值大于第二电压值的绝对值。举例来说，当储存电路11呈现易失性存储模式时，控制器17可以使控制电压VC为工作电压(VDD)。而当储存电路11呈现非易失性存储模式时，控制器17可以使控制电压VC为零，也就是使储存电路11的第一及第二可变电阻R1及R2接地；或者当储存电路11呈现非易失性存储模式时，控制器17可以使控制电压VC为工作电压(VDD)或者其他电压值。相较于在非易失性存储模式下以工作电压(VDD)作为控制电压VC的实施例，于在非易失性存储模式下使控制电压VC为零的实施例中，写入信号(前述的重置信号Vreset及设定信号Vset)的波形设计难度较低。
借由上述结构，本案所公开的混合型存储器单元可以依据所需而设定为易失性存储模式或非易失性存储模式，具有高适应性。另外，由本案所公开的混合型存储器单元组合而成的存储器，可以借由调整对应于各存储器单元的选择电压的设定，以搭配对于储存模式有不同需求的多种运算装置或其他电子装置，而无需更改存储器的电路设计，进而降低开发成本。

Claims (9)

1.一种混合型存储器单元，包含：
一读写元件组，电性耦接于一字符线与两位线，该两位线分别传送两个数据信号；
一储存电路，电性耦接该读写元件组；以及
一选择电路，电性耦接该读写元件组及该储存电路，该选择电路用于依据一选择电压控制该储存电路呈现一易失性存储模式，或一非易失性存储模式。
2.如权利要求1所述的混合型存储器单元，其中该储存电路包含第一可变电阻、第二可变电阻，第一晶体管与第二晶体管；其中，当该读写元件组传送该两个数据信号至该储存电路且该储存电路呈现该非易失性存储模式时，该第一可变电阻与该第二可变电阻分别依据该两个数据信号选择性地改变阻值。
3.如权利要求2所述的混合型存储器单元，其中该选择电路用于依据该选择电压控制该第一可变电阻、该第二可变电阻、该第一晶体管及该第二电晶体之间的一电性耦接状况，当该选择电路依据该选择电压控制该电性耦接状况为导通时，该储存电路呈现该易失性储存模式，而当该选择电路依据该选择电压控制该电性耦接状况为不导通时，该储存电路呈现该非易失性储存模式。
4.如权利要求2所述的混合型存储器单元，其中该些可变电阻包含相变化元件、阻变式元件。
5.如权利要求2所述的混合型存储器单元，其中该选择电路包含：
一第三晶体管，该第三晶体管的第一端电性耦接于该第一可变电阻的一端、该第二晶体管的控制端及该读写元件组，该第三晶体管的第二端电性耦接于该第一晶体管的第一端，且该第三晶体管的控制端用于接收该选择电压；以及
一第四晶体管，该第四晶体管的第一端电性耦接于该第二可变电阻的一端、该第一晶体管的控制端及该读写元件组，该第四晶体管的第二端电性耦接于该第二晶体管的第一端，且该第四晶体管的控制端用于接收该选择电压。
6.如权利要求5所述的混合型存储器单元，其中该读写元件组包含：
一第五晶体管，该第五晶体管的第一端电性耦接于该第三晶体管的该第一端，该第五晶体管的第二端电性耦接于该两位线中的一个，该第五晶体管的控制端电性耦接于该字符线；
一第六晶体管，该第六晶体管的第一端电性耦接于该第四晶体管的该第一端，该第六晶体管的第二端电性耦接于该两位线中的另一个，该第六晶体管的控制端电性耦接于该字符线。
7.如权利要求2所述的混合型存储器单元，其中该两个可变电阻的一端电性耦接于该读写元件组，该两个可变电阻的另一端用于接收一控制电压。
8.如权利要求7所述的混合型存储器单元，其中该混合型存储器单元还包含一控制器，该控制器电性耦接于该储存电路及该选择电路，且用于侦测该选择电压并依据该选择电压控制该控制电压。
9.如权利要求8所述的混合型存储器单元，其中该控制器所执行的依据该选择电压控制该控制电压包含：
当该选择电压使该储存电路呈现该易失性存储模式时，控制该控制电压具有一第一电压值；以及
当该选择电压使该储存电路呈现该非易失性存储模式时，控制该控制电压具有一第二电压值；
其中该第一电压值的绝对值大于该第二电压值的绝对值。
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