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CN1132248C - 半导体装置和半导体装置的制造方法 - Google Patents

半导体装置和半导体装置的制造方法 Download PDF

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CN1132248C
CN1132248C CN96112413A CN96112413A CN1132248C CN 1132248 C CN1132248 C CN 1132248C CN 96112413 A CN96112413 A CN 96112413A CN 96112413 A CN96112413 A CN 96112413A CN 1132248 C CN1132248 C CN 1132248C
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Abstract

在使用由氮化硅膜形成的自调节触点的半导体装置中，贯穿该氮化硅膜设置层间的导通路。在存储单元阵列部的周边，在需要层间的导通路的电路区域，在除去自调节触点时的氮化硅膜后，形成层间氧化膜，或者在氮化硅膜上形成层间氧化膜后，在层间氧化膜和氮化硅膜上进行开口，形成导通路。

Description

半导体装置和半导体装置的制造方法
本发明涉及使用自调节触点的半导体装置及其制造方法，特别是自调节触点处理的后工序中的铝触点。
对于使用自调节触点的先有的半导体装置，以动态随机存取存储器(以后，称为DRAM)为例进行说明。图29是先有的DRAM的平面设计和剖面结构图。如图29所示，DRAM的存储单元是先将传输门(字线：WL)置于半导体基板上，然后将位线(BL)置于其上。因此，位线触点设计在字线之间，从上方落到字线的间隙内。
另一方面，电容器部取代已达到电容量极限的平行平板式电极，开发了3维的层叠式单元或沟槽式单元。其中，特别是在层叠系统中，不考虑位线触点，使存储区域重新采用充满单位单元的COB(位线上的电容器Capacitor-Over-Bitline)的结构(参见IDEMT ech.Dig.1988.pp.592-595)。在该结构中，如其名称那样，由于电容器位于位线的上方，将电容器的触点即存储节点触点设计在位线与字线的格子之间，使之必须从上落到格子的间隙内。
在微细加工技术进步的过程中，将重叠及尺寸的总误差控制到更小的尺寸微细化率是非常困难的。如果重叠有偏离，例如，如图29所示的那样，位线触点或存储节点触点就会与传输门短路。对于这种严格微细化的横向控制性，需要有裕量的组装工艺，即自调节触点技术。
图30是使用氮化硅膜的自调节触点技术的例子。在使用氮化硅膜的自调节触点技术中，有用氮化硅膜覆盖布线层上部和侧壁的SiN(氮化硅膜)侧壁方式(参见USP5270240)，和在层间氧化膜之间夹1层氮化硅膜的覆盖SiN(氮化硅膜)方式(参见Symp.VLSI.Tech.Dig.1987.pp.93-94)。不论哪一种方式，都是用蚀刻停止层即SiN(氮化硅膜)覆盖底层布线即传输门。在SiN侧壁方式中，为了不削减SiN，进行氧化膜蚀刻，获得与基板的触点，在覆盖SiN方式中，暂时用SiN使氧化膜触点蚀刻停止后，对SiN和底层氧化膜进行蚀刻，获得与基板的触点。
进行以上述氮化硅膜作为停止层的自调节触点开口的器件在后工序中发生的问题是，铝布线用的触点蚀刻问题。图31是示出贯穿层间绝缘膜的铝触点的状态的图，示出了必须在层间膜的各种深度上获得触点。如图31所示，特别是如果使铝触点的层间膜完全平坦化，则活性区域和字线上的触点便加深，从而表面增大。在表面比大的微细触点上，在孔的底部，将发生使蚀刻速度降低的RIELag(反离子蚀刻延迟，Reactive IonEtching Lag)。特别是以氮化硅膜作为停止层的自调节方式，在容易发生RIELag的深的接触孔的底部进而成为保留着难于进行蚀刻的氮化硅膜的结构。在氮化硅膜上开孔的期间，有可能对上部的位线及单元板过蚀刻，最终，将其穿透。
如上所述，以往，在使用自调节触点的半导体装置的制造中，在后工序的铝触点的形成中存在各种问题。本发明就是为了解决这些问题而提案的，对于使用采用氮化硅膜等自调节触点技术的半导体装置，目的在于提供在层间有效地形成铝触点等的导通路的半导体装置及其制造方法。
本发明的半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
具有设置在邻接所述半导体基板的主面的该绝缘膜中的第1触点区的第1导电部；
设置在所述绝缘膜中覆盖所述半导体基板的主面和所述第1导电部的氮化硅膜；
贯穿所述绝缘膜和所述氮化硅膜延伸至所述第1触点区地配置的第1导通路；以及
贯穿所述绝缘膜和所述氮化硅膜延伸至所述基板触点部其中之一地配置的第2导通路，其中所述氮化硅膜在该基板触点部上有一个大于该导通路的开口。
本发明的半导体装置，其特征在于还包括：具有设置在所述绝缘膜中的第2触点区的第2触点部；以及贯穿所述绝缘膜延伸至所述第2触点区地配置的第3导通路。
本发明的半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
在其上表面具有第1触点区的第1导电部，所述第1导电部设置在邻接所述半导体基板的主面的该绝缘膜中，以从所述主面突出；
专门设置在所述绝缘膜中的所述第1导电部的侧表面上的氮化硅膜；
贯穿所述绝缘膜延伸至所述第1触点区地配置的第1导通路；
其中所述氮化硅膜在所述第1触点区上有一个大于所述第1导通路的开口。
本发明的的半导体装置，其特征在于还包括：
贯穿所述绝缘膜延伸至所述基板触点部中的至少一个的第2导通路。
本发明的的半导体装置，其特征在于还包括：具有设置在所述绝缘膜中的第2触点区的第2触点部；以及贯穿所述绝缘膜延伸至所述第2触点区的第3导通路。
本发明的半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
具有设置在邻接所述半导体基板的主面的该绝缘膜中的第1触点区、以从所述主面突出和具有上表面的第1导电部；
实质上覆盖且直接接触所述绝缘膜中的所述第1导电部的整个上表面的氮化硅膜；
贯穿所述绝缘膜和所述氮化硅膜延伸至所述第1触点区地配置的第1导通路，其中所述第1导通路是用一种蚀刻规格形成的；以及
贯穿所述绝缘膜延伸至所述基板触点部中至少一个地配置的第2导通路，其中所述第2导通路是用另一种蚀刻规格形成的。
本发明的半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
具有设置在邻接所述半导体基板的主面的该绝缘膜中的第1触点区、以从所述主面突出和具有上表面的第1导电部；
实质上覆盖所述绝缘膜中的所述第1导电部的整个上表面的氮化硅膜；
贯穿所述绝缘膜和所述氮化硅膜延伸至所述第1触点区地配置的第1导通路，其中所述第1导通路是用一种蚀刻规格形成的；以及
贯穿所述绝缘膜延伸至所述基板触点部中至少一个地配置的第2导通路，其中所述第2导通路是用另一种蚀刻格形成的。
本发明的的半导体装置，其特征在于还包括：具有设置在所述绝缘膜中的第2触点区的第2导电部；以及贯穿所述绝缘膜延伸至所述第2触点区地配置的第3导通路。
本发明的半导体装置的制造方法，包括下列步骤：
将第1绝缘膜涂覆在半导体基板的主面上；
在所述第1绝缘膜上形成具有触点部的导电部；
在所述导电部上涂覆第2绝缘膜；
在所述第1绝缘膜和第2绝缘膜上涂覆氮化硅膜；
至少将所述氮化硅膜从所述导电部的触点部上的区域除去，以露出该第2绝缘膜的一部分而留下剩余氮化硅膜部分；
用第3绝缘膜覆盖所述剩余氮化硅膜和该第2绝缘膜的露出部分；
形成贯穿所述第2绝缘膜和所述第3绝缘膜至所述导电部的触点部的导通路。
图1是用于说明本发明实施形态1的半导体装置的结构的图；
图2是用于说明本发明实施形态2的半导体装置的制造方法的图；
图3是用于说明本发明实施形态2的半导体装置的制造方法的图；
图4是用于说明本发明实施形态2的半导体装置的制造方法的图；
图5是用于说明本发明实施形态2的半导体装置的制造方法的图；
图6是用于说明本发明实施形态3的半导体装置的结构的图；
图7是用于说明本发明实施形态4的半导体装置的制造方法的图；
图8是用于说明本发明实施形态4的半导体装置的制造方法的图；
图9是用于说明本发明实施形态4的半导体装置的制造方法的图；
图10是用于说明本发明实施形态4的半导体装置的制造方法的图；
图11是用于说明本发明实施形态5的半导体装置的结构的图；
图12是用于说明本发明实施形态6的半导体装置的制造方法的图；
图13是用于说明本发明实施形态6的半导体装置的制造方法的图；
图14是用于说明本发明实施形态6的半导体装置的制造方法的图；
图15是用于说明本发明实施形态7的半导体装置的结构的图；
图16是用于说明本发明实施形态8的半导体装置的制造方法的图；
图17是用于说明本发明实施形态8的半导体装置的制造方法的图；
图18是用于说明本发明实施形态8的半导体装置的制造方法的图；
图19是用于说明本发明实施形态9的半导体装置的结构的图；
图20是用于说明本发明实施形态10的半导体装置的制造方法的图；
图21是用于说明本发明实施形态10的半导体装置的制造方法的图；
图22是用于说明本发明实施形态10的半导体装置的制造方法的图；
图23是用于说明本发明实施形态10的半导体装置的制造方法的图；
图24是用于说明本发明实施形态10的半导体装置的制造方法的图；
图25是用于说明本发明实施形态11的半导体装置的结构的图；
图26是用于说明本发明实施形态12的半导体装置的制造方法的图；
图27是用于说明本发明实施形态12的半导体装置的制造方法的图；
图28是用于说明本发明实施形态12的半导体装置的制造方法的图；
图29是表示先有的DRAM的结构的图；
图30是用于说明使用氮化硅膜的自调节触点技术的图；
图31是表示贯穿层间绝缘膜的导通路(铝触点)的状态的图。
符号的说明
1半导体基板  1a、1b触点部  2第1绝缘膜(氧化膜)
2a开口  3第2绝缘膜(氧化膜)  3a开口  4氮化硅膜
4a、4b开口  5第3绝缘膜(层间绝缘膜或层间氧化膜)
5a、5b、5c、5d开口  5’第4绝缘膜(氧化膜)
6导电部(传输门)  6a触点部  7导电部(字线)
8导电部(位线)  8a触点部  9导电部(单元板)
9a触点部  10导电部(位线)  11位线接触通路
12、13抗蚀层  14第5绝缘膜(氧化膜)
实施形态1：
图1是用于说明本发明的实施形态1的半导体装置的结构的图，(a)是表示平面状态的图，(b)是表示剖面结构的图。在以下的实施形态中，在半导体装置中以DRAM为例进行说明。在图示的半导体装置(DRAM)中，由没有铝触点的存储单元阵列部A和具有基板、传输门、位线及向单元板上的铝触点的周边电路部B构成。
如图所示，该半导体装置具有半导体基板1、作为第1绝缘膜的氧化膜2、作为第2绝缘膜的氧化膜3、氮化硅膜4、作为第3绝缘膜的层间绝缘膜或层间氧化膜5、第1氧化膜2上的导电部6和7、层间绝缘膜5中的导电部8和9、层间绝缘膜5中的另一导电部10及其接触通路11。
半导体基板1在其主面上形成很多元件，但是，这里只示出了获得层间的触点的触点部1a和获得与导电部10的触点的触点部1b。第1氧化膜2覆盖在半导体基板1的主面上，成为栅极氧化膜，在半导体基板1的触点部1a处具有开口2a。第2氧化膜3覆盖在导电部6和7上。以这样的形式形成。覆盖导电部6的第2氧化膜3在该导电部6的触点部6a处具有开口3a。
氮化硅膜(SiN)4覆盖在第1氧化膜2和第2氧化膜3上，在半导体基板1的主面的触点部1a处具有开口4a，在导电部6的触点部6a处具有开口4b。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。
层间绝缘膜5覆盖在半导体基板1的主面的触点部周围的区域、导电部6的触点部6a的周围的第1氧化膜2和第2氧化膜3、以及氮化硅膜4上，在半导体基板1的触点部1a处具有开口5a，在导电部6的触点部6a处具有开口5b。在设置在该层间绝缘膜5中的中空位置上的导电部8的触点部8a处具有开口5c，在导电部9的触点部9a处具有开口5d。
导电部6突出地设置在第1氧化膜2上，是成为作为传输门的字线的导电部。导电部7突出地设置在第1氧化膜2上，是成为栅极或字线的导电部。导电部8是作为设置在层间绝缘膜5中的中空位置上的位线的导电部，具有触点部8a。导电部9是设置在层间绝缘膜5中的中空位置上作为电容器单元板的导电部，具有触点部9a。导电部10与导电部8相同，是设置在层间绝缘膜5中的中空位置上作为位线的导电部，具有接触通路11。
在该半导体装置的存储单元阵列部A中，有成为向半导体基板1的导通路的位线接触通路11和存储节点触点(图中未示出)，在此处使用自调节技术。
另一方面，在周边电路部B，有与存储单元阵列部A的位线触点通路11同时形成的位线接触通路11。此外，在层间绝缘膜5的开口5a、5b、5c、5d处有作为层间的导通路形成的上部金属布线即所谓的铝触点，它们分别到达半导体基板1的触点部1a、导电部6的触点部6a、中空位置上的导电部8的触点部8a和中空位置上的导电部9的触点部9a。
如上所述，本实施形态的半导体装置在需要与上部金属布线(铝触点)接触的触点部，除去其周围的氮化硅膜。这样，在所有的铝触点上就没有在自调节中使用的氮化硅膜了，从而就解决了在氮化硅膜上的所谓蚀刻停止问题。
本实施形态也可以按如下方式处理。即，在本实施形态的半导体装置中，将各绝缘膜2、3、5合并在一起的绝缘膜覆盖在半导体基板1的主面上，在该绝缘膜中，将导电部6设置在半导体基板1的主面附近。另外，在该绝缘膜中，设置氮化硅膜4覆盖半导体基板1的主面和导电部6。并且，形成贯穿绝缘膜和氮化硅膜4至导电部6的触点部6a的导通路。另外，形成贯穿绝缘膜和氮化硅膜4至半导体基板1的触点部1a的导通路。氮化硅膜4的开口孔径形成为大于这些导通路的直径。另外，在绝缘膜中，设置其他导电部8、9，形成贯穿绝缘膜至这些导电部的触点部8a、9a的导通路。
实施形态2：
图2～图5是用于说明本发明的实施形态2的半导体装置的制造方法的图，是极适合于作为用于制造具有实施形态1的结构的半导体装置的制造方法。图中，和图1相同的符号，分别表示相同或相当的部分。
说到制造的工艺，首先，如图2所示，在半导体基板1的主面上覆盖第1绝缘膜(氧化膜)2。其次，在该第1氧化膜2的一部分上形成突出的导电部(传输门)6和导电部(字线)7。此外，用第2绝缘膜(氧化膜)3覆盖该导电部6和7。
然后，在其上全面地覆盖氮化硅膜4。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。此外，在其上全面地覆盖第4绝缘膜(氧化硅膜)5′。然后，全面地覆盖抗蚀层12，并在半导体基板1的触点部1a周围的区域和导电部6的触点部6a周围的区域上设置开口。
其次，如图3所示，通过选择蚀刻，从该开口除去第4氧化膜5′。然后，如图4所示，除去抗蚀层12，将保留的第4氧化膜5′作为掩模，使用热磷酸等进行湿法蚀刻，有选择地除去氮化硅膜4。
其次，如图5所示，包括半导体基板1的第1和第2氧化膜2、3上，全面地对作为层间绝缘膜的氧化硅膜5进行平坦化处理。由于保留的第4氧化膜5′与层间氧化膜5成为一体了，所以，就不分开进行图示。在此过程中，贯穿半导体基板1的主面的位线触点部1b上的氮化硅膜4和第1氧化膜2设置开口，设置位线接触通路11。另外，导电部(位线)8和导电部(位线)10设置在层间氧化膜5的中空位置上。此外，同样设置导电部(单元板)9，成为埋入到层间氧化膜5中的形式。
然后，进行覆盖抗蚀层13，在需要来自上部的铝触点的部位进行开口，对层间氧化膜5进行选择蚀刻，设置通到半导体基板1的触点部1a、导电部6的触点部6a、导电部8的触点部8a和导电部9的触点部9a的开口部。此后，除去抗蚀层13，利用层间氧化膜5的这些开口，获得成为与层间绝缘膜5的上侧的电路之间的导通路的铝触点。
这样，在本实施形态中，在氮化硅膜4上重叠上氧化膜5′，用抗蚀层12形成氧化膜5′的图案，然后，除去抗蚀层12后，将氧化膜5′作为掩模，用热磷酸等进行湿法蚀刻。
如上所述，在本实施形态的半导体装置的制造方法中，在需要与上部金属布线(铝触点)接触的触点部，除去其周围的氮化硅膜。这样，在所有的铝触点上就没有自调节使用的氮化硅膜了，从而就解决了在氮化硅膜上的所谓蚀刻停止问题。此外，如以往那样，在将抗蚀层作为掩模用干法蚀刻切除氮化硅膜的方法中，有时由于与氧化膜的选择比不够，有可能将基板1削除，但是，如本实施形态那样，如果使用与氧化膜的选择比大的湿法蚀刻，便可获得不会发生削除基板和等离子体损伤的稳定的制造方法。
本实施形态也可以按如下方式进行处理。即，本实施形态的制造方法包括在半导体基板1的主面上覆盖第1绝缘膜2；在该第1绝缘膜2上设置导电部6；在该导电部6上覆盖第2绝缘膜3；在第1绝缘膜2和第2绝缘膜3上覆盖氮化硅膜4；将氮化硅膜4的至少导电部6的触点部6a的区域除去，覆盖第3绝缘膜5；在第3绝缘膜5上设置开口和设置贯穿第3绝缘膜5至导电部6的触点6a的导通路的各工序。
实施形态3：
图6是用于说明本发明的实施形态3的半导体装置的结构的图，(a)是表示平面状态的图，(b)是表示剖面结构的图。图示的半导体装置(DRAM)由没有铝触点的存储单元阵列部A和具有基板、传输门、位线及向单元板上的铝触点的周边电路部B构成。图中，和图1相同的符号，分别表示相同或相当的部分。
如图所示，该半导体装置具有半导体基板1、第1氧化膜2、第2氧化膜3、氮化硅膜4、层间绝缘膜5、第1氧化膜2上的导电部6和导电部7、设置在层间绝缘膜5中的中空位置上的导电部8和导电部9、设置在层间绝缘膜5中的中空位置上的另一个导电部10及其接触通路11。
半导体基板1在其主面上形成很多元件，但是，这里，只示出了获得层间接触的触点部1a和获得与导电部10接触的触点部1b。第1氧化膜2覆盖在半导体基板1的主面上，成为栅极氧化膜，在半导体基板1的触点部1a处具有开口2a。
第2氧化膜3覆盖设置在第1氧化膜2上的导电部6和7，覆盖导电部6的第2氧化膜3在该导电部6的触点部6a处具有开口3a。
氮化硅膜(SiN)4在存储单元阵列部A覆盖在第1氧化膜2和第2氧化膜3上，但是，在有铝触点的周边电路部B，在位线接触通路11的周围，只覆盖在包围位线触点部的区域的氧化膜2上。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。
层间绝缘膜5覆盖在第1氧化膜2和第2氧化膜3及氮化硅膜4上，在半导体基板1的触点部1a处具有开口5a，在导电部6的触点部6a的位置上具有开口5b。此外，在埋入到该层间绝缘膜5中的中空位置上的导电部8的触点部8a处具有开口5c，在中空位置上的导电部9的触点部9a处具有开口5d。
导电部6是成为作为传输门的字线的导电部。导电部7是成为栅极或字线的导电部。导电部8是作为埋入到层间绝缘膜5中的中空位置上的位线的导电部，具有触点部8a。导电部9是作为埋入到层间绝缘膜5中的中空位置上的电容器的单元板的导电部，具有触点部9a。导电部10是作为和埋入到层间绝缘膜5中的中空位置上的导电部6相同的位线的导电部，具有向半导体基板1的接触通路11。
在该半导体装置的存储单元阵列部A，有对半导体基板1获得导通的位线接触通路11和存储节点触点(图中未示出)，在该处使用自调节技术。
另一方面，在周边电路部B，有与存储单元阵列部A的位线接触通路11同时形成的位线接触通路11。此外，在层间绝缘膜5的开口5a、5b、5c、5d处有作为层间的导通路而形成的上部金属布线即所谓的铝触点，分别形成为到达半导体基板1的触点部1a、导电部6的触点部6a、中空位置上的导电部8的触点部8a和中空位置上的导电部9的触点部9a。
另一方面，在周边电路部B有作为对半导体基板1的触点部1a、导电部6的触点部6a、中空位置上的导电部8的触点部8a、中空位置上的导电部9的触点部9a的上部金属布线的铝触点。另外，还有与存储单元阵列部A的位线10及其接触通路11同时形成的位线10及其接触通路11。
本实施形态的半导体装置在有铝触点的周边电路部B只保留位线触点1b的周围的氮化硅膜4。保留位线触点1b的周围的氮化硅膜4，是由于为了和存储单元阵列部的位线触点一样使用自调节技术需要氮化硅膜。
这样，在周边电路部B中，在所有的铝触点上就没有自调节使用的氮化硅膜了，从而就解决了在氮化硅膜4上的所谓蚀刻停止问题。另外，在本实施形态中，在存储单元阵列部以外的周边电路部，将保留的氮化硅膜面积限制到最小限度，通过将在电路部走的布线间介电常数大的氮化硅膜减少到最小限度，便可减小布线间的电容量，提高电气特性特别是动作速度。
本实施形态也可以按如下方式进行处理。即，在本实施形态的半导体装置中，将各绝缘膜2、3、5合并在一起的绝缘膜覆盖到在主面上具有触点部1a、1b的半导体基板1上，在该绝缘膜中，在半导体基板1的主面附近设置导电部6。另外，在绝缘膜中设置氮化硅膜4，并且保留覆盖半导体基板1的主面触点部1b的部分，除去触点部1a和导电部6的区域。另外，在绝缘膜中设置另一个导电部10，形成从该导电部10贯穿绝缘膜和氮化硅膜4至半导体基板1的触点部1b的接触通路11。此外，还形成贯穿绝缘膜分别至导电部6的触点部6a的导通路、和至半导体基板1的触点部1a的导通路。形成贯穿绝缘膜分别至绝缘膜中的导电部8、9的触点部8a、9a的导通路。
实施形态4：
图7～图10是用于说明本发明的实施形态4的半导体装置的制造方法的图，是极适合于作为用于制造具有实施形态3的结构的半导体装置的制造方法。图中，和图1或图2相同的符号，分别表示相同或相当的部分。
说到制造工艺，首先，如图7所示，在半导体基板1的主面上覆盖第1绝缘膜(氧化膜)2。其次，在该第1氧化膜2的一部分上形成导电部(传输门)6和导电部(字线)7。此外，用第2绝缘膜(氧化膜)3覆盖该导电部6和7。在其上全面地覆盖氮化硅膜4。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。此外，在其上全面地覆盖第4绝缘膜(氧化硅膜)5′。然后，全面地覆盖抗蚀层12，在有铝触点的周边电路部B，只在获得向位线的接触的半导体基板1的主面的触点部1b周围的区域保留该抗蚀层12，其余的区域除去。然后，如图8所示，通过选择蚀刻将除去了抗蚀层12的区域的第4氧化膜5′除去。
其次，如图9所示，除去保留的抗蚀层12，将通过选择蚀刻而保留的第4氧化膜5′作为掩模，利用热磷酸等进行湿法蚀刻，保留位线触点1b周围的氮化硅膜4，有选择地对其他区域的氮化硅膜4进行蚀刻除去。
然后，如图10所示，包括半导体基板1的第1和第2氧化膜2、3及氮化硅膜4上，全面地对第3绝缘膜(作为层间绝缘膜的氧化硅膜)5进行平坦化处理。由于保留的第4氧化膜5′与层间氧化膜5成为一体，所以，就不分开进行图示。在此过程中，贯穿半导体基板1的主面的位线触点部1b上的氮化硅膜4和第1氧化膜2设置开口部，设置位线接触通路11。另外，导电部8(位线)和导电部10(位线)设置在层间氧化膜5的中空位置上。此外，同样设置导电部9(单元板)，成为埋入到层间氧化膜5中的形式。
然后，全面地覆盖抗蚀层13，在需要来自上部的铝触点的部位进行开口，对层间氧化膜5进行选择蚀刻，设置通到半导体基板1的触点部1a、导电部6的触点部6a、字线8的触点部8a和单元板9的触点部9a的开口部。此后，除去抗蚀层13，利用层间氧化膜5的这些开口获得成为与上部之间的导通路的铝触点。
这样，在本实施形态中，在氮化硅膜4上重叠上氧化膜5′，用抗蚀层12形成氧化膜5′的图案，然后，除去抗蚀层12后，将氧化膜5′作为掩模，用热磷酸等进行湿法蚀刻。
按照本实施形态的制造方法，在周边电路部B，在所有的铝触点上就没有自调节使用的氮化硅膜4了，从而就解决了在氮化硅膜4上的所谓蚀刻停止问题。另外，在本实施形态中，在存储单元阵列A以外的周边电路部B，将保留的氮化硅膜4的面积限制到最小限度，通过将在周边电路部B走的布线间介电常数大的氮化硅膜减少到最小限度，便可减小布线间的电容量，提高电气特性特别是动作速度。
此外，如以往那样，在将抗蚀层作为掩模用干法蚀刻切除氮化硅膜的方法中，有时由于与氧化膜的选择比不够，有可能将基板削除，但是，如本实施形态那样，如果使用与氧化膜的选择比大的湿法蚀刻，便可获得不会发生削除基板和等离子体损伤的稳定的制造方法。
本实施形态也可以按如下方式进行处理。即，本实施形态的制造方法包括在半导体基板1的主面上覆盖第1绝缘膜2；在该第1绝缘膜2上设置导电部6；在该导电部6上覆盖第2绝缘膜3；在第1绝缘膜2和第2绝缘膜3上覆盖氮化硅膜4；将氮化硅膜4只保留半导体基板1的主面的一部分(仅获得位线触点的区域)而将其余部分除去后，覆盖第3绝缘膜5；在第3绝缘膜5上设置开口和设置贯穿第3绝缘膜5至导电部6的触点6a的导通路的各工序。
实施例1～4的要点，是在将氮化硅膜那样的氧化膜的蚀刻停止材料置于下部布线(传输门)上方的结构中，在获得存储单元阵列部以外的铝触点的电路部除去上述蚀刻停止材料。另外，在实施形态1和2中，是在有铝触点的电路部只除去所希望的触点周围的氮化硅膜SiN；在实施形态3和4中，是在有铝触点的电路部，只保留位线触点周围的SiN。
实施形态5：
图11是用于说明本发明的实施形态5的半导体装置的结构的图，是表示剖面结构的图。在图示的半导体装置(DRAM)中，由没有铝触点的存储单元阵列部A和具有基板、传输门、位线及向单元板上的铝触点的周边电路部B构成。图中，和图1相同的符号，分别表示相同或相当的部分。
如图所示，该半导体装置具有半导体基板1、第1绝缘膜(氧化膜)2、第2绝缘膜(氧化膜)3、氮化硅膜4、第3绝缘膜(层间绝缘膜)5、第1氧化膜2上的导电部(传输门)6和导电部(字线)7、埋入到层间绝缘膜5中的中空位置上的导电部(位线)8和导电部(单元板)9、埋入到层间绝缘膜5中的中空位置上的另一个导电部(位线)10及其接触通路11。
半导体基板1在其主面上形成很多元件，但是，这里，只示出了获得层间接触的触点部1a和获得与导电部(位线)10接触的触点部1b。第1氧化膜2覆盖在半导体基板1的主面上，在该半导体基板1的触点部1a处具有开口2a。
第2氧化膜3覆盖着设置在第1氧化膜2上的导电部6和7。覆盖导电部6的第2氧化膜3在该导电部6的触点部6a处具有开口3a。
氮化硅膜(SiN)4覆盖在第1氧化膜2和第2氧化膜3上，在半导体基板1的主面的触点部1a处具有开口4a，在导电部6的触点部6a处具有开口4b。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。
层间绝缘膜5覆盖在氮化硅膜4上，在半导体基板1的触点部1a处具有开口5a，在导电部6的触点部6a处具有开口5b。此外，在埋入到该层间绝缘膜5中的中空位置上的导电部8的触点部8a处具有开口5c，在导电部9的触点部9a处具有开口5d。
导电部6在第1氧化膜2的一部分上从该氧化膜2以突出状形成，是成为作为传输门的字线的导电部。导电部7在第1氧化膜2的一部分上从该氧化膜2以突出状形成，是成为栅极或字线的导电部。导电部8是在层间绝缘膜5中从半导体基板1的主面开始以一定间隔形成的作为中空位置上的位线的导电部，具有触点部8a。导电部9是在层间绝缘膜5中从半导体基板1的主面开始以一定间隔形成的位于中空位置上的作为电容器单元板的导电部，具有触点部9a。导电部10是埋入到层间绝缘膜5中的另一个中空位置上的和导电部8一样作为位线的导电部，具有接触通路11。
在该半导体装置的存储单元阵列部A，具有成为向半导体基板1的导通路的位线接触通路11和存储节点触点(图中未示出)，在该处使用自调节技术。
另一方面，在周边电路部B，有与存储单元阵列部A的位线接触通路11同时形成的位线接触通路11。此外，在层间绝缘膜5的开口5a、5b、5c、5d处有作为层间的导通路而形成的上部金属布线即所谓的铝触点，分别到达半导体基板1的触点部1a、导电部6的触点部6a、中空位置上的导电部8的触点部8a和中空位置上的导电部9的触点部9a。
在本实施形态中，在覆盖SiN式自调节方式的半导体装置中，贯穿氮化硅膜可以在半导体基板的触点部和传输门的触点部可靠地获得铝触点。
本实施形态也可以按如下方式进行处理。即，在本实施形态的半导体装置中，将各绝缘膜2、3、5合并在一起的绝缘膜覆盖在半导体基板1的主面上，在该绝缘膜中，将导电部6设置在半导体基板1的主面附近。另外，在该绝缘膜中，设置氮化硅膜4覆盖半导体基板1的主面和导电部6。并且，形成贯穿绝缘膜和上述氮化硅膜4至上述导电部6的触点部6a的导通路。另外，形成贯穿绝缘膜和氮化硅膜4至半导体基板1的触点部1a的导通路。氮化硅膜4的开口孔径与这些导通路的直径相同，相互连接。另外，在绝缘膜中，设置其他导电部8和9，分别形成贯穿绝缘膜至这些导电部8和9的触点部8a和9a的导通路。
实施形态6：
图12～图14是用于说明本发明的实施形态6的半导体装置的制造方法的图，是极适合于作为用于制造具有实施形态5的结构的半导体装置的制造方法。图中，和图1或图2相同的符号，分别表示相同或相当的部分。
说到制造工艺，首先，如图12所示，将第1绝缘膜(氧化膜)2覆盖在半导体基板1的主面上。其次，在该第1氧化膜2的一部分上形成从该氧化膜2突出的导电部(传输门)6和导电部(字线)7。此外，用第2绝缘膜(氧化膜)3覆盖该导电部6和导电部7。在该第1氧化膜2和第2氧化膜3上全面地覆盖氮化硅膜4。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。
然后，在氮化硅膜4上，对第3绝缘膜(作为层间绝缘膜的氧化硅膜)5进行平坦化处理。在此过程中，贯穿半导体基板1的主面的位线触点部1b上的氮化硅膜4和第1氧化膜2设置开口部，设置位线接触通路11。另外，导电部(位线)8和导电部(位线)10从半导体基板1的主面的氮化硅膜4开始以一定间隔设置在中空位置上，在导电部10形成至半导体基板1的接触通路11。此外，同样设置导电部(单元板)9，成为埋入到层间氧化膜5中的形式。
然后，覆盖抗蚀层13，先在未用氮化硅膜4覆盖的位线8和单元板9的位置上进行开口，对层间氧化膜5进行选择蚀刻，开设到达触点部8a和9a的开口5c和5d。
其次，如图13所示，用抗蚀层将到达位线8和单元板9的触点部8a和9a的开口堵塞，在被氮化硅膜4覆盖的半导体基板1的触点部1a和传输门6的触点部6a的位置上设置抗蚀层13的开口，对层间绝缘膜5进行选择蚀刻，开设到达氮化硅膜4的开口。
接着，如图14所示，从半导体基板1的触点部1a的位置上的开口5a和传输门6的触点部6a的位置的开口5b对氮化硅膜4和氧化硅膜2进行蚀刻，开设到达触点部1a和触点部6a的开口5a和5b。然后，除去抗蚀层13，利用层间绝缘膜5的这些开口获得成为与上部之间的导通路的铝触点。
本实施形态在覆盖SiN式自调节方式中，是对铝触点的蚀刻使用2个掩模分为2次进行开口的制造方法。由在开口孔内没有氮化硅膜的位线8和单元板9上的触点的第1开口工序、和在开口孔内有氮化硅膜的基板1和传输门6上的触点的第2开口工序构成。第1工序只利用氧化膜干蚀刻进行开口，第2工序在氧化膜干蚀刻后，追加氮化硅膜蚀刻和下层氧化膜蚀刻。
这样，由于将利用蚀刻进行的开口分为开口孔内有氮化硅膜的触点和没有氮化硅膜的触点，所以，可以分别适用不同的蚀刻规格，从而可以避免由于过蚀刻而引起上部布线的膜削减或穿通。
本实施形态也可以按如下方式进行处理。即，本实施形态的制造方法包括将第1绝缘膜2覆盖在半导体基板1的主面上；在该绝缘膜2上设置导电部6；在该导电部6上覆盖第2绝缘膜3；在第1绝缘膜2和上述第2绝缘膜3上覆盖氮化硅膜4；设置包围另一个导电部8并且覆盖氮化硅膜4的第3绝缘膜5；在第3绝缘膜5上设置开口，设置贯穿第3绝缘膜5至另一个导电部8的触点部8a的导通路；在第3绝缘膜5和氮化硅膜4上设置开口，分别设置贯穿第3绝缘膜5和氮化硅膜4至导电部6的触点部6a的导通路、和至半导体基板1的触点部1a的导通路的各工序。
实施形态7：
图15是用于说明本发明的实施形态7的半导体装置的结构的图，是表示剖面结构的图。在图示的半导体装置(DRAM)中，由没有铝触点的存储单元阵列部A和具有基板、传输门、位线及向单元板上的铝触点的周边电路部B构成。图中，和图1相同的符号，分别表示相同或相当的部分。
如图所示，该半导体装置具有半导体基板1、第1绝缘膜(氧化膜)2、第2绝缘膜(氧化膜)3、氮化硅膜4、第3绝缘膜(层间绝缘膜)5、第1氧化膜2上的导电部(传输门)6和导电部(字线)7、埋入到层间绝缘膜5中的中空位置上的导电部(位线)8和导电部(单元板)9、埋入到层间绝缘膜5中的中空位置上的另一个导电部(位线)10及其接触通路11。
半导体基板1在其主面上形成很多元件，但是，这里只示出了获得层间接触的触点部1a和获得与导电部10接触的触点部1b。第1氧化膜2覆盖在半导体基板1的主面上，在该半导体基板1的触点部1a处具有开口2a。
第2氧化膜3覆盖着设置在第1氧化膜2上的导电部6和7。覆盖导电部6的第2氧化膜3在该导电部6的触点部6a处具有开口3a。
氮化硅膜(SiN)4覆盖在第1氧化膜2和第2氧化膜3上，在半导体基板1的主面的触点部1a处具有开口4a，在导电部6的触点部6a处具有开口4b。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。
层间绝缘膜5覆盖在氮化硅膜4上，在半导体基板1的触点部1a处具有开口5a，在导电部6的触点部6a处具有开口5b。此外，在埋入到该层间绝缘膜5中的中空位置上的导电部8的触点部8a处具有开口5c，在导电部9的触点部9a处具有开口5d。
导电部6在第1氧化膜2的一部分上从该氧化膜2以突出状形成，是成为作为传输门的字线的导电部。导电部7在第1氧化膜2的一部分上从该氧化膜2以突出状形成，是成为栅极或字线的导电部。导电部8是在在层间绝缘膜5中从半导体基板1的主面开始以一定间隔在中空位置上形成的作为位线的导电部，具有触点部8a。在该导电部8的上面，覆盖氮化硅膜4′，并且在导电部8的触点部8a的位置上具有开口。
导电部9是在层间绝缘膜5中从半导体基板1的主面开始以一定间隔在中空位置上形成的作为电容器单元板的导电部，具有触点部9a。在该导电部9的上面覆盖氮化硅膜4′，并且在导电部9的触点部9a的位置上具有开口。导电部10是与埋入到层间绝缘膜5中另一个中空位置上的导电部8相同的作为位线的导电部，具有接触通路11。
在该半导体装置的存储单元阵列部A，具有成为向半导体基板1的导通路的位线接触通路11和存储节点触点(图中未示出)，在该处使用自调节技术。
另一方面，在周边电路部B，有与存储单元阵列部A的位线接触通路11同时形成的位线接触通路11。此外，在层间绝缘膜5的开口5a、5b、5c、5d处有作为层间的导通路而形成的上部金属布线即所谓的铝触点，分别到达半导体基板1的触点部1a、导电部6的触点部6a、中空位置上的导电部8的触点部8a和中空位置上的导电部9的触点部9a。
本实施形态采用将氮化硅膜置于铝触点落下的所有布线和基板上部的结构。使铝触点暂时停留在氮化硅膜上，改变气体等蚀刻条件除去氮化硅膜后，进行若干氧化膜蚀刻形成触点。
按照本实施形态，可靠地贯穿自调节触点使用的氮化硅膜4，可以形成成为与上部层的导通路的铝触点。另外，由于各导电部同样由氮化硅膜覆盖，所以，可以进行相同的处理和加工。
本实施形态也可以按如下方式进行处理。即，在本实施形态的半导体装置中，将各绝缘膜2、3、5合并在一起的绝缘膜覆盖在半导体基板1的主面上，在该绝缘膜中，将导电部6设置在半导体基板1的主面附近。另外，在该绝缘膜中，设置氮化硅膜4，覆盖半导体基板1的主面和导电部6。并且，形成贯穿绝缘膜和氮化硅膜4至导电部6的触点部6a的导通路。另外，形成贯穿绝缘膜和氮化硅膜4至半导体基板1的触点部1a的导通路。氮化硅膜4的开口孔径与这些导通路的直径相同，相互连接。另外，在绝缘膜中，设置氮化硅膜4′覆盖的其他导电部8和9，形成贯穿绝缘膜和该氮化硅膜4′至导电部8和9的触点部8a和9a的导通路。
在以上说明的实施形态1、3、5和7中，示出了在存储单元阵列部利用覆盖SiN方式的自调节触点形成氮化硅膜，贯穿与此同时在周边电路部形成的氮化硅膜，获得来自上部层的布线即所谓的铝触点的半导体装置。其中，在实施形态1和3中，形成氮化硅膜开口的大小具有大于导通路即铝触点孔直径的裕量。相反，在实施形态5和7中，形成氮化硅膜开口的大小与导通路即铝触点孔直径的大小相同。
实施形态8：
图16～图18是用于说明本发明的实施形态8的半导体装置的制造方法的图，是极适合于作为用于制造具有实施形态7的结构的半导体装置的制造方法。图中，和图1或图2相同的符号，分别表示相同或相当的部分。
说到制造工艺，首先，如图16所示，将第1绝缘膜(氧化膜)2覆盖在半导体基板1的主面上。其次，在该第1氧化膜2的一部分上形成从该氧化膜2突出的导电部6(传输门)和导电部7(字线)。此外，用第2绝缘膜(氧化膜)3覆盖该导电部6和7。在该第1氧化膜2和第2氧化膜3上全面地覆盖氮化硅膜4。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。
然后，在氮化硅膜4，上全面地对第3绝缘膜(作为层间绝缘膜的氧化硅膜)5进行平坦化处理。在此过程中，贯穿半导体基板1的主面的位线触点部1b上的氮化硅膜4和第1氧化膜2设置开口部，设置位线接触通路11。另外，导电部(位线)8和导电部(位线)10从半导体基板1的主面的氮化硅膜4开始以一定间隔设置在中空位置上。并且，将氮化硅膜4′覆盖在位线8和10的上面。导电部(单元板)9设置在层间氧化膜5中，同样，在其上面覆盖氮化硅膜4′。
然后，如图17所示，在整个层间氧化膜5上覆盖抗蚀层13，在半导体基板1的触点部1a、导电部6的触点部6a、位线8的触点部8a和单元板9的触点部9a的位置上，在该抗蚀层13上设置开口，从该开口对层间氧化膜5进行选择蚀刻，分别开设到达氮化硅膜4、4′的开口5a、5b、5c、5d。
接着，如图18所示，从这些开口对氮化硅膜4进行蚀刻，形成到达位线8的触点部8a和单元板9的触点部9a的开口。对于半导体基板1的触点部1a和导电部6的触点部6a的开口，虽然除去了氮化硅膜4，但是，由于有氧化膜2或3，所以，接着通过进行氧化膜蚀刻将它们除去，分别形成到达触点部1a和触点部6a的开口5a和5b。然后，将抗蚀层13除去，利用层间氧化膜5的这些开口获得成为与上部之间的导通路的铝触点。
在本实施形态中，采用将氮化硅膜置于铝触点落下的所有布线和基板上部的结构。使铝触点暂时停留在氮化硅膜上，改变气体等蚀刻条件除去氮化硅膜后，进行若干氧化膜蚀刻形成触点。
这样，浅的触点与基板触点那样的深的触点相比，虽然需要很长的蚀刻时间，但是，由于各布线被作为蚀刻停止层的氮化硅膜所覆盖，所以，不会被削除掉。
本实施形态也可以按如下方式进行处理。即，本实施形态的制造方法包括将第1绝缘膜2覆盖在半导体基板1的主面上；在该第1绝缘膜2上设置导电部6；在该导电部6上覆盖第2绝缘膜3；在第1绝缘膜2和第2绝缘膜3上覆盖氮化硅膜4；设置包围被另一个氮化硅膜覆盖的另一个导电部8并且覆盖在氮化硅膜4上的第3绝缘膜5；设置贯穿第3绝缘膜5向着导电部6的触点部6a至氮化硅膜4的开口，同时，设置贯穿第3绝缘膜5向着另一个导电部8的触点部8a至另一个氮化硅膜4′的开口；设置从这些开口贯穿氮化硅膜4和第2绝缘膜3至导电部6的触点部6a的导通路，同时，设置贯穿另一个氮化硅膜4′至另一个导电部8的触点部8a的导通路的各工序。
在以上说明的实施形态2、4、6和8中，示出了在存储单元阵列部A利用覆盖SiN方式的自调节触点形成氮化硅膜4，与此同时，在周边电路部B形成氮化硅膜4，贯穿该氮化硅膜4获得来自上部层的布线即所谓的铝触点的半导体装置的制造方法。其中，在实施形态2和4中，在周边电路部B预先除去获得铝触点的区域的氮化硅膜4后，覆盖层间氧化膜5，然后，贯穿该层间氧化膜5形成导通路即铝触点。相反，在实施形态6和8中，在周边电路部B也在氮化硅膜4上覆盖层间氧化膜5，然后，贯穿该层间氧化膜5和氮化硅膜4形成导通路即铝触点。
实施形态9：
图19是用于说明本发明的实施形态9的半导体装置的结构的图，是表示剖面结构的图。在图示的半导体装置(DRAM)中，由没有铝触点的存储单元阵列部A和具有基板、传输门、位线及向单元板上的铝触点的周边电路部B构成。图中，和图1相同的符号，分别表示相同或相当的部分。
如图所示，该半导体装置具有半导体基板1、第1绝缘膜(氧化膜)2、第2绝缘膜(氧化膜)3、氮化硅膜4、第3绝缘膜(层间绝缘膜)5、第1氧化膜2上的导电部(传输门)6和导电部(字线)7、埋入到层间绝缘膜5中的中空位置上的导电部(位线)8和导电部(单元板)9、埋入到层间绝缘膜5中的中空位置上的另一个导电部(位线)10及其接触通路11和薄的第5绝缘膜(氧化膜)14。
半导体基板1在其主面上形成很多元件，但是，这里只示出了获得层间的接触的触点部1a和获得与导电部10接触的触点部1b。第1氧化膜2覆盖在半导体基板1的主面上，在位线接触通路11通过的地方进行开口。第2氧化膜3覆盖在导电部6和7的上面。覆盖在导电部6的上面的第2氧化膜3在该导电部6的触点部6a处具有开口3a。
第5氧化膜14薄薄地覆盖在导电部6和7的侧面及其上面的氧化膜3的侧面和上面。该第5氧化膜14不是必须的，有时也没有。
氮化硅膜4(SiN)在存储单元阵列部A覆盖在第1氧化膜2和第5氧化膜14上，但是，在有铝触点的周边电路部B只覆盖在成为导电部6和7的侧面的第5氧化膜14的直立部。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边电路部B上也形成。
层间绝缘膜5覆盖在第1氧化膜2、第5氧化膜14和氮化硅膜4上，在半导体基板1的触点部1a处具有开口5a，在导电部6的触点部6a处具有开口5b。此外，在埋入到该层间绝缘膜5中的中空位置上的导电部8的触点部8a处具有开口5c，在中空位置上的导电部9的触点部9a处具有开口5d。
导电部6从第1氧化膜2以突出状形成，是成为作为传输门的字线的导电部。导电部7是成为栅极或字线的导电部。导电部8是埋入到层间绝缘膜5中的中空位置上的作为位线的导电部，具有触点部8a。
导电部9是埋入到层间绝缘膜5中的另一个中空位置上的作为电容器单元板的导电部，具有触点部9a。导电部10是埋入到层间绝缘膜5中的另一个中空位置上的与导电部8一样作为位线的导电部，具有向半导体基板1的接触通路11。
在该半导体装置的存储单元阵列部A，具有对半导体基板1获得导通的位线触点部和存储节点触点(图中未示出)，在该处使用自调节技术。
另一方面，在周边电路部B，有与存储单元阵列部A的位线触点通路11同时形成的位线接触通路11。此外，在层间绝缘膜5的开口5a、5b、5c、5d处有作为层间的导通路而形成的上部金属布线即所谓的铝触点，分别到达半导体基板1的触点部1a、导电部6的触点部6a、中空位置上的导电部8的触点部8a和中空位置上的导电部9的触点部9a。
在本实施形态中，在侧壁SiN式自调节方式中，是使传输门6的侧壁氧化膜14薄膜化，在有铝触点的周边电路部B只在传输门6的侧壁上保留氮化硅膜4。
这样，使用的掩模可以是只保留存储单元阵列部A的粗糙的掩模，与只除去或保留触点周围的掩模相比，图案容易形成，并且在周边电路部B，在所有的铝触点上就没有自调节使用的氮化硅膜4了，从而就解决了在氮化硅膜上的所谓蚀刻停止问题。
本实施形态也可以按如下方式进行处理。即，在本实施形态的半导体装置中，将各绝缘膜2、3、5合并在一起的绝缘膜覆盖到在主面上具有触点部的半导体基板1上，在该绝缘膜中，在上述半导体基板1的主面附近，设置从该主面突出的导电部6。另外，在周边电路部，氮化硅膜4覆盖在导电部6的侧面。并且，形成贯穿绝缘膜至导电部6的触点部6a的导通路。另外，形成贯穿绝缘膜直半导体基板1的主面的触点部1a的导通路。另外，在绝缘膜中，设置其他导电部8和9，形成贯穿绝缘膜至这些导电部的触点部的导通路。
实施形态10：
图20～图24是用于说明本发明的实施形态10的半导体装置的制造方法的图，是极适合于作为用于制造具有实施形态9的结构的半导体装置的制造方法。图中，和图1或图2相同的符号，分别表示相同或相当的部分。
说到制造工艺，首先，如图20所示，将第1绝缘膜(氧化膜)2覆盖在半导体基板1的主面上。其次，在该第1氧化膜2的一部分上形成从该氧化膜2突出的导电部(传输门)6和导电部(字线)7。此外，用第2绝缘膜(氧化膜)3覆盖在该导电部6和导电部7的上面。将第5绝缘膜(氧化膜)14薄薄地覆盖在该导电部6、7及其上面的第2氧化膜3的周围侧面和上面。
在第2氧化膜3和第5氧化膜14上全面地覆盖氮化硅膜4。该氮化硅膜4是为了存储单元阵列部A上的自调节触点而形成的，同时，在周边电路部B上也形成。其次，用抗蚀层12覆盖整个面后，只保留存储单元阵列部A的抗蚀层12，将有铝触点的周边电路部B的除去。
其次，如图21所示，在除去了抗蚀层12的周边电路部B，通过各向异性蚀刻，保留导电部6和7的侧面的氮化硅膜4，除去其他部分的氮化硅膜4。这样，存储单元阵列部A的导电部7和有铝触点的周边电路部B的导电部6、7就分别如图24所示那样地形成。
其次，如图22所示，包括半导体基板1的第1氧化膜2、氮化硅膜4和第5氧化膜14的上面全面地覆盖第3绝缘膜(作为层间绝缘膜的氧化硅膜)5，进行平坦化处理。在此过程中，贯穿半导体基板1的主面的位线触点部1b上的第1氧化膜2设置开口部，设置位线接触通路11。另外，在层间氧化膜5的中空位置上设置导电部(位线)8和导电部(位线)10。此外，同样设置导电部(单元板)9，成为埋入到层间氧化膜5中的形式。然后，全面地覆盖抗蚀层13，在需要来自上部的铝触点的部位进行开口。
其次，如图23所示，从该抗蚀层13的开口对层间氧化膜5进行选择蚀刻，设置通到半导体基板1的触点部1a、导电部6的触点部6a、字线8的触点部8a和单元板9的触点部9a的开口部。半导体基板1的触点部1a上的第1氧化膜2和导电部6上的第2氧化膜3以及第5氧化膜14也同时进行蚀刻。然后，除去抗蚀层13，利用层间氧化膜5的这些各开口获得成为与上部之间的导通路的铝触点。
这样，在本实施形态中，在形成导电部(传输门)6后，将薄膜的氧化膜14和氮化硅膜4沿导电部(传输门)6的栅极形状忠实地成膜为栅极形状，在存储单元阵列部A形成抗蚀层13的图案后，对氮化硅膜4进行各向异性蚀刻。由于各向异性干蚀刻只向垂直方向前进，所以，在导电部(传输门)6的侧壁的纵向上变厚的氮化硅膜4便只保留在侧壁部上。
在本实施形态中，氮化硅膜4的选择蚀刻使用的掩模，可以是只保留存储单元阵列部A的粗糙的掩模，与只除去或保留触点周围的掩模相比，图案容易形成，并且在周边电路部B，在所有的铝触点上就没有自调节使用的氮化硅膜了，从而就解决了在氮化硅膜上的所谓蚀刻停止问题。
另外，在本实施形态中，在存储单元阵列以外的有铝触点的周边电路部B，将保留的氮化硅膜4的面积限制到最小限度，通过将在有铝触点的周边电路部B走的布线间介电常数大的氮化硅膜减少到最小限度，便可减小布线间的电容量，提高电气特性特别是动作速度。
本实施形态也可以按如下方式进行处理。即，本实施形态的制造方法包括将第1绝缘膜2覆盖在半导体基板1的主面上；在该绝缘膜2上设置导电部6；在该导电部6上覆盖第2绝缘膜3；在第1绝缘膜2和第2绝缘膜3上覆盖氮化硅膜4；将氮化硅膜4只保留导电部6的侧面部分将其余部分除去后覆盖第3绝缘膜5；在第3绝缘膜5上设置开口，分别设置贯穿第3绝缘膜5至导电部6的触点部6a的导通路和至半导体基板1的触点部1a的导通路的各工序。
实施形态11：
图25是用于说明本发明的实施形态11的半导体装置的结构的图，是表示剖面结构的图。在图示的半导体装置(DRAM)中，由没有铝触点的存储单元阵列部A和具有基板、传输门、位线及向单元板上的铝触点的周边电路部B构成。图中，和图1相同的符号，分别表示相同或相当的部分。
如图所示，该半导体装置具有半导体基板1、第1绝缘膜(氧化膜)2、氮化硅膜4、第3绝缘膜(层间绝缘膜)5、第1氧化膜2上的导电部(传输门)6和导电部(字线)7、埋入到层间绝缘膜5中的中空位置上的导电部(位线)8和导电部(单元板)9、埋入到层间绝缘膜5中的中空位置上的另一个导电部(位线)10及其接触通路11。
半导体基板1在其主面上形成很多元件，但是，这里只示出了获得层间接触的触点部1a和获得与导电部10接触的触点部1b。第1氧化膜2覆盖在半导体基板1的主面上，在该半导体基板1的触点部1a处具有开口2a。
形成氮化硅膜(SiN)4，覆盖第1氧化膜2上的导电部6和7。覆盖导电部6的氮化硅膜4在导电部6的触点部6a处具有开口4a。该氮化硅膜4是为了在存储单元阵列部A上的自调节触点而形成的，同时，在周边部B上也形成。
层间绝缘膜5覆盖在第1氧化膜2和氮化硅膜4上，在半导体基板1的触点部1a处具有开口5a，另外，在导电部6的触点部6a处具有开口5b。此外，在埋入到该层间绝缘膜5中的中空位置上的导电部8的触点部8a处具有开口5c，在导电部9的触点部9a处具有开口5d。
导电部6在第1氧化膜2的一部分上、从该氧化膜2以突出状形成，是成为作为传输门的字线的导电部。导电部7在第1氧化膜2的一部分上、从该氧化膜2以突出状形成，是成为栅极或字线的导电部。导电部8是在层间绝缘膜5中从半导体基板1的主面开始以一定间隔在中空位置上形成的作为位线的导电部，具有触点部8a。导电部9是在层间绝缘膜5中从半导体基板1的主面开始以一定间隔在中空位置上形成的作为电容器单元板的导电部，具有触点部9a。导电部10是与导电部8一样作为位线的导电部，具有接触通路11。
在该半导体装置的存储单元阵列部A，具有成为向半导体基板1的导通路的位线接触通路11和存储节点触点(图中未示出)，在该处使用自调节技术。
另一方面，在周边电路部B，有与存储单元阵列部A的位线接触通路11同时形成的位线接触通路11。此外，在层间绝缘膜5的开口5a、5b、5c、5d处有作为层间的导通路而形成的上部金属布线即所谓的铝触点，分别到达半导体基板1的触点部1a、导电部6的触点部6a、中空位置上的导电部8的触点部8a和中空位置上的导电部9的触点部9a。
在本实施形态中，在存储单元阵列A以外的周边电路部B，将保留的氮化硅膜4的面积限制到最小限度，通过将在周边电路部B走的布线间介电常数大的氮化硅膜减少到最小限度，便可减小布线间的电容量，提高电气特性特别是动作速度。
本实施形态也可以按如下方式进行处理。即，在本实施形态的半导体装置中，将各绝缘膜2、5合并在一起的绝缘膜覆盖到在主面上具有触点部1a的半导体基板1上。在该绝缘膜中，在半导体基板1的主面附近，设置从该主面突出的导电部6。氮化硅膜4覆盖在该导电部6的上面和侧面。另外，形成贯穿绝缘膜和氮化硅膜4至导电部6的触点部6a的导通路。另外，形成贯穿绝缘膜5至半导体基板1的触点部1a的导通路。另外，在绝缘膜中，设置其他导电部8和9，形成贯穿绝缘膜至这些导电部的触点部的导通路。
在以上说明的实施形态9和11中，示出了在存储单元阵列部，利用SiN侧壁方式的自调节触点形成氮化硅膜、与此同时，贯穿在周边电路部形成的氮化硅膜获得来自上部层的布线即所谓的铝触点的半导体装置。其中，在实施形态9中，形成氮化硅膜的开口的大小大于导通路即铝触点孔的直径。相反，在实施形态11中，形成氮化硅膜开口的大小与导通路即铝触点孔直径的大小相同。
实施形态12：
图26～图28是用于说明本发明的实施形态12的半导体装置的制造方法的图，是极适合于作为用于制造具有实施形态11的结构的半导体装置的制造方法。图中，和图1或图2相同的符号，分别表示相同或相当的部分。
说到制造工艺，首先，如图26所示，将第1绝缘膜(氧化膜)2覆盖在半导体基板1的主面上。其次，在该第1氧化膜2的一部分上形成从该氧化膜2突出的导电部(传输门)6和导电部(字线)7。然后，将该导电部6覆盖封闭住那样地，从氧化膜2沿导电部6覆盖氮化硅膜4。这一工艺，是利用开始在整个第1氧化膜2上覆盖氮化硅膜4，然后利用选择蚀刻只保留导电部6、7周围的氮化硅膜4而将其他部分的氮化硅膜4除去的方法等实现的。该氮化硅膜4是为了在存储单元阵列部A的自调节触点而形成的，同时，在周边部B上也形成。
其次，在第1氧化膜2和氮化硅膜4上全面地对第3绝缘膜(作为层间绝缘膜的氧化硅膜)5进行平坦化处理。在此过程中，贯穿半导体基板1的主面的位线触点部1b上的第1氧化膜2设置位线接触通路11。另外，导电部(位线)8和导电部(位线)10从半导体基板1的主面的氮化硅膜4开始以一定间隔设置在中空位置上。此外，同样也设置导电部(单元板)9，成为埋入到层间氧化膜5中的形式。
然后，覆盖抗蚀层13，首先，在未用氮化硅膜4覆盖的半导体基板1的触点部1a、位线8的触点部8a和单元板9的触点部9a的位置上进行开口，对层间氧化膜5进行选择蚀刻，开设到达触点部1a、8a、9a的开口。
其次，如图27所示，用抗蚀层13堵塞到达半导体基板1、位线8和单元板9的触点部1a、8a、9a的开口5a、5c、5d，在覆盖氮化硅膜4的导电部6的触点部6a的位置上设置抗蚀层13的开口，对层间氧化膜5进行选择蚀刻，开设到达导电部6的氮化硅膜4的开口。
接着，如图28所示，从导电部6的触点部6a的位置的开口5b对氮化硅膜4进行蚀刻，开设到达触点部6a的开口。然后，除去抗蚀层13，通过层间氧化膜5的这些开口获得成为与上部之间的导通路的铝触点。
在本实施形态中，在SiN侧壁式自调节方式中，是对铝触点的蚀刻使用2个掩模分为2次进行开口的制造方法。由在开口孔内没有氮化硅膜的基板、位线和单元板上的触点的第1开口工序、和在开口孔内有氮化硅膜的传输门上的触点的第2开口工序构成。第1工序只利用氧化膜干蚀刻进行开口，第2工序在氧化膜干蚀刻后，追加氮化硅膜蚀刻。
这样，由于将利用蚀刻进行的开口分为在开口孔内有氮化硅膜的触点和没有氮化硅膜的触点进行，所以，可以分别适用不同的蚀刻规格，从而可以避免由于过蚀刻而引起上部布线的膜削减或穿通。
本实施形态也可以按如下方式进行处理。即，本实施形态的制造方法包括将一绝缘膜2覆盖在半导体基板1的主面上；在该绝缘膜2上设置导电部6；在导电部6上覆盖氮化硅膜4；在氮化硅膜4上覆盖另一绝缘膜5；在一绝缘膜2和另一绝缘膜5上设置开口，设置贯穿一绝缘膜2和另一绝缘膜5至半导体基板1的触点部1a的导通路；在另一绝缘膜5和氮化硅膜4上设置开口，设置贯穿另一绝缘膜5和氮化硅膜4至导电部6的触点部6a的导通路的各工序。
在以上说明的实施形态10和12中，示出了在存储单元阵列部A利用SiN侧壁方式的自调节触点形成氮化硅膜4、与此同时，在周边电路部B形成氮化硅膜4、贯穿该氮化硅膜4获得来自上部层的布线即所谓的铝触点的半导体装置的制造方法。其中，在实施形态10中，在周边电路部B预先除去获得铝触点的区域的氮化硅膜4后，覆盖层间氧化膜5，然后，贯穿该层间氧化膜5形成导通路即铝触点。相反，在实施例12中，在周边电路部B，在氮化硅膜4上也覆盖层间氧化膜5，然后，贯穿该层间氧化膜5和氮化硅膜4形成导通路即铝触点。

Claims (9)

1.半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
具有设置在邻接所述半导体基板的主面的该绝缘膜中的第1触点区的第1导电部；
设置在所述绝缘膜中覆盖所述半导体基板的主面和所述第1导电部的氮化硅膜；
贯穿所述绝缘膜和所述氮化硅膜延伸至所述第1触点区地配置的第1导通路；以及
贯穿所述绝缘膜和所述氮化硅膜延伸至所述基板触点部其中之一地配置的第2导通路，其中所述氮化硅膜在该基板触点部上有一个大于该导通路的开口。
2.根据权利要求1的半导体装置，其特征在于还包括：具有设置在所述绝缘膜中的第2触点区的第2触点部；以及贯穿所述绝缘膜延伸至所述第2触点区地配置的第3导通路。
3.半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
在其上表面具有第1触点区的第1导电部，所述第1导电部设置在邻接所述半导体基板的主面的该绝缘膜中，以从所述主面突出；
专门设置在所述绝缘膜中的所述第1导电部的侧表面上的氮化硅膜；
贯穿所述绝缘膜延伸至所述第1触点区地配置的第1导通路；
其中所述氮化硅膜在所述第1触点区上有一个大于所述第1导通路的开口。
4.根据权利要求3的半导体装置，其特征在于还包括：
贯穿所述绝缘膜延伸至所述基板触点部中的至少一个的第2导通路。
5.根据权利要求4的半导体装置，其特征在于还包括：具有设置在所述绝缘膜中的第2触点区的第2触点部；以及贯穿所述绝缘膜延伸至所述第2触点区的第3导通路。
6.半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
具有设置在邻接所述半导体基板的主面的该绝缘膜中的第1触点区、以从所述主面突出和具有上表面的第1导电部；
实质上覆盖且直接接触所述绝缘膜中的所述第1导电部的整个上表面的氮化硅膜；
贯穿所述绝缘膜和所述氮化硅膜延伸至所述第1触点区地配置的第1导通路，其中所述第1导通路是用一种蚀刻规格形成的；以及
贯穿所述绝缘膜延伸至所述基板触点部中至少一个地配置的第2导通路，其中所述第2导通路是用另一种蚀刻规格形成的。
7.半导体装置，包括：
半导体基板，在其主面上有多个基板触点部；
涂覆在所述半导体基板的主面上的绝缘膜；
具有设置在邻接所述半导体基板的主面的该绝缘膜中的第1触点区、以从所述主面突出和具有上表面的第1导电部；
实质上覆盖所述绝缘膜中的所述第1导电部的整个上表面的氮化硅膜；
贯穿所述绝缘膜和所述氮化硅膜延伸至所述第1触点区地配置的第1导通路，其中所述第1导通路是用一种蚀刻规格形成的；以及
贯穿所述绝缘膜延伸至所述基板触点部中至少一个地配置的第2导通路，其中所述第2导通路是用另一种蚀刻格形成的。
8.根据权利要求7的半导体装置，其特征在于还包括：具有设置在所述绝缘膜中的第2触点区的第2导电部；以及贯穿所述绝缘膜延伸至所述第2触点区地配置的第3导通路。
9.半导体装置的制造方法，包括下列步骤：
将第1绝缘膜(2)涂覆在半导体基板(1)的主面上；
在所述第1绝缘膜上形成具有触点部(6a)的导电部(6)；
在所述导电部(6)上涂覆第2绝缘膜(3)；
在所述第1绝缘膜(2)和第2绝缘膜(3)上涂覆氮化硅膜(4)；
至少将所述氮化硅膜从所述导电部(6)的触点部(6a)上的区域除去，以露出该第2绝缘膜(3)的一部分而留下剩余氮化硅膜部分；
用第3绝缘膜(5)覆盖所述剩余氮化硅膜(4)和该第2绝缘膜(3)的露出部分；
形成贯穿所述第2绝缘膜(3)和所述第3绝缘膜(5)至所述导电部(6)的触点部(6a)的导通路(5b)。
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