JPH06177265A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06177265A JPH06177265A JP32913092A JP32913092A JPH06177265A JP H06177265 A JPH06177265 A JP H06177265A JP 32913092 A JP32913092 A JP 32913092A JP 32913092 A JP32913092 A JP 32913092A JP H06177265 A JPH06177265 A JP H06177265A
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Landscapes
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 アライメントのずれ量が多くても配線膜とそ
の上層にある上層配線膜とのショートを防ぐことができ
る半導体装置を提供すること。 【構成】 半導体基板１の上にはゲート酸化膜３を介在
させて第１の配線膜５が形成されている。第１の配線膜
５の上にはシリコン窒化膜９が形成されている。第１の
配線膜５の側壁にはサイドウォールシリコン酸化膜７ａ
が形成されている。サイドウォールシリコン酸化膜７ａ
を覆うようにサイドウォールシリコン窒化膜１１ａが形
成されている。シリコン窒化膜はシリコン酸化膜のエッ
チングの際にシリコン酸化膜よりエッチング速度が遅く
なる。したがって写真製版の際にアライメントのずれ量
が多くても、スルーホール１３内に第１の配線膜５が露
出するということはなくなる。
の上層にある上層配線膜とのショートを防ぐことができ
る半導体装置を提供すること。 【構成】 半導体基板１の上にはゲート酸化膜３を介在
させて第１の配線膜５が形成されている。第１の配線膜
５の上にはシリコン窒化膜９が形成されている。第１の
配線膜５の側壁にはサイドウォールシリコン酸化膜７ａ
が形成されている。サイドウォールシリコン酸化膜７ａ
を覆うようにサイドウォールシリコン窒化膜１１ａが形
成されている。シリコン窒化膜はシリコン酸化膜のエッ
チングの際にシリコン酸化膜よりエッチング速度が遅く
なる。したがって写真製版の際にアライメントのずれ量
が多くても、スルーホール１３内に第１の配線膜５が露
出するということはなくなる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置に関するも
のであり、特に配線膜の側部にスルーホールが位置して
いる半導体装置およびその製造方法に関するものであ
る。
のであり、特に配線膜の側部にスルーホールが位置して
いる半導体装置およびその製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体基板と上層配線とがスルーホール
を介して電気的に接続されている構造を備えた半導体装
置の製造方法を以下説明する。図９に示すように、半導
体基板２１の上には間隔をあけて第１の配線膜２３が形
成されている。半導体基板２１の上であって、第１の配
線膜２３を覆うようにシリコン酸化膜２５が形成されて
いる。シリコン酸化膜２５の上にはレジスト２７が形成
されている。上層配線である第２の配線膜（図９中には
図示せず）と半導体基板２１とを電気的に接続するには
スルーホールを用いる。スルーホールは写真製版技術と
エッチング技術を用いて形成される。
を介して電気的に接続されている構造を備えた半導体装
置の製造方法を以下説明する。図９に示すように、半導
体基板２１の上には間隔をあけて第１の配線膜２３が形
成されている。半導体基板２１の上であって、第１の配
線膜２３を覆うようにシリコン酸化膜２５が形成されて
いる。シリコン酸化膜２５の上にはレジスト２７が形成
されている。上層配線である第２の配線膜（図９中には
図示せず）と半導体基板２１とを電気的に接続するには
スルーホールを用いる。スルーホールは写真製版技術と
エッチング技術を用いて形成される。
【０００３】写真製版技術のアライメントにはずれが不
可避的に生じる。半導体装置の微細化により第１の配線
膜２３同士の間隔は狭くなる傾向にある。このためアラ
イメントのずれ量が多いと、図９に示すようにスルーホ
ール２９の一部が第１の配線膜２３上に位置する場合が
起きる。
可避的に生じる。半導体装置の微細化により第１の配線
膜２３同士の間隔は狭くなる傾向にある。このためアラ
イメントのずれ量が多いと、図９に示すようにスルーホ
ール２９の一部が第１の配線膜２３上に位置する場合が
起きる。
【０００４】レジスト２７を除去し、図１０に示すよう
にシリコン酸化膜２５の上にアルミニウム膜を形成す
る。アルミニウム膜をパターニングし、第２の配線膜３
１を形成する。スルーホール２９の一部が第１の配線膜
２３上に形成されているので、第２の配線膜３１と第１
の配線膜２３とが接触し、第１の配線膜２３と第２の配
線膜３１とがショートしている。
にシリコン酸化膜２５の上にアルミニウム膜を形成す
る。アルミニウム膜をパターニングし、第２の配線膜３
１を形成する。スルーホール２９の一部が第１の配線膜
２３上に形成されているので、第２の配線膜３１と第１
の配線膜２３とが接触し、第１の配線膜２３と第２の配
線膜３１とがショートしている。
【０００５】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、第１の配線膜同士の間
にスルーホールを形成し、第２の配線膜と半導体基板と
のコンタクトをとる場合、アライメントのずれ量が多い
と図９に示すように、スルーホール２９の一部が第１の
配線膜２３上に位置することが起きる。これにより図１
０に示すように第２の配線膜３１と第１の配線膜２３と
がショートする原因となっていた。
上のように構成されているので、第１の配線膜同士の間
にスルーホールを形成し、第２の配線膜と半導体基板と
のコンタクトをとる場合、アライメントのずれ量が多い
と図９に示すように、スルーホール２９の一部が第１の
配線膜２３上に位置することが起きる。これにより図１
０に示すように第２の配線膜３１と第１の配線膜２３と
がショートする原因となっていた。
【０００６】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的は、アライ
メントのずれ量が多くても、配線膜とその上層にある上
層配線膜とのショートを防ぐことができる半導体装置お
よびその製造方法を提供することである。
ためになされたものである。この発明の目的は、アライ
メントのずれ量が多くても、配線膜とその上層にある上
層配線膜とのショートを防ぐことができる半導体装置お
よびその製造方法を提供することである。
【０００７】
【課題を解決するための手段】この発明に従った半導体
装置は、半導体基板の上に形成された配線膜と、配線膜
の側壁に沿って形成されたサイドウォールシリコン酸化
膜と、半導体基板の上であって、配線膜およびサイドウ
ォールシリコン酸化膜を覆うように形成され、シリコン
酸化膜のエッチングの際にシリコン酸化膜よりエッチン
グ速度が遅くなる材料からなる絶縁膜と、半導体基板の
上であって、絶縁膜を覆うように形成されたシリコン酸
化膜とを備えている。絶縁膜としてはたとえばシリコン
窒化膜またはアルミナ膜がある。
装置は、半導体基板の上に形成された配線膜と、配線膜
の側壁に沿って形成されたサイドウォールシリコン酸化
膜と、半導体基板の上であって、配線膜およびサイドウ
ォールシリコン酸化膜を覆うように形成され、シリコン
酸化膜のエッチングの際にシリコン酸化膜よりエッチン
グ速度が遅くなる材料からなる絶縁膜と、半導体基板の
上であって、絶縁膜を覆うように形成されたシリコン酸
化膜とを備えている。絶縁膜としてはたとえばシリコン
窒化膜またはアルミナ膜がある。
【０００８】この発明に従った半導体装置の製造方法
は、半導体基板の上に導電膜を形成する工程と、導電膜
の上にシリコン酸化膜のエッチングの際にシリコン酸化
膜よりエッチング速度が遅くなる材料からなる第１絶縁
膜を形成する工程と、導電膜と第１絶縁膜とをパターニ
ングし、上部に第１絶縁膜を備えた配線膜を形成する工
程と、配線膜の側壁にサイドウォールシリコン酸化膜を
形成する工程と、サイドウォールシリコン酸化膜を覆う
ように、シリコン酸化膜のエッチングの際にシリコン酸
化膜よりエッチング速度が遅くなる材料からなる第２絶
縁膜を形成する工程と、第１および第２絶縁膜を覆うよ
うにシリコン酸化膜を形成する工程とを備えている。
は、半導体基板の上に導電膜を形成する工程と、導電膜
の上にシリコン酸化膜のエッチングの際にシリコン酸化
膜よりエッチング速度が遅くなる材料からなる第１絶縁
膜を形成する工程と、導電膜と第１絶縁膜とをパターニ
ングし、上部に第１絶縁膜を備えた配線膜を形成する工
程と、配線膜の側壁にサイドウォールシリコン酸化膜を
形成する工程と、サイドウォールシリコン酸化膜を覆う
ように、シリコン酸化膜のエッチングの際にシリコン酸
化膜よりエッチング速度が遅くなる材料からなる第２絶
縁膜を形成する工程と、第１および第２絶縁膜を覆うよ
うにシリコン酸化膜を形成する工程とを備えている。
【０００９】
【作用】この発明に従った半導体装置は、半導体基板の
上であって、配線膜およびサイドウォールシリコン酸化
膜を覆うように形成された絶縁膜を備えている。絶縁膜
はシリコン酸化膜のエッチングの際にシリコン酸化膜よ
りエッチング速度が遅くなる材料からできている。絶縁
膜はシリコン酸化膜で覆われている。このシリコン酸化
膜に写真製版技術とエッチング技術を用いて、半導体基
板を露出させるスルーホールを形成する場合、アライメ
ントのずれ量が多くても、配線膜はシリコン酸化膜のエ
ッチングの際にシリコン酸化膜よりエッチング速度が遅
くなる材料からなる絶縁膜で覆われているので、配線膜
がスルーホール内に露出するということはなくなる。
上であって、配線膜およびサイドウォールシリコン酸化
膜を覆うように形成された絶縁膜を備えている。絶縁膜
はシリコン酸化膜のエッチングの際にシリコン酸化膜よ
りエッチング速度が遅くなる材料からできている。絶縁
膜はシリコン酸化膜で覆われている。このシリコン酸化
膜に写真製版技術とエッチング技術を用いて、半導体基
板を露出させるスルーホールを形成する場合、アライメ
ントのずれ量が多くても、配線膜はシリコン酸化膜のエ
ッチングの際にシリコン酸化膜よりエッチング速度が遅
くなる材料からなる絶縁膜で覆われているので、配線膜
がスルーホール内に露出するということはなくなる。
【００１０】この発明に従った半導体装置の製造方法
は、シリコン酸化膜のエッチングの際にシリコン酸化膜
よりエッチング速度が遅い材料からなる第１絶縁膜が上
部に形成されている配線膜を形成し、配線膜の側壁にサ
イドウォールシリコン酸化膜を形成し、サイドウォール
シリコン酸化膜を覆うように、シリコン酸化膜のエッチ
ングの際にシリコン酸化膜よりエッチング速度が遅くな
る材料からなる第２絶縁膜を形成している。このため配
線膜は第１および第２絶縁膜で覆われる。したがって、
第１および第２絶縁膜を覆うシリコン酸化膜に写真製版
技術とエッチング技術を用いて、半導体基板を露出させ
るスルーホールを形成する場合、アライメントのずれ量
が多くても、配線膜はシリコン酸化膜のエッチングの際
にシリコン酸化膜よりエッチング速度が遅い材料からな
る第１および第２絶縁膜で覆われているので、配線膜が
スルーホール内に露出するということを防止することが
できる。
は、シリコン酸化膜のエッチングの際にシリコン酸化膜
よりエッチング速度が遅い材料からなる第１絶縁膜が上
部に形成されている配線膜を形成し、配線膜の側壁にサ
イドウォールシリコン酸化膜を形成し、サイドウォール
シリコン酸化膜を覆うように、シリコン酸化膜のエッチ
ングの際にシリコン酸化膜よりエッチング速度が遅くな
る材料からなる第２絶縁膜を形成している。このため配
線膜は第１および第２絶縁膜で覆われる。したがって、
第１および第２絶縁膜を覆うシリコン酸化膜に写真製版
技術とエッチング技術を用いて、半導体基板を露出させ
るスルーホールを形成する場合、アライメントのずれ量
が多くても、配線膜はシリコン酸化膜のエッチングの際
にシリコン酸化膜よりエッチング速度が遅い材料からな
る第１および第２絶縁膜で覆われているので、配線膜が
スルーホール内に露出するということを防止することが
できる。
【００１１】
【実施例】図１はこの発明に従った半導体装置の断面図
である。半導体基板１の上にはゲート酸化膜３を介在さ
せて第１の配線膜５が形成されている。第１の配線膜５
の上にはシリコン窒化膜９が形成されている。シリコン
窒化膜はシリコン酸化膜エッチングの際に、シリコン酸
化膜よりエッチング速度が遅くなる材料からなる絶縁膜
である。第１の配線膜５の側壁にはサイドウォールシリ
コン酸化膜７ａが形成されている。サイドウォールシリ
コン酸化膜７ａを覆うようにサイドウォールシリコン窒
化膜１１ａが形成されている。
である。半導体基板１の上にはゲート酸化膜３を介在さ
せて第１の配線膜５が形成されている。第１の配線膜５
の上にはシリコン窒化膜９が形成されている。シリコン
窒化膜はシリコン酸化膜エッチングの際に、シリコン酸
化膜よりエッチング速度が遅くなる材料からなる絶縁膜
である。第１の配線膜５の側壁にはサイドウォールシリ
コン酸化膜７ａが形成されている。サイドウォールシリ
コン酸化膜７ａを覆うようにサイドウォールシリコン窒
化膜１１ａが形成されている。
【００１２】サイドウォールシリコン酸化膜１１ａおよ
びシリコン窒化膜９を覆うように、半導体基板１の上に
はシリコン酸化膜１５が形成されている。シリコン酸化
膜１５には、半導体基板１を露出させるスルーホール１
３が形成されている。シリコン酸化膜１５の上には第２
の配線膜１７が形成されている。第２の配線膜１７はス
ルーホール１３を介して半導体基板１と電気的に接続さ
れている。
びシリコン窒化膜９を覆うように、半導体基板１の上に
はシリコン酸化膜１５が形成されている。シリコン酸化
膜１５には、半導体基板１を露出させるスルーホール１
３が形成されている。シリコン酸化膜１５の上には第２
の配線膜１７が形成されている。第２の配線膜１７はス
ルーホール１３を介して半導体基板１と電気的に接続さ
れている。
【００１３】第１の配線膜５を覆うシリコン窒化膜９と
サイドウォールシリコン窒化膜１１ａとは、シリコン酸
化膜をエッチング除去する際にシリコン酸化膜よりエッ
チング速度が遅くなる材料なので、シリコン酸化膜１５
にスルーホール１３を形成する際に、アライメントのず
れ量が多くても第１の配線膜５がスルーホール１３内で
露出するということはなくなる。したがって第１の配線
膜５と第２の配線膜１７とのショートを防ぐことができ
る。
サイドウォールシリコン窒化膜１１ａとは、シリコン酸
化膜をエッチング除去する際にシリコン酸化膜よりエッ
チング速度が遅くなる材料なので、シリコン酸化膜１５
にスルーホール１３を形成する際に、アライメントのず
れ量が多くても第１の配線膜５がスルーホール１３内で
露出するということはなくなる。したがって第１の配線
膜５と第２の配線膜１７とのショートを防ぐことができ
る。
【００１４】図１に示すこの発明に従った半導体装置の
製造方法を以下説明する。図２に示すように、半導体基
板１の上に熱酸化によりゲート酸化膜３を形成する。ゲ
ート酸化膜３の上にＣＶＤ法を用いて多結晶シリコン
膜、シリコン窒化膜を順に形成する。写真製版技術とエ
ッチング技術を用いて多結晶シリコン膜およびシリコン
窒化膜をパターニングし、上部にシリコン窒化膜９が形
成された第１の配線膜５を形成する。
製造方法を以下説明する。図２に示すように、半導体基
板１の上に熱酸化によりゲート酸化膜３を形成する。ゲ
ート酸化膜３の上にＣＶＤ法を用いて多結晶シリコン
膜、シリコン窒化膜を順に形成する。写真製版技術とエ
ッチング技術を用いて多結晶シリコン膜およびシリコン
窒化膜をパターニングし、上部にシリコン窒化膜９が形
成された第１の配線膜５を形成する。
【００１５】図３に示すようにＣＶＤ法により半導体基
板１の上に、第１の配線膜５を覆うようにシリコン酸化
膜７を形成する。
板１の上に、第１の配線膜５を覆うようにシリコン酸化
膜７を形成する。
【００１６】図４に示すように異方性エッチングを用い
てシリコン酸化膜７をエッチングし、第１の配線膜５の
側壁にサイドウォールシリコン酸化膜７ａを形成する。
異方性エッチングは、シリコン窒化膜９の側面９ａが露
出するまで続ける。
てシリコン酸化膜７をエッチングし、第１の配線膜５の
側壁にサイドウォールシリコン酸化膜７ａを形成する。
異方性エッチングは、シリコン窒化膜９の側面９ａが露
出するまで続ける。
【００１７】図５に示すように、半導体基板１の上であ
って、サイドウォールシリコン酸化膜７ａおよびシリコ
ン窒化膜９を覆うようにＣＶＤ法を用いてシリコン窒化
膜１１を形成する。
って、サイドウォールシリコン酸化膜７ａおよびシリコ
ン窒化膜９を覆うようにＣＶＤ法を用いてシリコン窒化
膜１１を形成する。
【００１８】図６に示すように異方性エッチングを用い
てシリコン窒化膜１１をエッチングし、サイドウォール
シリコン窒化膜１１ａを形成する。シリコン窒化膜９の
側面９ａが露出するまでサイドウォールシリコン酸化膜
７ａをエッチングしたので、サイドウォールシリコン窒
化膜１１ａ形成の際にサイドウォールシリコン酸化膜７
ａが露出するということはなくなる。
てシリコン窒化膜１１をエッチングし、サイドウォール
シリコン窒化膜１１ａを形成する。シリコン窒化膜９の
側面９ａが露出するまでサイドウォールシリコン酸化膜
７ａをエッチングしたので、サイドウォールシリコン窒
化膜１１ａ形成の際にサイドウォールシリコン酸化膜７
ａが露出するということはなくなる。
【００１９】図７に示すようにＣＶＤ法を用いて半導体
基板１の全面上にシリコン酸化膜１５を形成する。シリ
コン酸化膜１５の上にレジスト１８を塗布する。レジス
ト１８を写真製版技術を用いて、選択的に露光・現像
し、パターニングする。アライメントのずれ量が多く、
レジスト１８の開孔１８ａが第１の配線膜５上に位置し
ている。
基板１の全面上にシリコン酸化膜１５を形成する。シリ
コン酸化膜１５の上にレジスト１８を塗布する。レジス
ト１８を写真製版技術を用いて、選択的に露光・現像
し、パターニングする。アライメントのずれ量が多く、
レジスト１８の開孔１８ａが第１の配線膜５上に位置し
ている。
【００２０】図８に示すようにレジスト１８をマスクと
してシリコン酸化膜１５を選択的にエッチングし、半導
体基板１を露出させるスルーホール１３を形成する。ア
ライメントのずれ量が多くても、シリコン窒化膜のエッ
チング速度が遅いので、第１の配線膜５がスルーホール
１３内に露出することなく、自己整合的に半導体基板１
を露出させることができる。レジスト１８を除去し、ア
ルミニウムからなる第２の配線膜１７をシリコン酸化膜
１５上に形成した状態の図が図１である。
してシリコン酸化膜１５を選択的にエッチングし、半導
体基板１を露出させるスルーホール１３を形成する。ア
ライメントのずれ量が多くても、シリコン窒化膜のエッ
チング速度が遅いので、第１の配線膜５がスルーホール
１３内に露出することなく、自己整合的に半導体基板１
を露出させることができる。レジスト１８を除去し、ア
ルミニウムからなる第２の配線膜１７をシリコン酸化膜
１５上に形成した状態の図が図１である。
【００２１】この実施例ではシリコン酸化膜エッチング
の際にシリコン酸化膜よりエッチング速度は遅くなる材
料からなる第１絶縁膜として、シリコン窒化膜を用いた
が、アルミナ膜であってもよい。
の際にシリコン酸化膜よりエッチング速度は遅くなる材
料からなる第１絶縁膜として、シリコン窒化膜を用いた
が、アルミナ膜であってもよい。
【００２２】
【発明の効果】この発明に従った半導体装置は、半導体
基板の上であって、配線膜およびサイドウォールシリコ
ン酸化膜を覆うように形成された絶縁膜を備えている。
絶縁膜はシリコン酸化膜エッチングの際に、シリコン酸
化膜よりエッチング速度が遅くなる材料からできてい
る。絶縁膜はシリコン酸化膜で覆われている。このシリ
コン酸化膜に写真製版技術とエッチング技術を用いて半
導体基板を露出させるスルーホールを形成する場合、ア
ライメントのずれ量が多くても、配線膜がスルーホール
内に露出するということを防止することができる。した
がって配線膜とその上層にある上層配線膜とのショート
を防ぐことができ、半導体装置の信頼性を向上させるこ
とができる。
基板の上であって、配線膜およびサイドウォールシリコ
ン酸化膜を覆うように形成された絶縁膜を備えている。
絶縁膜はシリコン酸化膜エッチングの際に、シリコン酸
化膜よりエッチング速度が遅くなる材料からできてい
る。絶縁膜はシリコン酸化膜で覆われている。このシリ
コン酸化膜に写真製版技術とエッチング技術を用いて半
導体基板を露出させるスルーホールを形成する場合、ア
ライメントのずれ量が多くても、配線膜がスルーホール
内に露出するということを防止することができる。した
がって配線膜とその上層にある上層配線膜とのショート
を防ぐことができ、半導体装置の信頼性を向上させるこ
とができる。
【００２３】この発明に従った半導体装置の製造方法
は、シリコン酸化膜をエッチングの際にシリコン酸化膜
よりエッチング速度が遅くなる材料からなる第１絶縁膜
が上部に形成されている配線膜を形成し、配線膜の側壁
にサイドウォールシリコン酸化膜を形成し、サイドウォ
ールシリコン酸化膜を覆うように、シリコン酸化膜をエ
ッチングの際にシリコン酸化膜よりエッチング速度が遅
くなる材料からなる第２の絶縁膜を形成している。この
ため配線膜を第１および第２絶縁膜で覆うことができ
る。したがって第１および第２絶縁膜を覆うシリコン酸
化膜に写真製版技術とエッチング技術を用いて、半導体
基板を露出させるスルーホールを形成する場合、アライ
メントのずれ量が多くてもスルーホール内に配線膜が露
出するということを防止することができる。したがっ
て、配線膜とその上層に形成された上層配線膜とのショ
ートを防ぐことができ、半導体装置の信頼性を向上させ
ることができる。
は、シリコン酸化膜をエッチングの際にシリコン酸化膜
よりエッチング速度が遅くなる材料からなる第１絶縁膜
が上部に形成されている配線膜を形成し、配線膜の側壁
にサイドウォールシリコン酸化膜を形成し、サイドウォ
ールシリコン酸化膜を覆うように、シリコン酸化膜をエ
ッチングの際にシリコン酸化膜よりエッチング速度が遅
くなる材料からなる第２の絶縁膜を形成している。この
ため配線膜を第１および第２絶縁膜で覆うことができ
る。したがって第１および第２絶縁膜を覆うシリコン酸
化膜に写真製版技術とエッチング技術を用いて、半導体
基板を露出させるスルーホールを形成する場合、アライ
メントのずれ量が多くてもスルーホール内に配線膜が露
出するということを防止することができる。したがっ
て、配線膜とその上層に形成された上層配線膜とのショ
ートを防ぐことができ、半導体装置の信頼性を向上させ
ることができる。
【図１】この発明に従った半導体装置の一実施例の断面
図である。
図である。
【図２】この発明に従った半導体装置の一実施例の製造
方法の第１工程の断面図である。
方法の第１工程の断面図である。
【図３】この発明に従った半導体装置の一実施例の製造
方法の第２工程の断面図である。
方法の第２工程の断面図である。
【図４】この発明に従った半導体装置の一実施例の製造
方法の第３工程の断面図である。
方法の第３工程の断面図である。
【図５】この発明に従った半導体装置の一実施例の製造
方法の第４工程の断面図である。
方法の第４工程の断面図である。
【図６】この発明に従った半導体装置の一実施例の製造
方法の第５工程の断面図である。
方法の第５工程の断面図である。
【図７】この発明に従った半導体装置の一実施例の製造
方法の第６工程の断面図である。
方法の第６工程の断面図である。
【図８】この発明に従った半導体装置の一実施例の製造
方法の第７工程の断面図である。
方法の第７工程の断面図である。
【図９】従来の半導体装置の製造方法の第１工程の断面
図である。
図である。
【図１０】従来の半導体装置の製造方法の第２工程の断
面図である。
面図である。
１ 半導体基板 ５ 第１の配線膜 ７ａ サイドウォールシリコン酸化膜 ９ シリコン窒化膜 １１ａ サイドウォールシリコン窒化膜 １５ シリコン酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/784
Claims (3)
- 【請求項１】 半導体基板の上に形成された配線膜と、 前記配線膜の側壁に沿って形成されたサイドウォールシ
リコン酸化膜と、 前記半導体基板の上であって、前記配線膜および前記サ
イドウォールシリコン酸化膜を覆うように形成され、シ
リコン酸化膜のエッチングの際にシリコン酸化膜よりエ
ッチング速度が遅くなる材料からなる絶縁膜と、 前記半導体基板の上であって、前記絶縁膜を覆うように
形成されたシリコン酸化膜と、 を備えた半導体装置。 - 【請求項２】 前記絶縁膜はシリコン窒化膜またはアル
ミナ膜を含む請求項１に記載の半導体装置。 - 【請求項３】 半導体基板の上に導電膜を形成する工程
と、 前記導電膜の上にシリコン酸化膜のエッチングの際にシ
リコン酸化膜よりエッチング速度が遅くなる材料からな
る第１絶縁膜を形成する工程と、 前記導電膜と前記第１絶縁膜とをパターニングし、上部
に前記第１絶縁膜を備えた配線膜を形成する工程と、 前記配線膜の側壁にサイドウォールシリコン酸化膜を形
成する工程と、 前記サイドウォールシリコン酸化膜を覆うように、シリ
コン酸化膜のエッチングの際にシリコン酸化膜よりエッ
チング速度が遅くなる材料からなる第２絶縁膜を形成す
る工程と、 前記第１および第２絶縁膜を覆うようにシリコン酸化膜
を形成する工程と、 を備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32913092A JPH06177265A (ja) | 1992-12-09 | 1992-12-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32913092A JPH06177265A (ja) | 1992-12-09 | 1992-12-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06177265A true JPH06177265A (ja) | 1994-06-24 |
Family
ID=18217962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32913092A Withdrawn JPH06177265A (ja) | 1992-12-09 | 1992-12-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06177265A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09129731A (ja) * | 1995-11-02 | 1997-05-16 | Nec Corp | 半導体装置の製造方法 |
| JPH1187529A (ja) * | 1997-06-30 | 1999-03-30 | St Microelectron Inc | 集積回路コンタクト |
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| JP2010067785A (ja) * | 2008-09-10 | 2010-03-25 | Panasonic Corp | 半導体装置及びその製造方法 |
-
1992
- 1992-12-09 JP JP32913092A patent/JPH06177265A/ja not_active Withdrawn
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| US8237205B2 (en) | 2008-09-10 | 2012-08-07 | Panasonic Corporation | Semiconductor device and method for fabricating the same |
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