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CN113178481A - 半导体装置 - Google Patents

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CN113178481A
CN113178481A CN202110280848.4A CN202110280848A CN113178481A CN 113178481 A CN113178481 A CN 113178481A CN 202110280848 A CN202110280848 A CN 202110280848A CN 113178481 A CN113178481 A CN 113178481A
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trench
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region
semiconductor substrate
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中村亮太
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Rohm Co Ltd
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Abstract

本发明的半导体装置包含：第1导电型的半导体层，具有单元部及配置在所述单元部的周围的外周部；以及表面绝缘膜，以横跨所述单元部及所述外周部的方式配置，形成为在所述单元部比在所述外周部的部分薄。

Description

半导体装置
本申请是如下发明专利申请的分案申请：
发明名称：半导体装置；申请号：201810310958.9；申请日：2014年3月4日。
技术领域
本发明涉及半导体装置。
背景技术
一直以来，主要在马达控制系统、电力转换系统等各种功率电子学领域的系统中使用的半导体功率器备受瞩目。
作为这种半导体功率器件，提出例如具有沟槽栅构造的SiC半导体装置。
例如，专利文献1公开了一种场效应晶体管，包括：n＋型的SiC衬底；形成在该SiC衬底上的n－型的外延层（漂移区域）；形成在外延层的表面侧的p型的主体（body）区域；在主体区域内形成在其表面侧的n＋型的源极区域；以贯通源极区域及主体区域而达到漂移区域的方式形成的格子状的栅极沟槽；形成在栅极沟槽的内表面的栅极绝缘膜；埋设于栅极沟槽的栅极电极；在被格子状的栅极沟槽包围的位置以贯通源极区域及主体区域而达到漂移区域的方式形成的源极沟槽；以及以进入源极电极的方式形成的源极电极。
现有技术文献
专利文献
专利文献1：日本特开2011－134910号公报。
发明内容
发明要解决的课题
本发明的目的在于提供不牺牲以往的耐压特性而能够提高表面金属层的平坦性的半导体装置。
用于解决课题的方案
本发明的半导体装置包含：第1导电型的半导体层，具有单元部及配置在所述单元部的周围的外周部；以及表面绝缘膜，以横跨所述单元部及所述外周部的方式配置，形成为在所述单元部比在所述外周部的部分薄。
依据该结构，通过选择性地减薄单元部的表面绝缘膜，例如在表面绝缘膜形成有开口（接触孔等）的情况下，能够减小表面绝缘膜的表面与单元部的表面（器件表面）的阶梯差（凹凸）。由此，在向该开口埋入金属而在表面绝缘膜上形成表面金属层时，能够提高该表面金属层的平坦性。因此，例如在表面金属层接合引线的情况下，能够提高表面金属层和引线的密合性。其结果，能够良好地接合引线，因此能够提高引线接合部的可靠性。进而，表面金属层的平坦性优良，因此在引线接合时，能够防止超声波振动、压力对器件造成破坏，从而能够防止组装成品率的下降。
另一方面，外周部的表面绝缘膜的厚度能够与单元部的表面绝缘膜的厚度分开设计。因此，通过设计成不会影响外周部的电场分布的厚度，能够维持耐压特性。即，依据该结构，在改善表面金属层的平坦性之际，能够防止耐压特性的变动或该变动造成的耐压不良。
所述半导体装置也可以包含：形成在所述单元部的表面侧的栅极沟槽；以及隔着栅极绝缘膜埋入所述栅极沟槽并且当导通时在所述栅极沟槽的侧部形成沟道的栅极电极，所述外周部具有配置在所述栅极沟槽的深度以上的深度位置的半导体表面，还包含具有形成在所述外周部的所述半导体表面的第2导电型的半导体区域的耐压构造。
依据该结构，能够将耐压构造形成在与栅极沟槽的深度相等或以上的深度位置。由此，能够使从栅极沟槽的底部到半导体层的背面为止的该半导体层的厚度厚于构成耐压构造的从半导体区域到该背面为止的厚度。其结果，能够使耐压构造稳定地分担施加在半导体层的表面侧－背面侧间的电场。因而，能够不依赖栅极沟槽的深度而在半导体层形成稳定的电场分布，因此能够很好地缓冲电场对栅极沟槽的底部的集中。
所述半导体装置也可以进一步包含：用于对所述栅极电极取得接触的栅极指（gate finger），所述栅极沟槽包含在所述栅极指的下方横切所述栅极指的线状的沟槽。
依据该结构，由于施加栅极电压时容易集中电场的沟槽的角部（例如，格子状沟槽的交叉部的角等）不配置在栅极指的下方，能够提高栅极绝缘膜的可靠性、耐压。
所述栅极沟槽也可以包含：当导通时所述沟道形成在其侧部的内侧沟槽；以及由该内侧沟槽的延长部构成并且相对于该内侧沟槽配置在外侧的外侧沟槽，所述半导体装置进一步包含形成在所述外侧沟槽的侧部及底部的第2导电型的层。
依据该结构，通过与半导体层的导电型不同的第2导电型的层，能够由该第2导电型的层与半导体层的结（pn结）产生耗尽层。而且，该耗尽层使等电位面远离外侧沟槽，因此能够缓冲施加在外侧沟槽的底部的电场。因而，能够防止外侧沟槽的底部的破坏。
所述半导体装置也可以进一步包含：用于对所述栅极电极取得接触的栅极指，所述栅极沟槽选择性地形成在所述栅极指的下方区域，所述半导体装置进一步包含第1导电型的高浓度层，所述高浓度层形成在该下方区域中未形成所述栅极沟槽的所述半导体层的半导体表面，并且含有杂质浓度高于所述半导体层。
依据该结构，能够使杂质浓度高的高浓度层的氧化速率快于比它低浓度的半导体层。因此，在利用热氧化来形成栅极绝缘膜的情况下，在栅极指的下方区域，能够选择性地形成在栅极沟槽的上部较厚的氧化膜。由此，在施加栅极电压时减弱施加在栅极沟槽的上部边缘的电场，从而能够防止栅极绝缘膜的绝缘破坏。
所述单元部也可以包含：以在所述半导体层的表面露出的方式配置的第1导电型的源极区域；以与所述源极区域相接的方式配置并且在导通时形成所述沟道的第2导电型的沟道区域；以与所述沟道区域相接的方式配置的第1导电型的漏极区域；在所述半导体层的所述表面选择性地形成在以包含所述源极区域的方式划分的源极部的第2沟槽；以及选择性地配置在所述第2沟槽的底部并且与所述沟道区域电连接的第2导电型的沟道接触区域。
所述单元部也可以包含：以在所述半导体层的表面露出的方式配置的第1导电型的源极区域；以与所述源极区域相接的方式配置并且在导通时形成所述沟道的第2导电型的沟道区域；以与所述沟道区域相接的方式配置的第1导电型的漏极区域；在所述半导体层的所述表面选择性地形成在以包含所述源极区域的方式划分的源极部的第2沟槽；埋入所述第2沟槽的沟槽埋入部；以及在所述源极部选择性地配置在比所述第2沟槽的底部高的位置并且与所述沟道区域电连接的第2导电型的沟道接触区域。
依据该结构，通过第2沟槽能够防止例如栅极沟槽的底部附近的等电位面的集中，并且能够缓和该底部附近的电位梯度。因此，能够缓冲电场对栅极沟槽的底部的集中。
另外，在第2沟槽埋入有沟槽埋入部，因此在半导体层的表面（器件表面），能够减小源极部与它以外的部分的阶梯差（凹凸）。由此，在该器件表面上形成表面金属层时，能够提高表面金属层的平坦性。因此，例如在表面金属层接合引线的情况下，能够提高表面金属层和引线的密合性。其结果，能够很好地接合引线，因此能够提高引线接合部的可靠性。进而，由于表面金属层的平坦性优良，所以在引线接合时，能够防止超声波振动、压力对器件造成破坏，从而能够防止组装成品率的下降。
而且，沟道接触区域配置在比第2沟槽的底部高的位置，因此，即便形成有第2沟槽，也能经由该沟道接触区域可靠地取得对沟道区域的接触。即，在改善表面金属层的平坦性之际，能够防止对栅极耐压、沟道区域的接触性等的器件性能的下降。
所述沟槽埋入部也可以由形成在所述第2沟槽的内表面的绝缘膜和埋入所述绝缘膜的内侧的多晶硅层构成。
依据该结构，例如，在半导体层的表面形成由SiO2构成的表面绝缘膜的情况下，选择性地蚀刻该表面绝缘膜而使源极部从接触孔露出时，能够将埋入第2沟槽的多晶硅层用作为蚀刻阻挡层。因此，能够简化该接触部蚀刻的工序的控制。
所述绝缘膜也可以由SiO2、AlON、Al2O3、SiO2/AlON、SiO2/AlON/SiO2、SiO2/SiN及SiO2/SiN/SiO2的任一个构成。
依据该结构，例如，以同一个工序形成栅极绝缘膜和第2沟槽内的绝缘膜，从而能够用上面例示的材料构成栅极绝缘膜。在该情况下，如果用AlON、Al2O3等的高介电常数（High－k）膜构成栅极绝缘膜，能够提高栅极耐压，并且能够提高器件的可靠性。
所述绝缘膜也可以具有包含氮（N）的SiO2膜。
依据该结构，例如，通过以同一个工序形成栅极绝缘膜和第2沟槽内的绝缘膜，能够用具有包含氮（N）的SiO2膜的材料构成栅极绝缘膜。通过该栅极绝缘膜，能够提高沟道迁移率。
所述绝缘膜也可以形成为在所述第2沟槽的所述底部比在所述第2沟槽的侧部的部分厚。
依据该结构，例如，通过以同一个工序形成栅极绝缘膜和第2沟槽内的绝缘膜，关于栅极绝缘膜，也能够例如在栅极沟槽的底部比在栅极沟槽的侧部的部分厚。由此，能够提高栅极沟槽的底部的耐压。
所述多晶硅层也可以由n＋型多晶硅构成。
依据该结构，例如，通过以同一个工序形成栅极电极和第2沟槽内的多晶硅层，能够用n＋型多晶硅构成栅极电极。n＋型多晶硅的片电阻比较低，因此能够将晶体管的开关速度高速化。
所述沟槽埋入部也可以由回填所述第2沟槽的绝缘层构成。
依据该结构，由于用绝缘层填满第2沟槽内，所以能够防止或降低经由第2沟槽而流过的泄漏电流。
所述绝缘层也可以由SiO2构成。在该情况下，所述绝缘层也可以由包含磷（P）或硼（B）的SiO2构成。
依据该结构，SiO2的熔点因包含磷或硼而下降，因此能够简化绝缘层的埋入工艺。作为那样的SiO2，能够使用例如PSG（磷硅酸盐玻璃）、PBSG（磷硼硅酸盐玻璃）。
所述沟槽埋入部也可以由回填所述第2沟槽的多晶硅层构成。
依据该结构，例如，在半导体层的表面形成由SiO2构成的表面绝缘膜的情况下，选择性地蚀刻该表面绝缘膜而使源极部从接触孔露出时，能够将埋入第2沟槽的多晶硅层用作为蚀刻阻挡层。因此，能够简化该接触部蚀刻的工序的控制。
所述多晶硅层也可以由p＋型多晶硅构成。
依据该结构，例如，在沟道区域及沟道接触区域为p型的情况下，能够利用p＋型的多晶硅层来电连接这些区域。由此，能够缩短沟道区域与沟道接触区域之间的电流路的长度，因此能够减小它们之间的基极电阻。其结果，能够很好地防止闭锁（latch up）。进而，在沟道接触区域与多晶硅层相接的情况下，能够减小这些之间的接触电阻。该接触电阻的降低化也有助于沟道区域－沟道接触区域间的基极电阻的降低化。
本发明的半导体装置也可以进一步包含：以与所述沟道区域及所述沟道接触区域连续的方式形成在所述第2沟槽的所述底部及侧部的第2导电型的层。
依据该结构，通过与半导体层的导电型不同的第2导电型的层，能够由该第2导电型的层与半导体层的结（pn结）产生耗尽层。而且，该耗尽层使等电位面远离栅极沟槽，因此能够进一步缓冲施加在栅极沟槽的底部的电场。
所述栅极电极也可以包含：形成在所述栅极沟槽的内表面的由多晶硅构成的基底膜；以及埋入所述基底膜的内侧的包含Mo、W、Al、Pt、Ni及Ti的至少一种的埋入金属。
依据该结构，通过埋入金属能够使栅极电阻比较低，因此能够使晶体管的开关速度高速化。
所述半导体装置也可以进一步包含：配置在所述半导体层的表面侧的由包含铜（Cu）的金属构成的表面金属层。在该情况下，在该情况下，如权利要求21所述的发明那样，所述表面金属层也可以包含Al－Cu类合金。
依据该结构，能够降低表面金属层的片电阻，因此能够提高电流密度。
所述单元部中，多个单位单元既可以被所述栅极沟槽以格子状划分，也可以被所述栅极沟槽以条纹状划分。
所述半导体层也可以由SiC、GaN或金刚石构成。
附图说明
图1是本发明的第1实施方式所涉及的半导体装置的示意平面图。
图2是图1的主要部分放大图，并透视一部分而示出。
图3示出图2的III－III截面上的半导体装置的截面构造。
图4示出图2的IV－IV截面上的半导体装置的截面构造。
图5示出图2的V－V截面上的半导体装置的截面构造。
图6是示出图2的VI－VI截面上的半导体装置的截面构造。
图7是放大示出图3的单元部的图。
图8是示出所述单元部的第1变形例的图。
图9是示出所述单元部的第2变形例的图。
图10是示出所述单元部的第3变形例的图。
图11是示出所述单元部的第4变形例的图。
图12是示出所述单元部的第5变形例的图。
图13是本发明的第2实施方式所涉及的半导体装置的示意截面图。
图14是本发明的第2实施方式所涉及的半导体装置的示意截面图。
图15是本发明的第3实施方式所涉及的半导体装置的示意截面图。
图16是本发明的第3实施方式所涉及的半导体装置的示意截面图。
图17是第1参考方式所涉及的半导体装置的示意截面图。
图18是第1参考方式所涉及的半导体装置的示意截面图。
图19是第2参考方式所涉及的半导体装置的示意截面图。
图20是第2参考方式所涉及的半导体装置的示意截面图。
图21是本发明的第4实施方式所涉及的半导体装置的示意截面图。
具体实施方式
＜第1实施方式＞
以下，参照附图详细说明本发明的实施方式。
图1是本发明的第1实施方式所涉及的半导体装置的示意平面图。
半导体装置1包含采用了SiC的MISFET（Metal Insulator Field EffectTransistor：金属绝缘体场效应晶体管）。半导体装置1的外形例如如图1所示，是俯视正方形的芯片状。关于芯片状的半导体装置1的尺寸，图1的纸面中的上下左右方向的长度分别为数mm左右。半导体装置1中，设有单元部2和配置在单元部2的周围的外周部3。在该实施方式中，外周部3以包围单元部2的方式设定为环状，如果相对于单元部2处于芯片的外侧的区域，则无需特别为环状。
半导体装置1包含源极焊盘4、栅极焊盘5及栅极指6。
源极焊盘4配置在单元部2的上方区域。该实施方式中，源极焊盘4以覆盖单元部2的大致整个区域的方式例如以俯视正方形状形成。在源极焊盘4的周缘部，沿着外周部3形成有包围源极焊盘4的中央区域的除去区域7（图1的交叉影线部分）。除去区域7的一部分选择性地向源极焊盘4的中央区域凹陷。凹坑的整体配置在单元部2的上方区域，在此设置有栅极焊盘5。
栅极指6相对于单元部2与外周部3的边界在外周部3侧的位置中，从栅极焊盘5沿着外周部3并遍及除去区域7整体而延伸。该实施方式中，一对栅极指6相对于栅极焊盘5以对称的形状形成。而且，该实施方式中，例如，沿着除去区域7的相对于栅极指6为内侧的部分，设定有前述的单元部2与外周部3的边界（与图2的边界L相同）。
单元部2中，进一步形成有栅极沟槽8。该实施方式中，栅极沟槽8以避开栅极焊盘5的下方区域的方式选择性地形成在源极焊盘4的下方区域。该区域中，栅极沟槽8以划分出多个单位单元9的方式形成。栅极沟槽8的图案如图1所示，既可为格子状，也可为条纹状。由此，单元部2中，多个单位单元9会以矩阵状（行列状）或条纹状（直线状）有规则地排列。此外，虽然未图示，但是单位单元9的图案也可为蜂窝状等的其他形状。
接着，说明半导体装置1的单元部2及外周部3的内部构造。
图2是图1的主要部分放大图，并将一部分透视而示出。具体而言，以实线示出源极焊盘4及栅极指6的下方区域的构造，并以虚线示出源极焊盘4及栅极指6。图3示出图2的III－III截面中的半导体装置的截面构造。图4示出图2的IV－IV截面中的半导体装置的截面构造。图5示出图2的V－V截面中的半导体装置的截面构造。图6示出图2的VI－VI截面中的半导体装置的截面构造。
半导体装置1包含由n＋型SiC（例如，浓度为1×1018～1×1021cm－3）构成的衬底（未图示）；以及形成在衬底上的由n－型SiC（例如，浓度为1×1015～1×1017cm－3）构成的n－型外延层10。n－型外延层10是在衬底的表面使SiC外延生长而形成的层。该实施方式中，衬底及n－型外延层10作为本发明的半导体层的一个例子而示出。另外，衬底的厚度例如为250μm～350μm左右，n－型外延层10的厚度为3μm～20μm左右。
n－型外延层10具有选择性地掘下其一部分而形成的具有高低差的半导体表面11。在该实施方式中，该半导体表面11的高低差是通过在单元部2及外周部3选择性地形成的栅极沟槽8及源极沟槽33（后述）以及在外周部3选择性地形成的低阶部12而形成。以下，未形成栅极沟槽8、源极沟槽33及低阶部12，而使外延生长后的维持高度位置的半导体表面11为基极表面11B，如栅极沟槽8的底面、源极沟槽33的底面及低阶部12的底面那样，使相对于基极表面11B形成在相对低的高度位置的半导体表面11为低表面11L。
该实施方式中，栅极沟槽8包含：用作为MISFET的栅极的内侧沟槽13；相对于内侧沟槽13配置在外侧的外侧沟槽14；以及从外侧沟槽向外周部3引出并成为对栅极电极16（后述）的接触部的接触沟槽15。这些沟槽13～15以互相连通的方式整体地形成。
如图2所示，内侧沟槽13以划分出多个单位单元9的方式使多个线状的沟槽互相交叉而以格子状形成。内侧沟槽13的各线的末端部因外侧沟槽14而互相相连。即，外侧沟槽14以包围内侧沟槽13的方式形成，并且横跨在内侧沟槽13的互相相邻的线的末端部间。
接触沟槽15由内侧沟槽13的各线的延长部构成并以线状形成，沿着单元部2与外周部3的边界L彼此隔开间隔而配置多个。此外，如图2所示，接触沟槽15无需在内侧沟槽13的每一条线上设置，例如，也可以每隔一条内侧沟槽13的线而设置。该线状的接触沟槽15在栅极指6的下方区域以横切栅极指6的方式形成。该实施方式中，接触沟槽15的末端部比栅极指6配置在外侧。即，接触沟槽15的末端部比栅极指6向外侧伸出。
而且，对栅极沟槽8埋入有例如由多晶硅构成的栅极电极16，并且栅极绝缘膜17介于该栅极电极16与n－型外延层10之间。
例如如图3及图4所示，栅极电极16在从栅极指6的下方区域分离的位置形成的内侧沟槽13及外侧沟槽14中，埋入到基极表面11B。由此，栅极电极16也以格子状形成，各单位单元9的上表面不被栅极电极16覆盖而露出。另一方面，在栅极指6的下方区域形成的接触沟槽15中，具有从接触沟槽15的开口端以选择性地覆盖基极表面11B的方式形成的遮盖部18。遮盖部18在该实施方式中，如图2所示，以横切线状的接触沟槽15的方式沿着栅极指6而形成。如图5及图6所示，在该遮盖部18与n－型外延层10之间也隔着栅极绝缘膜17。
单元部2中，栅极电极16控制单位单元9中的反转层（沟道）的形成。即，该半导体装置1具有所谓的沟槽栅型构造的MISFET。
该实施方式中，低阶部12以遍及外周部3的全周而形成，由此，包围单元部2。该低阶部12以栅极沟槽8的深度以上的深度形成。因此，外周部3中，低阶部12的底面（低表面11L）配置在栅极沟槽8的底面（低表面11L）以上的深度位置。其深度例如以基极表面11B为基准，相对于栅极沟槽8的深度0.7μm～3μm，为0.7μm～5μm。
而且，在这样具有高低差的半导体表面11，选择性地形成有n型及p型的杂质区域。
具体而言，在n－型外延层10的表面部，以横跨单元部2及外周部3的方式形成有p型阱19（例如，浓度为1×1016～1×1019cm－3）。另一方面，在n－型外延层10中p型阱19的下方部的区域为n－型漏极区域20。该实施方式中，如图3所示，p型阱19以使其底部仿照基极表面11B的方式从单元部2经由栅极指6的下方区域连续形成至外周部3的低阶部12。由此，p型阱19在低阶部12的侧部露出。
p型阱19中，如图3、图5及图6所示，在栅极指6的下方区域形成有n＋型区域21，并在n－型外延层10的基极表面11B露出。n＋型区域21是以比n－型外延层10高的浓度含有n型杂质的高浓度区域（例如，浓度为1×1018～1×1021cm－3）。该实施方式中，如图3所示，n＋型区域21以使其底部仿照基极表面11B的方式从单元部2经由栅极指6的下方区域连续形成至外周部3的低阶部12。由此，n＋型区域21在低阶部12的侧部露出。
在n－型外延层10中，如图4～图6所示，在栅极指6的下方区域以与p型阱19连续的方式形成有p型层22（例如，浓度为1×1016～1×1019cm－3）。p型层22在该实施方式中，以横跨接触沟槽15的底部及侧部（也包含末端部的侧部）的方式形成，其内部区域与接触沟槽15相接（在接触沟槽15内露出）。另外，p型层22形成为在接触沟槽15的底部比在接触沟槽15的侧部的部分更厚。
另外，在n－型外延层10中，如图3及图4所示，在低阶部12中以与p型阱19连续的方式形成有作为本发明的耐压构造的一个例子的p型层23（例如，浓度为1×1016～1×1019cm－3）。p型层23在该实施方式中，以横跨低阶部12的底部及侧部的方式形成，其内部区域与低阶部12相接（在低阶部12内露出）。在该p型层23的表面部，形成有p＋型阱接触区域24（例如，浓度为1×1018～1×1021cm－3）。该实施方式中，p＋型阱接触区域24形成在低阶部12中的低表面11L，以包围单元部2的方式以环状形成。
另外，在低阶部12中p型层23的外侧形成有作为本发明的耐压构造的一个例子的p型保护环25（例如，浓度为1×1016～1×1019cm－3）。该实施方式中，p型保护环25在低阶部12的低表面11L中以包围单元部2的方式彼此隔开间隔而形成多个。
在n－型外延层10的表面，以横跨单元部2及外周部3的方式形成有表面绝缘膜26。表面绝缘膜26例如由氧化硅（SiO2）等的绝缘物构成。在该实施方式中，表面绝缘膜26形成为单元部2上的内侧部分27比外周部3上的外侧部分28更薄。该实施方式中，内侧部分27的厚度为5000Å以下，外侧部分26的厚度为5500Å～20000Å左右。该表面绝缘膜26虽然未在图2中示出，但是在其上配置有多层布线构造的情况下，也可以称为层间绝缘膜。
在表面绝缘膜26形成有对于n－型外延层10的表面整体使各单位单元9、栅极电极16（遮盖部18）及p＋型阱接触区域24分别选择性地露出的接触孔29～31。
在表面绝缘膜26上形成有源极焊盘4及栅极指6。
源极焊盘4经由各接触孔29、31与全部的单位单元9的p＋型沟道接触区域34（后述）及n＋型源极区域32（后述）、以及p＋型阱接触区域24成批地连接。即，源极焊盘4对于全部的单位单元9成为共同的电极。另外，作为源极焊盘4的材料，能够使用包含铜（Cu）的金属，更优选使用包含Al－Cu类合金的金属。由此，能够降低源极焊盘4的片电阻，因此能够提高电流密度。另外，源极焊盘4的厚度（n－型外延层10的从基极表面11B到源极焊盘4的表面为止的距离）例如为4μm～5μm。此外，源极焊盘4也可以在与n－型外延层10的连接部分具有例如由钛（Ti）及氮化钛（TiN）的层叠构造（Ti/TiN）构成的接触金属。
栅极指6经由接触孔30与栅极电极16（遮盖部18）连接。另外，作为栅极指6及栅极焊盘5的材料，与源极焊盘4同样，能够使用包含铜（Cu）的金属，更优选使用包含Al－Cu类合金的金属。通过使用与源极焊盘4相同的材料，能够同时形成源极焊盘4、栅极焊盘5及栅极指6。
接着，更详细地说明单元部2的构造。图7是放大示出图3的单元部2的图。
在单元部2中，如前所述，各自进行晶体管动作的多个单位单元9被栅极沟槽8（内侧沟槽13及外侧沟槽14）划分为格子状。各单位单元9包含环状的n＋型源极区域32、被n＋型源极区域32包围的环状的源极沟槽33（第2沟槽）、以及在源极沟槽33的内侧以岛状形成的p＋型沟道接触区域34。p＋型沟道接触区域34的周围被源极沟槽33包围。另外，关于各单位单元9的大小，例如，图7的纸面上下左右方向的长度分别为3～10μm左右。
具体而言，在单元部2中在p型阱19的表面部形成有n＋型源极区域32，在n－型外延层10的基极表面11B露出。另外，p型阱19的单元部2内的部分以与n＋型源极区域32相接的方式配置，是在晶体管动作时形成沟道的p型沟道区域35。
而且，栅极沟槽8及源极沟槽33贯通n＋型源极区域32及p型沟道区域35（p型阱19），并以达到n－型漏极区域20的方式形成。栅极沟槽8及源极沟槽33在该实施方式中，以相同的宽度及相同的深度形成，但是彼此不同的深度也可。例如，源极沟槽33既可以比栅极沟槽8浅，也可以比它深。
通过栅极沟槽8及源极沟槽33，各单位单元9被分离为被源极沟槽33包围的柱状部36和配置在源极沟槽33与栅极沟槽8之间并且因源极沟槽33而与柱状部36隔开间隔的环状部37。该实施方式中，环状部37的宽度W1（源极沟槽33与栅极沟槽8的距离）成为例如0.5μm～2.0μm。
在柱状部36的顶部，以在n－型外延层10的基极表面11B露出的方式形成有p＋型沟道接触区域34（例如，浓度为1×1018～1×1021cm－3）。由此，p＋型沟道接触区域34形成源极沟槽33的侧面的一部分。p＋型沟道接触区域34在该实施方式中，其最深部处于比源极沟槽33的底部还高的位置，但是无需特别定为该位置。只要p＋型沟道接触区域34的最上部（该实施方式中，在n－型外延层10的基极表面11B露出的部分）处于比源极沟槽33的底部还高的位置而能够接触，该最深部既可为与源极沟槽33的底部相同的深度位置，也可以比它深。
在环状部37从基极表面11B侧依次形成有n＋型源极区域32及p型沟道区域35。由此，n＋型源极区域32及p型沟道区域35分别形成栅极沟槽8的侧面的一部分。n＋型源极区域32在该实施方式中，以与n＋型区域21（参照图3～图6）及p＋型沟道接触区域34相同的深度形成。
另外，在n－型外延层10以与p型沟道区域35和p＋型沟道接触区域34、以及前述的p型层22（参照图4～图6）连续的方式形成有p型层38（例如，浓度为1×1016～1×1019cm－3）。p型层38经由源极沟槽33的底部而以横跨柱状部36及环状部37的方式形成，其内部区域与源极沟槽33相接（在源极沟槽33内露出）。p型层38在环状部37的源极沟槽33的侧部与p型沟道区域35连接，并在柱状部36的源极沟槽33的侧部与p＋型沟道接触区域34连接。因此，p型沟道区域35和p＋型沟道接触区域34会经由该p型层38电连接。
另外，p型层38经由外侧沟槽14的底部也以横跨外侧沟槽14的外周缘的方式形成，在该外周缘中，与向外周部3延伸的p型阱19连接。另外，如图2及图4所示，p型层38也可以在内侧沟槽13中仅形成在构成内侧沟槽13的线的交叉部。此外，内侧沟槽13的交叉部在各单位单元9的每个角部，不会在导通时形成沟道，或者即便形成流过该沟道的电流也是微量的。因此，以在该交叉部与p型沟道区域35连接的方式形成p型层38，也几乎不会对器件的性能产生影响。
另外，p型层38与p型层22同样，形成为在栅极沟槽8及源极沟槽33的底部比在源极沟槽33的侧部的部分还厚。但是，在柱状部36中，源极沟槽33的侧部被源极沟槽33包围，离子一样从其周围注入。因此，以充满p＋型沟道接触区域34的下方部的方式比源极沟槽33的底部的部分还厚地形成。
另外，p型层38在该实施方式中，以在内侧沟槽13的交叉部及外侧沟槽14以外的部分不与栅极沟槽8相接的方式（与栅极沟槽8隔开间隔），遍及被栅极沟槽8包围的环状部37的全周而形成。由此，在各单位单元9中n－型漏极区域20会配置在栅极沟槽8的侧面的一部分，因此能够确保沟道形成时的电流路。
栅极沟槽8在该实施方式中，形成为具有侧面及底面的截面视大致U字状。在栅极沟槽8的内表面（侧面及底面），以使其一个表面及另一表面沿着栅极沟槽8的内表面的方式形成有栅极绝缘膜17。
栅极绝缘膜17形成为在栅极沟槽8的底部比在栅极沟槽8的侧部的部分还厚。如该实施方式那样在截面视大致U字状的栅极沟槽8中，栅极绝缘膜17的相对厚的部分为与栅极沟槽8的底面相接的部分，而相对薄的部分为与栅极沟槽8的侧面相接的部分。通过加厚容易引起电场集中的栅极沟槽8的底部的绝缘膜，能够提高栅极沟槽8的底部的耐压。此外，根据栅极沟槽8的形状有无法明确判别侧面和底面的情况，但是在此情况下，使与栅极沟槽8的与深度方向交叉的方向的面相接的栅极绝缘膜17相对厚即可。
而且，栅极绝缘膜17的内侧被栅极电极16回填。该实施方式中，栅极电极16以使其上表面与n－型外延层10的基极表面11B大致共面的方式埋入栅极沟槽8。栅极电极16隔着栅极绝缘膜17而与p型沟道区域35对置。各单位单元9中，通过控制施加在栅极电极16的电压，在p型沟道区域35形成沿着单位单元9的周围的环状的沟道。而且，能够使沿着栅极沟槽8的侧面向n－型外延层10的基极表面11B流过的漏极电流经由沟道流过n＋型源极区域32。由此，能进行半导体装置1的晶体管动作。
源极沟槽33也同样，该实施方式中，以具有侧面及底面的截面视大致U字状形成。在源极沟槽33的内表面（侧面及底面），以使其一个表面及另一表面沿着源极沟槽33的内表面的方式形成有源极沟槽绝缘膜39。
源极沟槽绝缘膜39形成为在源极沟槽33的底部比在源极沟槽33的侧部的部分还厚。此外，因源极沟槽33的形状而有不能明确判别侧面和底面的情况，但是在此情况下，只要与源极沟槽33的与深度方向交叉的方向的面相接的源极沟槽绝缘膜39相对厚即可。而且，源极沟槽绝缘膜39的内侧被沟槽埋入层40回填。该实施方式中，沟槽埋入层40以使其上表面与n－型外延层10的基极表面11B大致共面的方式埋入源极沟槽33。
该实施方式中，栅极绝缘膜17和源极沟槽绝缘膜39由相同的材料构成，栅极电极16和沟槽埋入层40由相同的材料构成。
例如，作为栅极绝缘膜17及源极沟槽绝缘膜39的材料，能够使用SiO2、AlON、Al2O3、SiO2/AlON、SiO2/AlON/SiO2、SiO2/SiN及SiO2/SiN/SiO2的任一种膜，更优选使用具有包含氮（N）的SiO2膜的膜。此外，SiO2/AlON是指SiO2（下侧）和AlON（上侧）的层叠膜。如果以AlON、Al2O3等的高介电常数（High－k）膜构成栅极绝缘膜17，能够提高栅极耐压，并且能够提高器件的可靠性。而且，如果由具有包含氮（N）的SiO2膜的材料构成栅极绝缘膜17，也能提高沟道迁移率。
作为栅极电极16及沟槽埋入层40的材料，能够使用多晶硅，更优选使用n＋型多晶硅。由于n＋型多晶硅的片电阻比较低，所以能够使晶体管的开关速度高速化。
此外，栅极绝缘膜17及源极沟槽绝缘膜39也可以互相用不同的材料构成。栅极电极16及沟槽埋入层40也同样，也可以互相用不同的材料构成。
形成在表面绝缘膜26的接触孔29，相对于n－型外延层10的表面整体，使源极沟槽33及n＋型源极区域32选择性地露出。该实施方式中，通过接触孔29在各单位单元9划分出源极部41。
接着，说明用图1～图7说明的半导体装置1的制造方法。
在制造半导体装置1时，通过CVD法、LPE法、MBE法等的外延生长法，在SiC衬底（未图示）的表面一边掺杂n型杂质一边生长SiC结晶。由此，在SiC衬底上形成n－型外延层10。此时的n－型外延层10的生长面为基极表面11B。此外，作为n型杂质，能够使用例如N（氮）、P（磷）、As（砷）等。
接着，从n－型外延层10的基极表面11B选择性地离子注入p型杂质。由此，形成p型阱19（p型沟道区域35）。此外，作为p型杂质，能够使用例如Al（铝）、B（硼）等。另外，与p型阱19的形成同时，作为n－型漏极区域20形成n－型外延层10的剩余部分。
接着，从n－型外延层10的基极表面11B选择性地离子注入n型杂质。由此，同时形成n＋型区域21及n＋型源极区域32。
接着，利用在应该形成栅极沟槽8、源极沟槽33及低阶部12的区域具有开口的掩模来选择性地蚀刻n－型外延层10。由此，n－型外延层10被选择性地干法蚀刻，形成栅极沟槽8、源极沟槽33及低阶部12，同时，形成低表面11L。与此同时，通过栅极沟槽8，n－型外延层10被划分为多个单位单元9。单位单元9会具有柱状部36及环状部37。作为蚀刻气体，能够使用例如包含SF6（六氟化硫）及O2（氧）的混合气体（SF6/O2气体）、包含SF6、O2及HBr（溴化氢）的混合气体（SF6/O2/HBr气体）等。
此外，在使外周部3的低表面11L位于比栅极沟槽8的深度更深的位置的情况下，进行上述蚀刻之后，进一步选择性地蚀刻低阶部12即可。
接着，从n－型外延层10的半导体表面11选择性地离子注入p型杂质。p型杂质例如对于n－型外延层10的半导体表面11沿垂直方向注入。由此，同时形成p型层22、p型层23、p型层38及p型保护环25。此外，这些层22、23、38、25也可以通过各自的离子注入工序形成。
接着，从n－型外延层10的半导体表面11选择性地离子注入p型杂质。由此，同时形成p＋型沟道接触区域34及p＋型阱接触区域24。
接着，例如，在1400℃～2000℃对n－型外延层10进行热处理。由此，注入到n－型外延层10的p型杂质及n型杂质的离子被激活。
接着，例如通过热氧化同时形成栅极绝缘膜17及源极沟槽绝缘膜39。此外，在用高介电常数（High－k）膜构成栅极绝缘膜17及源极沟槽绝缘膜39的情况下，用CVD法沉积膜材料即可。
接着，例如通过CVD法，掺杂了n型杂质的多晶硅材料从n－型外延层10的上方沉积。多晶硅材料的沉积持续进行到至少栅极沟槽8及源极沟槽33被完全回填。然后，对沉积的多晶硅材料进行构图，从而在单元部2中除去栅极沟槽8（内侧沟槽13及外侧沟槽14）外及源极沟槽33外的多晶硅材料，在外周部3中残留多晶硅材料作为遮盖部18。此时，埋入低阶部12的多晶硅材料被完全除去。由此，同时形成栅极电极16及沟槽埋入层40。
接着，例如通过CVD法，SiO2等的绝缘材料从n－型外延层10的上方沉积。由此，形成表面绝缘膜26。
接着，选择性地蚀刻表面绝缘膜26的单元部2上的部分。由此，只有该部分变薄，形成表面绝缘膜26的内侧部分27及外侧部分28。
接着，通过选择性地蚀刻表面绝缘膜26，同时形成接触孔29～31。
接着，例如通过溅射法，金属材料从n－型外延层10的上方沉积。而且，通过对该材料进行构图，同时形成源极焊盘4、栅极焊盘5及栅极指6。经过以上的工序，得到图1～图7所示的半导体装置1。
如以上那样，依据该半导体装置1，形成有p型层23及p型保护环25的半导体表面11成为与栅极沟槽8的深度相等或其以上的深度位置的低表面11L。由此，能够使从栅极沟槽8的底部到n－型外延层10的背面为止的该n－型外延层10的厚度厚于从p型层23及p型保护环25到该背面为止的厚度。其结果，能够使外周部3的p型层23及p型保护环25稳定地分担施加在n－型外延层10的表面侧－背面侧间的电场。因而，不会依赖栅极沟槽8的深度，而能够在n－型外延层10形成稳定的电场分布，因此能够很好地缓冲电场对栅极沟槽8的底部的集中。
另外，如图2所示，虽然在栅极指6的下方区域形成有栅极沟槽8，但也只是线状的接触沟槽15以横切栅极指6的方式形成，而且接触沟槽15的末端部比栅极指6配置在外侧。即，由于在施加栅极电压时容易集中电场的沟槽的角部（例如，在内侧沟槽13的交叉部的角等）不会配置在栅极指6的下方，所以能够提高栅极绝缘膜17的可靠性、耐压。
另外，如图7所示，p型层38经由外侧沟槽14的底部还横跨外侧沟槽14的外周缘的方式形成。由此，能够由p型层38与n－型外延层10（n－型漏极区域20）的结（pn结）产生耗尽层。而且，该耗尽层使等电位面远离外侧沟槽14，因此能够缓冲施加在外侧沟槽14的底部的电场。因而，能够防止在外侧沟槽14的底部的破坏。
另外，如图5及图6所示，在栅极指6的下方区域中，在n－型外延层10的半导体表面11（基极表面11B）形成有n＋型区域21。n＋型的半导体区域的氧化速率比n－型的半导体区域快，因此通过热氧化形成栅极绝缘膜17时，在栅极指6的下方区域中，能够在栅极沟槽8（接触沟槽15）的上部选择性地形成较厚的氧化膜。由此，在施加栅极电压时减弱施加在接触沟槽15的上部边缘的电场，从而能够防止栅极绝缘膜17的绝缘破坏。
另外，如图3及图4所示，通过选择性地减薄单元部2的表面绝缘膜26（内侧部分27），能够减小接触孔29内的源极部41中的半导体表面11（器件表面）与表面绝缘膜26的表面的阶梯差（凹凸）。由此，向接触孔29埋入源极焊盘4，在表面绝缘膜26上形成源极焊盘4时，能够进一步提高源极焊盘4的平坦性。
另一方面，外周部3的表面绝缘膜26（外侧部分28）的厚度能够与内侧部分27的厚度分开设计。因此，通过设计成为不影响外周部3的电场分布的厚度，能够维持耐压特性。即，依据该结构，在改善源极焊盘4的平坦性时，能够防止耐压特性的变动或因该变动造成的耐压不良。
另外，如图7所示，隔着源极沟槽绝缘膜39向源极沟槽33埋入沟槽埋入层40。因此，在n－型外延层10的表面（器件表面），能够减小从接触孔29露出的源极部41与除此以外的部分的阶梯差（凹凸）。由此，能够提高该器件表面上的源极焊盘4的平坦性。因此，例如在向源极焊盘4的表面接合引线的情况下，能够提高源极焊盘4与引线的密合性。其结果，能够很好地接合引线，因此能够提高引线接合部的可靠性。进而，由于源极焊盘4的平坦性良好，所以在引线接合时，能够防止超声波振动、压力对器件造成破坏，并且能够防止组装成品率的下降。
另一方面，通过源极沟槽33，能够防止栅极沟槽8的底部附近的等电位面的集中，从而能够缓和该底部附近的电位梯度。因此，能够缓冲电场对栅极沟槽8的底部的集中。进而，p＋型沟道接触区域34形成在柱状部36的顶部，配置在比源极沟槽33的底部更高的位置。因此，即便形成源极沟槽33，也能经由该p＋型沟道接触区域34可靠地取得对p型沟道区域35的接触。即，在改善源极焊盘4的平坦性时，能够防止栅极耐压、对p型沟道区域35的接触性等的器件性能的下降。
进而，该实施方式中，由于在源极沟槽33的周围形成p型层38，所以能够由该p型层38与n－型漏极区域20的结（pn结）产生耗尽层。而且，由于该耗尽层使等电位面远离栅极沟槽8，所以能够进一步缓冲施加在栅极沟槽8的底部的电场。
另外，该实施方式中，采用比Si器件难以引起闭锁的SiC器件，因此能够将p＋型沟道接触区域34和p型沟道区域35设在通过源极沟槽33互相分离的位置。即，Si器件中，由于比较容易引起闭锁，所以优选将p＋型沟道接触区域34配置在p型沟道区域35的附近而尽量缩短这些区域34、35间的距离，从而降低该区域34、35间的基极电阻。另一方面，在如该半导体装置1这样的SiC器件中，比较难以引起闭锁，考虑区域34、35间的基极电阻的重要性较低，因此也可以不在p型沟道区域35的附近配置p＋型沟道接触区域34。因此，将p＋型沟道接触区域34和p型沟道区域35设在通过源极沟槽33互相分离的位置，能够以经由源极沟槽33的底部的路径电连接这些区域34、35。
另外，由于源极沟槽绝缘膜39配置在沟槽埋入层40的外侧，所以能够防止在n－型外延层10与源极焊盘4之间有截止泄漏电流流过。具体而言，由于在离子注入时离子难以进入源极沟槽33的侧部，所以p型层38在源极沟槽33的侧部会薄于在源极沟槽33的底部的部分。因此，若在截止时施加较高的电压，则有截止泄漏电流穿过该较薄的p型层38的部分而流过的担忧。因此，通过形成源极沟槽绝缘膜39，即便截止泄漏电流穿过p型层38，也能由源极沟槽绝缘膜39可靠地截断泄漏电流。
另外，如果埋入源极沟槽33的沟槽埋入层40为多晶硅，则在由SiO2构成的表面绝缘膜26形成接触孔29时，能够将沟槽埋入层40（多晶硅层）用作为蚀刻阻挡层。因此，能够简化该接触部蚀刻的工序的控制。
另外，由于同时形成源极沟槽33和栅极沟槽8，所以不会增加制造工序，而能够无对准的偏差且简单地形成源极沟槽33。进而，如果源极沟槽33和栅极沟槽8的宽度相同，则能够使源极沟槽33的蚀刻速率与栅极沟槽8相同，因此能够稳定地控制用于形成源极沟槽33的蚀刻。
接着，参照图8～图12，对单元部2的变形例进行说明。
图8～图12是示出单元部2的第1～第5变形例的图。在图8～图12中，对于与前述的图7所示的各部分对应的部分标注相同的参照标号而加以示出。
在图7的方式中，埋入源极沟槽33的沟槽埋入部，由源极沟槽绝缘膜39及沟槽埋入层40（多晶硅层）构成，但是如图8所示，也可以仅由回填源极沟槽33的绝缘层42构成。
作为绝缘层42的材料，能够使用SiO2，更优选使用包含磷（P）或硼（B）的SiO2。作为那样的SiO2，能够使用例如PSG（磷硅酸盐玻璃）、PBSG（磷硼硅酸盐玻璃）。
图8所示的方式的半导体装置的制造工序与上面说明的工序实质上相同。但是，在形成栅极电极16及沟槽埋入层40之后，选择性地蚀刻除去沟槽埋入层40，使源极沟槽33出现空洞。而且通过在n－型外延层10上形成表面绝缘膜26，利用表面绝缘膜26的一部分而回填源极沟槽33。由此，源极沟槽绝缘膜39及表面绝缘膜26在源极沟槽33内一体化，形成绝缘层42。
依据该结构，由于源极沟槽33被绝缘层42充满，所以能够有效地防止在n－型外延层10与源极焊盘4之间流过截止泄漏电流。
另外，如果绝缘层42为包含磷或硼的SiO2，则SiO2的熔点降低，能够简化绝缘层42的埋入工艺。
另外，如图9所示，埋入源极沟槽33的沟槽埋入部也可以仅由回填源极沟槽33的多晶硅层43构成。作为多晶硅层43的材料，优选使用p＋型多晶硅。
图8所示的方式的半导体装置的制造工序与上面说明的工序实质上相同。但是，在形成栅极绝缘膜17及源极沟槽绝缘膜39之后，选择性地蚀刻除去源极沟槽绝缘膜39，使源极沟槽33出现空洞。而且，多晶硅从n－型外延层10的上方沉积，从而用该多晶硅回填源极沟槽33。由此，同时形成栅极电极16和多晶硅层43。
依据该结构，由于多晶硅层43埋入源极沟槽33，所以在由SiO2构成的表面绝缘膜26形成接触孔29时，能够将多晶硅层43用作为蚀刻阻挡层。因此，能够简化该接触部蚀刻的工序的控制。
另外，如果多晶硅层43为p＋型多晶硅，则利用该多晶硅层43，能够电连接p＋型沟道接触区域34与p型沟道区域35。由此，能够缩短区域34、35间的电流路的长度，因此能够减小这些间的基极电阻。其结果，能够很好地防止闭锁。进而，p＋型沟道接触区域34在源极沟槽33的侧面与多晶硅层43相接，因此也能减小这些间的接触电阻。该接触电阻的降低也有助于区域34、35间的基极电阻的降低。
另外，图7的方式中，源极沟槽33在被环状的n＋型源极区域32包围的区域以环状形成，但是如图10所示，也可以在被n＋型源极区域32包围的区域形成俯视为四方形的凹坑状的源极沟槽44。在该情况下，也可以在源极沟槽44的底部p型层38的表面部形成p＋型沟道接触区域45。
另外，图7的方式中，栅极电极16是回填栅极绝缘膜17的内侧的仅由多晶硅构成的层，但是如图11所示，也可以由在栅极绝缘膜17上以使一个表面及另一表面沿着栅极沟槽8的内表面的方式形成的由多晶硅构成的基底膜46、和埋入基底膜46的内侧的包含Mo、W、Al、Pt、Ni及Ti的至少一种的埋入金属47构成。在该情况下，源极沟槽33内的沟槽埋入部也同样，也可以由在源极沟槽绝缘膜39上以使一个表面及另一表面沿着源极沟槽33的内表面的方式形成的由多晶硅构成的基底膜48、和埋入基底膜48的内侧的由与埋入金属47相同的材料构成的埋入金属49构成。
依据该结构，通过使用埋入金属47的金属栅极，能够使栅极电阻比多晶硅栅极相对较低，因此能够使晶体管的开关速度高速化。
另外，在图7的单元部2形成有沟槽栅型构造的MISFET，但是如图12所示，在单元部2形成平面型构造的MISFET也可。
即，在图12所示的方式中，在单元部2以与各单位单元9对应的方式矩阵状（行列状）排列有p型阱19。在各p型阱19的表面部，以在基极表面11B露出的方式形成有环状的n＋型源极区域50。而且，以与各p型阱19的外周缘和n＋型源极区域50的外周缘之间的区域对置的方式，栅极电极51隔着栅极绝缘膜52而配置。表面绝缘膜26覆盖该栅极电极51。
＜第2实施方式＞
图13及图14是本发明的第2实施方式所涉及的半导体装置的示意截面图，分别示出与图3及图4对应的截面构造。在图13及图14中，对于与前述的图3及图4所示的各部分对应的部分标注相同的参照标号并加以示出。
在前述的第1实施方式中，由低阶部12形成的基极表面11B和低表面11L的边界，设定在比针对横跨单元部2及外周部3的p型阱19的源极焊盘4的接触位置更靠内侧，但是如图13及图14所示，也可以设定在外侧。在该情况下，p＋型阱接触区域24形成在p型阱19的内部区域中相对于n＋型区域21在外侧隔开间隔的位置。
依据该结构，能够在基极表面11B形成p＋型沟道接触区域34和p＋型阱接触区域24这两者，因此在形成这些区域24、34时的离子注入时，能够容易进行掩模的对准。当然，也能实现与第1实施方式同样的效果。
＜第3实施方式＞
图15及图16是本发明的第3实施方式所涉及的半导体装置的示意截面图，分别示出与图3及图4对应的截面构造。在图15及图16中，对于与前述的图3及图4所示的各部分对应的部分标注相同的参照标号并加以示出。
前述的第1实施方式中，在外周部3形成低阶部12，但该第3实施方式中，不在外周部3形成低阶部21，而外周部3具有与单元部2的基极表面11B相同的高度位置的半导体表面11。
依据该结构，能够在基极表面11B形成p＋型沟道接触区域34和p＋型阱接触区域24这两者，因此在形成这些区域24、34时的离子注入时，能够容易进行掩模的对准。当然，也能实现与第1实施方式同样的效果。
＜第1参考方式＞
图17及图18是本发明的第1参考方式所涉及的半导体装置的示意截面图，分别示出与图3及图4对应的截面构造。在图17及图18中，对于与前述的图3及图4所示的各部分对应的部分标注相同的参照标号并加以示出。
前述的第1实施方式中，表面绝缘膜26形成为使单元部2上的内侧部分27薄于外周部3上的外侧部分28，但是如图17及图18所示，也可以使单元部2上的内侧部分27形成为与外周部3上的外侧部分28相同的厚度。该膜厚为例如5500Å～20000Å左右即可。
＜第2参考方式＞
图19及图20是本发明的第2参考方式所涉及的半导体装置的示意截面图，分别示出与图3及图4对应的截面构造。在图19及图20中，对于与前述的图3及图4所示的各部分对应的部分标注相同的参照标号并加以示出。
图19及图20的构造是在第2实施方式的构造组合了与前述的第1参考方式的一样厚度的表面绝缘膜26的结构的例子。
＜第4实施方式＞
图21是本发明的第4实施方式所涉及的半导体装置的示意截面图，示出与图3对应的截面构造。在图21中，对于与前述的图3所示的各部分对应的部分标注相同的参照标号并加以示出。
前述的第1实施方式中，外周部3的耐压构造如p型层23及p型保护环25那样仅由p型的半导体区域构成，但是如图21所示，也可以为包含形成在低表面11L的沟槽和形成在该沟槽的底部的p型的半导体区域的构成。在该情况下，在沟槽内也可以隔着绝缘膜埋入导电材料。该实施方式中，形成有保护环55，其包含：形成在低表面11L并包围单元部2的环状的沟槽53；形成在沟槽53的底部及侧部并且其内部区域与沟槽53相接的p型层54。在沟槽53隔着沟槽绝缘膜56埋入有多晶硅层57。
通过该结构，也能实现与第1实施方式同样的效果。
以上，说明了本发明的实施方式，但是本发明也能以其他方式实施。
例如，也可以采用反转半导体装置1的各半导体部分的导电型的结构。例如，在半导体装置1中，p型的部分为n型，n型的部分为p型也可。
另外，在半导体装置1中，构成半导体层的层不限于由SiC构成的n－型外延层，也可为由GaN、金刚石、Si构成的层等。
另外，各单位单元9不限于俯视正方形（四方形状），例如，俯视三角形、俯视五角形、俯视六角形等的其他俯视多边形状也可。
本发明的半导体装置能够装入构成用于驱动例如作为电动汽车（包括混合动力车）、电车、产业用机器人等的动力源而利用的电动马达的驱动电路的逆变器电路所使用的功率模块。另外，也能装入用于转换太阳能电池、风力发电机其他的发电装置（特别是自家发电装置）产生的电力以与商用电源的电力匹配的逆变器电路的功率模块。
另外，由前述的实施方式的公开所掌握的特征在不同的实施方式间也能互相组合。另外，在各实施方式中出现的构成要素在本发明的范围内能够进行组合。
本发明的实施方式只不过是为明确本发明的技术的内容而利用的具体例，不应当限定于这些具体例而解释本发明，本发明的精神及范围仅由附加的权利要求书限定。
本申请对应于2013年3月5日向日本国专利厅提出的特愿2013－43407号，在此该申请的全部公开内容通过引用而进行结合。
标号说明
1　半导体装置；2　单元部；3　外周部；4　源极焊盘；5　栅极焊盘；6　栅极指；7除去区域；8　栅极沟槽；9　单位单元；10　n－型外延层；11　半导体表面；11B　基极表面；11L　低表面；12　低阶部；13　内侧沟槽；14　外侧沟槽；15　接触沟槽；16　栅极电极；17栅极绝缘膜；18　遮盖部；19　p型阱；20　n－型漏极区域；21　n＋型区域；22　p型层；23　p型层；24　p＋型阱接触区域；25　p型保护环；26　表面绝缘膜；27　内侧部分；28　外侧部分；29　接触孔；30　接触孔；31　接触孔；32　n＋型源极区域；33　源极沟槽；34　p＋型沟道接触区域；35　p型沟道区域；36　柱状部；37　环状部；38　p型层；39　源极沟槽绝缘膜；40　沟槽埋入层；41　源极部；42　绝缘层；43　多晶硅层；44　源极沟槽；45　p＋型沟道接触区域；46　基底膜；47　埋入金属；48　基底膜；49　埋入金属；50　n＋型源极区域；51　栅极电极；52　栅极绝缘膜；53　沟槽；54　p型层；55　保护环；56　沟槽绝缘膜；57多晶硅层。

Claims (25)

1.一种半导体装置，其中具有：
正方形的半导体衬底；
在俯视中在所述半导体衬底的中央的单元区域；
在俯视中包围所述单元区域那样的外周区域；
在所述半导体衬底的中央部配置的四方形状的栅极焊盘；以及
在俯视中沿着所述外周区域包围所述单元区域且相对于所述栅极焊盘以对称的形状形成的栅极指。
2.一种半导体装置，其中具有：
半导体衬底；
在俯视中在所述半导体衬底的中央的单元区域；
在俯视中包围所述单元区域那样的外周区域；
在所述单元区域以格子状形成的多个正方形的单元；以及
在俯视中沿着所述外周区域包围所述单元区域且在前端具有曲面地形成的栅极指。
3.一种半导体装置，其中具有：
半导体衬底；
在所述半导体衬底的表面形成的多个栅极沟槽；以及
在所述多个栅极沟槽之间形成且与所述栅极沟槽的深度相同的多个源极沟槽。
4.一种半导体装置，其中具有：
半导体衬底；
在所述半导体衬底的表面形成的多个栅极沟槽；
以埋入所述多个栅极沟槽的方式形成的多个栅极电极；
以将所述多个栅极电极绝缘的方式形成的层间绝缘膜；以及
在截面视中以在表面具有多个椭圆状凸部及多个凹部的方式在所述半导体衬底上形成的电极层。
5.一种半导体装置，其中具有：
半导体衬底；
在所述半导体衬底的表面形成的栅极沟槽；
二层构造部，由从所述栅极沟槽的侧面沿着底面形成的栅极绝缘膜、及由形成在所述栅极绝缘膜上的多晶硅构成的基底膜构成；以及
以埋入所述多个栅极沟槽的方式形成的栅极电极。
6.一种半导体装置，其中具有平面型构造，该平面型构造由如下部分构成：
p型的半导体衬底；
在所述半导体衬底上形成的n型的杂质浓度为1×1016～1×1019cm－3的第一杂质区域；
在所述第一杂质区域形成的p型的杂质浓度为1×1018～1×1021cm－3的第二杂质区域；
跨在所述第一杂质区域及所述第二杂质区域而形成在所述半导体衬底上的栅极绝缘膜；以及
在所述栅极绝缘膜上形成的栅极电极。
7.一种半导体装置，其中，具有：
n型的半导体衬底；以及
沿着所述半导体衬底的外周彼此隔开间隔而形成的杂质浓度为1×1016～1×1019cm－3的多个p型保护环。
8.一种宽带隙半导体装置，其中具有：
半导体衬底；
所述半导体衬底上的第一栅极绝缘膜；
所述第一栅极绝缘膜上的第一栅极电极；
所述半导体衬底上的第二栅极绝缘膜；
所述第二栅极绝缘膜上的第二栅极电极；
在所述半导体衬底的所述第一栅极电极和所述第二栅极电极之间的部分，形成有与所述半导体衬底的所述第一栅极电极及所述第二栅极电极正下方的部分相比凹陷的第一凹部。
9.如权利要求8所述的宽带隙半导体装置，其中，
在所述半导体衬底的外周部形成有第二凹部。
10.如权利要求9所述的宽带隙半导体装置，其中，
在所述外周部的表面形成有p型杂质区域。
11.如权利要求10所述的宽带隙半导体装置，其中，
在所述半导体衬底上形成有源极电极。
12.如权利要求11所述的宽带隙半导体装置，其中，
在所述第一栅极电极和所述第二栅极电极之间的区域，形成有源极接触区域。
13.如权利要求12所述的宽带隙半导体装置，其中，
所述第一栅极电极及所述第二栅极电极包括平面型栅极电极。
14.如权利要求13所述的宽带隙半导体装置，其中，
在截面视中，在所述源极电极和所述外周部之间形成有栅极指。
15.如权利要求14所述的宽带隙半导体装置，其中，
所述栅极指的高度与所述源极电极的高度大致相同。
16.如权利要求15所述的宽带隙半导体装置，其中，
所述源极电极由包含铝的材料形成。
17.如权利要求16所述的宽带隙半导体装置，其中，
所述栅极指由包含铝的材料形成。
18.如权利要求17所述的宽带隙半导体装置，其中，
在所述栅极指和所述半导体衬底的所述外周部之间形成有外周源极电极。
19.如权利要求18所述的宽带隙半导体装置，其中，
所述半导体衬底由SiC、GaN或金刚石形成。
20.如权利要求19所述的宽带隙半导体装置，其中，
还包含所述源极接触区域中所述半导体衬底和所述源极电极之间的钛材料。
21.如权利要求20所述的宽带隙半导体装置，其中，
所述第一栅极绝缘膜及所述第二栅极绝缘膜由包含硅的材料形成。
22.如权利要求21所述的宽带隙半导体装置，其中，
所述第一栅极电极及所述第二栅极电极由包含多晶硅的材料形成。
23.如权利要求22所述的宽带隙半导体装置，其中，
在所述源极电极的表面仿照所述半导体衬底的表面形成有凹陷。
24.如权利要求22所述的宽带隙半导体装置，其中，
所述第一凹部的深度与所述第二凹部的深度大致相同。
25.如权利要求22所述的宽带隙半导体装置，其中，
所述第一凹部与所述第二凹部由同一工序形成。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164636B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6354525B2 (ja) * 2014-11-06 2018-07-11 株式会社デンソー 炭化珪素半導体装置の製造方法
CN107004714B (zh) * 2014-11-18 2021-09-28 罗姆股份有限公司 半导体装置及半导体装置的制造方法
JP6600475B2 (ja) * 2015-03-27 2019-10-30 ローム株式会社 半導体装置
WO2017047286A1 (ja) * 2015-09-16 2017-03-23 富士電機株式会社 半導体装置
JP6032337B1 (ja) 2015-09-28 2016-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6561759B2 (ja) * 2015-10-19 2019-08-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP6651801B2 (ja) * 2015-11-16 2020-02-19 富士電機株式会社 半導体装置および半導体装置の製造方法
US10559652B2 (en) 2016-02-09 2020-02-11 Mitsubishi Electric Corporation Semiconductor device
JP6639365B2 (ja) * 2016-09-16 2020-02-05 株式会社東芝 半導体装置
US10530792B2 (en) * 2016-12-15 2020-01-07 Sap Se Using frequency analysis in enterprise threat detection to detect intrusions in a computer system
JP7201336B2 (ja) * 2017-05-17 2023-01-10 ローム株式会社 半導体装置
JP6773629B2 (ja) 2017-11-22 2020-10-21 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、昇降機、電源回路、及び、コンピュータ
JP2019110160A (ja) * 2017-12-15 2019-07-04 株式会社東芝 半導体装置
US11784217B2 (en) 2018-02-06 2023-10-10 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device
DE102019109368B4 (de) * 2018-05-15 2024-07-04 Infineon Technologies Ag Halbleitervorrichtung mit siliziumcarbidkörper und herstellungsverfahren
JP7205286B2 (ja) * 2019-02-21 2023-01-17 株式会社デンソー 半導体装置
US10847647B2 (en) * 2019-03-14 2020-11-24 Cree, Inc. Power semiconductor devices having top-side metallization structures that include buried grain stop layers
JP7443673B2 (ja) 2019-04-15 2024-03-06 富士電機株式会社 炭化珪素半導体装置
CN117747547A (zh) * 2019-05-22 2024-03-22 罗姆股份有限公司 SiC半导体装置
JP7476502B2 (ja) 2019-09-06 2024-05-01 富士電機株式会社 半導体装置
JP7404722B2 (ja) * 2019-09-06 2023-12-26 富士電機株式会社 半導体装置
JP6876767B2 (ja) * 2019-10-07 2021-05-26 ローム株式会社 半導体装置
DE102020132602B4 (de) 2020-05-13 2023-06-29 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtung mit vergrabenen leitfähigen fingern und deren herstellungsverfahren
US12027461B2 (en) 2020-05-13 2024-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including buried conductive fingers and method of making the same
US11527626B2 (en) * 2020-10-30 2022-12-13 Monolithic Power Systems, Inc. Field-plate trench FET and associated method for manufacturing
US11869948B2 (en) * 2021-02-17 2024-01-09 Wolfspeed, Inc. Power semiconductor device with reduced strain
KR102820463B1 (ko) * 2021-04-16 2025-06-16 삼성전자주식회사 비스듬한 절단면을 갖는 게이트 전극을 포함하는 집적회로 칩 및 이의 제조 방법
DE112022004385T5 (de) * 2021-09-15 2024-06-20 Sumitomo Electric Industries, Ltd. Siliziumkarbid-Halbleitervorrichtung
WO2023188756A1 (ja) * 2022-03-28 2023-10-05 ローム株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135929A1 (en) * 2006-11-01 2008-06-12 Kabushiki Kaisha Toshiba Power semiconductor device
JP2009302091A (ja) * 2008-06-10 2009-12-24 Denso Corp 炭化珪素半導体装置およびその製造方法
CN102347353A (zh) * 2010-08-02 2012-02-08 株式会社东芝 半导体装置
US20120261676A1 (en) * 2009-12-24 2012-10-18 Rohn Co., Ltd. SiC FIELD EFFECT TRANSISTOR

Family Cites Families (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3307785B2 (ja) 1994-12-13 2002-07-24 三菱電機株式会社 絶縁ゲート型半導体装置
JP3410286B2 (ja) 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
US5895951A (en) * 1996-04-05 1999-04-20 Megamos Corporation MOSFET structure and fabrication process implemented by forming deep and narrow doping regions through doping trenches
US6054752A (en) * 1997-06-30 2000-04-25 Denso Corporation Semiconductor device
KR20000013572A (ko) 1998-08-11 2000-03-06 김덕중 트렌치형 파워 모스펫 및 그 제조방법
JP4463888B2 (ja) * 1998-09-25 2010-05-19 Ｎｅｃエレクトロニクス株式会社 絶縁ゲート型半導体装置およびその製造方法
JP2001024193A (ja) * 1999-07-13 2001-01-26 Hitachi Ltd トレンチゲート型半導体装置およびその製造方法
JP2001320051A (ja) * 2000-05-10 2001-11-16 Sanyo Electric Co Ltd 絶縁ゲート型半導体装置
JP4011848B2 (ja) * 2000-12-12 2007-11-21 関西電力株式会社 高耐電圧半導体装置
US6649973B2 (en) 2001-03-28 2003-11-18 Rohm Co., Ltd. Semiconductor device and method for manufacturing the same
JP4823435B2 (ja) 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
US7221011B2 (en) 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US6521954B1 (en) 2001-12-21 2003-02-18 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method thereof
US6838722B2 (en) * 2002-03-22 2005-01-04 Siliconix Incorporated Structures of and methods of fabricating trench-gated MIS devices
WO2005065385A2 (en) * 2003-12-30 2005-07-21 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
DE102004046697B4 (de) 2004-09-24 2020-06-10 Infineon Technologies Ag Hochspannungsfestes Halbleiterbauelement mit vertikal leitenden Halbleiterkörperbereichen und einer Grabenstruktur sowie Verfahren zur Herstellung desselben
JP4830285B2 (ja) 2004-11-08 2011-12-07 株式会社デンソー 炭化珪素半導体装置の製造方法
JP2006140372A (ja) * 2004-11-15 2006-06-01 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP4865260B2 (ja) * 2005-06-23 2012-02-01 株式会社豊田中央研究所 半導体装置
US7452777B2 (en) * 2006-01-25 2008-11-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFET structure and method of manufacture
US20080017897A1 (en) * 2006-01-30 2008-01-24 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing same
JP2008028110A (ja) * 2006-07-20 2008-02-07 Toshiba Corp 半導体装置
JP5285874B2 (ja) 2007-07-03 2013-09-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5326405B2 (ja) 2008-07-30 2013-10-30 株式会社デンソー ワイドバンドギャップ半導体装置
US8174067B2 (en) * 2008-12-08 2012-05-08 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
JP5529042B2 (ja) * 2008-12-25 2014-06-25 三菱電機株式会社 電力用半導体装置
US9166042B2 (en) * 2009-09-30 2015-10-20 Alpha And Omega Semiconductor Incorporated High voltage MOSFET diode reverse recovery by minimizing P-body charges
JP2011124464A (ja) 2009-12-14 2011-06-23 Toshiba Corp 半導体装置及びその製造方法
JP5920684B2 (ja) * 2010-02-10 2016-05-18 株式会社東芝 半導体装置
JP5136578B2 (ja) * 2010-03-09 2013-02-06 トヨタ自動車株式会社 半導体装置
JP2011210916A (ja) * 2010-03-30 2011-10-20 Mitsumi Electric Co Ltd 半導体装置の製造方法
JP2011243915A (ja) 2010-05-21 2011-12-01 Toshiba Corp 半導体装置及びその製造方法
JP5621340B2 (ja) * 2010-06-16 2014-11-12 株式会社デンソー 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5691259B2 (ja) 2010-06-22 2015-04-01 株式会社デンソー 半導体装置
JP5594276B2 (ja) 2010-12-08 2014-09-24 株式会社デンソー 絶縁ゲート型半導体装置
JP5533677B2 (ja) * 2011-01-07 2014-06-25 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5498431B2 (ja) * 2011-02-02 2014-05-21 ローム株式会社 半導体装置およびその製造方法
JP5717661B2 (ja) * 2011-03-10 2015-05-13 株式会社東芝 半導体装置とその製造方法
CN103329268B (zh) * 2011-03-17 2016-06-29 富士电机株式会社 半导体器件及制造其的方法
JP6037499B2 (ja) 2011-06-08 2016-12-07 ローム株式会社 半導体装置およびその製造方法
JP5915076B2 (ja) * 2011-10-21 2016-05-11 富士電機株式会社 超接合半導体装置
US8614482B2 (en) 2011-12-30 2013-12-24 Force Mos Technology Co., Ltd. Semiconductor power device having improved termination structure for mask saving
US8653587B2 (en) 2012-02-13 2014-02-18 Force Mos Technology Co., Ltd. Trench MOSFET having a top side drain
US8896047B2 (en) * 2012-05-22 2014-11-25 Infineon Technologies Ag Termination arrangement for vertical MOSFET
JP6164636B2 (ja) * 2013-03-05 2017-07-19 ローム株式会社 半導体装置
JP6164604B2 (ja) 2013-03-05 2017-07-19 ローム株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135929A1 (en) * 2006-11-01 2008-06-12 Kabushiki Kaisha Toshiba Power semiconductor device
JP2009302091A (ja) * 2008-06-10 2009-12-24 Denso Corp 炭化珪素半導体装置およびその製造方法
US20120261676A1 (en) * 2009-12-24 2012-10-18 Rohn Co., Ltd. SiC FIELD EFFECT TRANSISTOR
CN102347353A (zh) * 2010-08-02 2012-02-08 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
CN116314289A (zh) 2023-06-23
US10559668B2 (en) 2020-02-11
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CN116314294A (zh) 2023-06-23
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CN117423733A (zh) 2024-01-19
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CN108365000A (zh) 2018-08-03

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JP6143490B2 (ja) 半導体装置およびその製造方法

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