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CN1130770C - 静电放电保护电路 - Google Patents

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Abstract

一种静电放电保护电路，包括：在第一导电类型半导体衬底的预定部分形成的第二导电类型的阱；在第二导电类型的阱中形成的第一导电类型的第二杂质区和第二导电类型的第一杂质区；在半导体衬底上形成的第一栅极，在第一栅极上形成的第二栅极，第一栅极与半导体衬底隔离；在半导体衬底的一部分上形成的第二导电类型的第三和第四杂质区，该部分在第一和第二栅极的两边；在半导体衬底上形成的第二导电类型的第五杂质区，第四和第五杂质区之间有隔离层。其中，第一导电类型为p型，第二导电类型为N型。

Description

静电放电保护电路
技术领域
本发明涉及静电放电(ESD)保护电路，特别涉及ESD保护电路，它可以降低可控硅整流器(SCR)的触发电压，改善其性能。
背景技术
半导体器件的导电层或氧化物层可以被ESD热毁坏。为了减少由于ESD导致的器件击穿，主要方法是去除围绕器件产生ESD诱因，另一个方法是在不影响器件的内部电路的情况下采用合适的ESD保护电路进行连续的放电。同时，用作ESD保护电路的SCR在电流电压特性上有很高的效率，但是它的触发电压很高。
下面参照附图说明常规ESD保护电路。图1是ESD保护电路的常规横向可控硅整流器(LSCR)的剖面图，图2是ESD保护电路的常规修改横向可控硅整流器(MLSCR)的剖面图。参见图1，LSCR包括半导体衬底1、选择地形成在半导体衬底1的预定区域的N阱区2、形成在N阱区2中的第一和第二杂质区3和4、形成在N阱区2以外的半导体衬底1的预定区域的第三杂质区5，第三杂质区5和N阱区2之间有隔离层。
半导体衬底1为P型，第二杂质区4有与衬底1相同的导电类型，第一和第三杂质区3和5有与衬底1相反的导电类型。第一和第二杂质区3和4连接到输出焊盘，第三杂质区5连接到Vss线。在上述ESD保护电路中，第一和第三杂质区3和5构成水平NPN双极晶体管，第二杂质区2构成垂直PNP双极晶体管。NPN双极晶体管和PNP双极晶体管彼此互锁。
下面说明LSCR ESD保护电路的工作情况。当通过焊盘加正(+)电压(静电)时，在N阱区2与半导体衬底1之间出现雪崩击穿。这样从第三杂质区5流到Vss线的电流增加。水平NPN双极晶体管导通，然后垂直PNP双极晶体管导通，使寄生晶闸管工作。由此触发LSCR电路。
但是LSCR有很高的触发电压。为了解决该问题，研制出了MLSCR。参见图2，MLSCR包括半导体衬底20、选择地形成在半导体衬底20的预定区域的N阱区21、形成在N阱区21中的第一和第二杂质区22和23、形成在N阱区21与半导体衬底20之间的第三杂质区24、形成在N阱区21以外的半导体衬底20的预定区域的第四杂质区25、N阱区21和第四杂质区25之间有隔离层。
半导体衬底20为P型，第二杂质区23有与衬底20相同的导电类型，第一、第三和第四杂质区22、24和25有与衬底20相反的导电类型。第一和第二杂质区22和23连接到输出焊盘，第四杂质区25连接到Vss线。第三杂质区24对应触发器扩散区。在该ESD保护电路中，第一和第四杂质区22和25构成水平NPN双极晶体管，第二杂质区23构成垂直PNP双极晶体管。
下面说明MLSCR ESD保护电路的工作情况。当通过焊盘加正(+)电压(静电)时，在N阱区24与半导体衬底20之间出现雪崩击穿。这样通过第四杂质区25流到Vss线的电流增加。水平NPN双极晶体管导通，然后垂直PNP双极晶体管导通，MLSCR的触发电压变得比LSCR的触发电压低约20V。
图3A表示常规LVTSCR ESD保护电路的电路构型，图3B是常规LVTSCR ESD保护电路的剖面图。参见图3A，LVTSCR电路包括：其发射极连接到Vss线的第一晶体管31，第一晶体管31的集电极连接到输出焊盘；其发射极连接到输出焊盘的第二晶体管32，第二晶体管32的集电极连接到第一晶体管31的基极；其源连接到第二晶体管32的基极的NMOS晶体管33，NMOS晶体管33的漏极连接到第一晶体管31的发射极，NMOS晶体管33的栅极连接到Vss线；形成在第一晶体管31的集电极和输出焊盘之间的N阱电阻34；及形成在第二晶体管32的集电极与第一晶体管31的发射极之间的衬底电阻35。第一晶体管31为NPN双极晶体管，第二晶体管32为PNP双极晶体管。
参见图3B，LVTSCR包括：衬底40；选择地形成在衬底40的预定区域的N阱区41；形成在N阱区41中的第一和第二杂质区42和43；形成在衬底40的预定部分的栅极44，其间形成有栅氧化层；形成在衬底40的预定区域的第三和第四杂质区45和46，它们置于栅极44的两边。
半导体衬底40为P型，第二杂质区43有与衬底40相同的导电类型，第一、第三和第四杂质区42、45和46有与衬底40相反的导电类型。第一和第二杂质区42和43连接到输出焊盘，栅极44和第四杂质区46连接到Vss线，第三和第四杂质区45和46、栅极44构成一个MOS(金属氧化物半导体)晶体管，第一和第四杂质区42和46形成NPN双极晶体管，第二杂质区43构成PNP双极晶体管。
下面说明常规LVTSCR电路的工作情况。参见图3A和3B，当通过焊盘加正(+)电压(静电)时，在N阱区41和半导体衬底40的结上发生击穿。这样通过第四杂质区46流到Vss线的电流增加。这升高了N阱区41的电压，所以NPN双极晶体管工作。
参见图3A，第一晶体管31导通，以将加到焊盘的正电压旁路到Vss线。当不给LVTSCR电路加电压时，MOS晶体管33浮置。即如果不加电压，电源就不会加到MOS晶体管33的栅极44，从而截止MOS晶体管33。MOS晶体管33的截止使电路的电阻非常高。因此，LVTSCR的触发电压变得比MLSCR低约13V。但是常规ESD保护电路有下面问题。半导体芯片的集成减少了栅氧化层的厚度，所以需要有低触发电压的ESD保护电路。因此，当ESD保护电路的触发电压大于栅氧化层的击穿电压时，ESD保护电路工作时会损坏置于半导体芯片内部电路中的栅氧化层。
发明内容
因此，本发明旨在基本能克服由于现有技术的限制和缺点导致的几个问题的ESD保护电路。
本发明的一个目的是提供一种ESD保护电路，它使用控制栅和浮栅降低触发电压，以使ESD保护功能最有效。
下面说明本发明的其它特性和优点，一些可以从说明中明白，也可以从实施本发明中获得。通过所撰写的说明书、权利要求书以及附图中具体指出的结构可以实现和获得本发明的目的或其它优点。
为了实现这些和其它优点及达到本发明的目的，如同概要和概括说明的，ESD保护电路包括：在第一导电类型半导体衬底的预定部分形成的第二导电类型的阱；在第二导电类型的阱中形成的第一导电类型的第二杂质区和第二导电类型的第一杂质区；在半导体衬底上形成的第一栅极，在第一栅极上形成的第二栅极，第一栅极与半导体衬底隔离；在半导体衬底的一部分上形成的第二导电类型的第三和第四杂质区，该部分在第一第二栅极的两边；及在半导体衬底上形成的第二导电类型的第五杂质区，第四和第五杂质区之间有隔离层。其中，第一导电类型为p型，第二导电类型为N型。其中，在半导体衬底与第二导电类型的阱之间的界面形成第三杂质区，第三杂质区与第二杂质区之间有隔离层。
为了实现这些和其它优点及达到本发明的目的，另一种ESD保护电路，包括：其集电极连接到输出焊盘的第一晶体管，第一晶体管的发射极连接到Vss线；其集电极通常连接到第一晶体管的基极的第二晶体管，第二晶体管的发射极连接到输出焊盘；其源一般连接到第二晶体管的基极的MOS晶体管，MOS晶体管的漏极一般连接到第一晶体管的发射极，MOS晶体管的控制栅连接到输出焊盘；在第一晶体管的集电极和输出焊盘之间形成的N阱电阻；在第一晶体管的发射极和第二晶体管的集电极之间形成的衬底电阻；在MOS晶体管控制栅和输出焊盘之间形成的杂质电阻；在杂质电阻和输出焊盘之间形成的二极管。
应该明白，前面的一般性的说明和下面的详细说明皆是例示性的，为的是给本发明提供进一步的解释。
附图说明
为了进一步明白本发明结合该说明书中的附图例示本发明的实施例，与说明书一起来解释本发明的原理。
附图可用于更充分理解本发明，它们与说明书结合，构成说明书的一部分，用于展示本发明的实施例，并与说明书一起解释本发明的原理，其中：
图1是常规LSCR ESD保护电路的剖面图；
图2是常规MLSCR ESD保护电路的剖面图；
图3A表示常规LVTSCR ESD保护电路的电路构型；
图3B是常规LVTSCR ESD保护电路的剖面图；
图4A表示根据本发明的控制栅SCR ESD保护电路的电路构型；
图4B是根据本发明的控制栅SCR ESD保护电路的剖面。
具体实施方式
下面以示于附图的例子详细说明本发明的优选实施例。
图4A表示根据本发明的控制栅SCR ESD保护电路的电路构型，图4B是根据本发明的控制栅SCR ESD保护电路的剖面图。参见图4A，控制栅SCR电路包括：其集电极连接到输出焊盘的第一晶体管41，第一晶体管41的发射极连接到Vss线；其集电极连接到第一晶体管41的基极的第二晶体管42，第二晶体管42的发射极连接到输出焊盘；其源连接到第二晶体管42的基极的MOS晶体管43，MOS晶体管43的漏极连接到第一晶体管41的发射极，MOS晶体管43的控制栅连接到输出焊盘；形成在第一晶体管41的集电极和输出焊盘之间的N阱电阻44；形成在第二晶体管42的集电极和第一晶体管41的发射极之间的衬底电阻45；形成在MOS晶体管的控制栅和输出焊盘之间的杂质电阻46；形成在杂质电阻46和输出焊盘之间的二极管47。第一晶体管41为NPN双极晶体管，第二晶体管42为PNP双极晶体管。
参见图4B，该电路包括：衬底50；选择地形成在衬底50的预定区域的N阱区51；形成在N阱区51中的第一和第二杂质区52和53；形成在衬底50的预定区域的浮栅电极54，其间形成有栅氧化层；形成在浮栅电极54上的控制栅电极55，它们之间有绝缘层；形成在衬底50的一部分的第三和第四杂质区56和57，它们置于浮栅电极54的两边；及形成在N阱区51以外的衬底50的预定部分的第五杂质区58，第五杂质区58和第四杂质区57之间形成有隔离层。
第三杂质区56形成在N阱区51与半导体衬底50之间的边界，隔离层形成在第二杂质区53和第三杂质区56之间。半导体衬底50为P型，第二杂质区53有与衬底50相同的导电类型，第一、第三、第四和第五杂质区有与衬底50相反的导电类型。第一和第二杂质区52和53连接到输出焊盘，控制栅电极55通过第五杂质区58连接到输出焊盘，第四杂质区57连接到Vss线。
在本发明的ESD保护电路中，第三和第四杂质区56和57、浮栅电极54和控制栅电极55构成一个MOS晶体管，该MOS晶体管为闪烁存储器件，第一和第四杂质区52和57以及P型衬底构成NPN双极晶体管，第二杂质区53、第三杂质区57和P型衬底构成PNP双极晶体管。第一电容C1存在于半导体衬底50与浮栅电极54之间，第二电容C2存在于栅电极54和控制栅电极55之间。第二电容C2的电容量大于第一电容C1。
下面说明本发明控制栅SCR电路的工作情况。参见图4A和4B，当通过焊盘加正(+)电压(静电)时，在N阱区51和半导体衬底50之间的结处发生击穿。这样从第四杂质区57流到Vss线的N阱电流增加。使N阱区51的电压变高，由此使NPN双极晶体管工作。而且，通过第五杂质区58给控制栅电极56加脉冲。这里，若加到控制栅电极56的电压称为Vug，则加到浮栅电极55的电压变为C1/(C1+C2)×Vug。
可以通过第一和第二电容C1和C2来控制加到浮栅电极55上的电势。这里，由于第一电容C1的值固定为栅氧化物电容，可以改变第二电容C2的电容值来调节电势。结果，由于浮栅电极54为浮置，加到浮栅电极55的电压可以减少MOS晶体管43的导通时间，加快SCR的工作速度。因此可以降低电路的触发电压。如果加负电压(静电)，第五杂质区58和半导体衬底50之间的二极管47工作，驱动第四和第五杂质区57和58的场氧化物器件，由此形成放电通道。MOS晶体管43的场平板二极管也工作。
如上所述，根据本发明，控制栅SCR电路可以用作ESD保护电路，由于可以用控制栅和浮栅降低其触发电压，不需要使用分离电路。而且，增加了结尺寸，以改进负ESD特性。
本领域技术人员应该明白，在不背离本发明的精神实质范围的情况下，本发明的ESD保护电路可以有各种变形和改变。因此本发明包括这些变形和改变，它们都在权利要求书的范围内。

Claims (7)

1.一种静电放电保护电路，包括：
在第一导电类型半导体衬底的预定部分形成的第二导电类型的阱；
在第二导电类型的阱中形成的第一导电类型的第二杂质区和第二导电类型的第一杂质区；
在半导体衬底上形成的第一栅极，在第一栅极上形成的第二栅极，第一栅极与半导体衬底隔离；
在半导体衬底的一部分上形成的第二导电类型的第三和第四杂质区，该部分置于第一和第二栅极的两边；及
在半导体衬底上形成的第二导电类型的第五杂质区，第四和第五杂质区之间有隔离层，
其中，第一导电类型为p型，第二导电类型为N型，
其中，在半导体衬底与第二导电类型的阱之间的界面形成第三杂质区，第三杂质区与第二杂质区之间有隔离层。
2.如权利要求1的静电放电保护电路，其中，第一栅极用作浮栅，第二栅极用作控制栅。
3.如权利要求1的静电放电保护电路，其中，第一和第二栅极之间的电容是可控的。
4.如权利要求1的静电放电保护电路，其中，第一、第二栅极、及在第一和第二栅极两边形成的第三和第四杂质区构成一个晶体管。
5.如权利要求1的静电放电保护电路，其中，第一、第四杂质区和半导体衬底构成一个双极晶体管。
6.一种静电放电保护电路，包括：
其集电极连接到输出焊盘的第一晶体管，第一晶体管的发射极连接到电源负端的连线；
其集电极通常连接到第一晶体管的基极的第二晶体管，第二晶体管的发射极连接到输出焊盘；
其源连接到第二晶体管的基极的金属氧化物半导体晶体管，金属氧化物半导体晶体管的漏极连接到第一晶体管的发射极，金属氧化物半导体晶体管的控制栅连接到输出焊盘；
在第一晶体管的集电极和输出焊盘之间形成的N阱电阻；
在第一晶体管的发射极和第二晶体管的集电极之间形成的衬底电阻；
在金属氧化物半导体晶体管控制栅和输出焊盘之间形成的杂质电阻；
在杂质电阻和输出焊盘之间形成的二极管。
7.如权利要求6的静电放电保护电路，其中，第一晶体管为NPN双极晶体管，第二晶体管为PNP双极晶体管，金属氧化物半导体晶体管为闪烁存储器件。
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