CN1051171C - 半导体器件的静电保护电路及其结构 - Google Patents
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Abstract
一种半导体器件的静电保护电路及其结构，可提高静电保护能力。该半导体装置可与一焊垫连接，而该静电保护结构系列用一在晶体管漏极扩散区间之浅掺杂电阻或井区电阻，以使静电电压自该焊垫输入时，在该电阻处产生压降，进而形成一寄生双极型晶体管，以传导因该静电放电产生之电流，依据该结构，则可组成一静电保护电路。
Description
本发明涉及一种半导体器件的静电保护电路及其结构，特别涉及一种可提高静电保护能力，且具有较高密度结构的半导体器件的静电保护电路及其结构。
在半导体器件中，最容易受噪声干扰或异常电压侵入的为输入、输出电路，例如透过静电放电(ESD)所产生的“火花”，系自晶片的输出入垫(I/O Pad)侵入，而这种静电放电通常是在干燥环境下因碰触静电携带体而发生。
由于集成电路晶片的内部电路的电源电压约在5伏左右，而在晶片的表面常会遇到比电源电压高出几个数量级的电压，如在地毯上行走的人体，在相对湿度(RH)比较高的情况下，检测出可产生几百-几千伏电压，而在RH比较低的情况下，则可产生1万伏以上的静态电压。当这些带电体与晶片接触，将会向晶片放电，放电能量可达兆焦耳(mJ)级，而放电时间常数仅为毫微秒-微秒(ns-μs)数量级，因此放电瞬时功率可达几十甚至上百千瓦(kW)，电流可达几十安(A)，这就是静电放电(ESD)引起晶片失效的问题，其中尤以金属氧化物半导体(MOS)元件最为严重，而一般静电放电引起元件的失效可分为两类，即电压型损伤和电流型损伤。
基于上述MOS元件的ESD失效问题，常规技术系在晶片的输出入垫加入作为避雷针用途的静电保护电路，以对静电放电进行限电位和过滤，从而达到保护内部电路不受ESD损伤的目的。
如图1所示，在半导体器件中，具有输出电路4，及一与之连接的输出入垫2，其中，常规静电保护电路系在输出电路4与输出入垫2间加入一非浅掺杂漏极型的薄氧化层晶体管9(Non-LDD thin oxide ESD Clamp)，该晶体管9属加强型，且源极、栅极接地，因此，在正常运作时，此晶体管9并不导通，而在静电放电发生时，则操作在低阻抗状态下，以提高静电保护能力。
另一种作法则是在静电保护结构的金属氧化物半导体晶体管工艺中，增加一道掩膜并以高浓度N型离子如磷离子(P31)作抗ESD注入，进而在连接输出入垫的栅极侧形成N+扩散区(N+diffusionregion)，如图2所示，其为该半导体晶体管的顶视图，区域6、7为N+源极区S，区域8为N+漏极区D，栅极3则用来控制在其下方的源/漏极区(S/D)间的沟道，藉着上述结构，可以均匀分散静电放电电流，提高保护能力。
以上述常规技术所得的静电保护电路及其结构，其缺点在于：
1、增加工艺步骤，使成本上升。
2、需要占用较大的布局面积，不利次微米结构。
有鉴于此，本发明之目的在于，利用一种半导体器件的静电保护电路及其结构，其藉由N阱电阻或浅掺杂的N-扩散电阻，以形成较紧密的结构，并依据内建的二极管或寄生双极型晶体管，来提高抗静电放电的能力。
本发明的技术方案在于提供一种半导体器件的静电保护结构，系与一焊垫连接，其特征在于包括：
一衬底；
至少一个金属氧化物半导体晶体管，形成于该衬底，该半导体晶体管具有源/漏极扩散区、一在该源/漏极扩散区间的沟道区、及自该源/漏极扩散区向沟道区延伸的浅掺杂源/漏极；
一焊垫扩散区，形成于上述半导体晶体管的漏极扩散区侧，用以与该焊垫及半导体器件连接；
一浅掺杂电阻，形成于该焊垫扩散区与漏极扩散区之间，用以使上述静电电压自该焊垫输入时，在该电阻处产生压降。
本发明的技术方案还在于提供一种半导体器件的静电保护结构，系与一焊垫连接，其特征在于包括：
一衬底；
至少一金属氧化物半导体晶体管，形成于该衬底，该半导体晶体管具有源/漏极扩散区、一在该源/漏极扩散区间之沟道区、及自该源/漏极扩散区向沟道区延伸之浅掺杂源/漏极；
一焊垫扩散区，形成于上述半导体晶体管的漏极扩散区侧，用以与该焊垫及半导体器件连接；及
一阱电阻，形成于该焊垫扩散区与漏极扩散区之间，用以使上述静电电压自该焊垫输入时，在该电阻处产生压降。
本发明的技术方案更在于提供一种半导体器件的静电保护电路，系与一焊垫连接，其特征在于包括：
至少一金属氧化物半导体晶体管，其源极接地，漏极则控制该半导体晶体管导通与否；
至少一浅掺杂电阻，一端连接所对应该半导体晶体管的漏极，另一端则分别与该焊垫、半导体器件连接，用以于上述静电电压自该焊垫输入时，在该电阻处产生压降；及
一寄生双极型晶体管，其基极、发射极接地，集电极分别与该焊垫、电阻、及半导体器件连接，用以传导因该静电放电产生的电流。
本发明的技术方案进一步在于一种半导体器件之静电保护电路，系与一焊垫连接，其特在于包括：
至少一金属氧化物半导体晶体管，其源极接地，栅极则控制该半导体晶体管导通与否；
至少一阱电阻，一端连接所对应该半导体晶体管的漏极，另一端则分别与该焊垫、半导体器件连接，用以于上述静电电压自该焊垫输入时，在该电阻处产生压降；及
一寄生双极型晶体管，其基极、发射极接地，集电极分别与该焊垫、浅掺杂电阻、及半导体器件连接，用以传导因该静电放电产生的电流。
本发明与已有技术相比优点和积极效果非常明显，由上述技术方案可知，本发明的优点在于：
1、由于使用N阱电阻或浅掺杂的N-扩散电阻21，故可以一较低的触发电压，来提供寄生的二极管40及NPN双极型晶体管39的电流路径。
2、不需要额外的静电保护电路，例如非浅掺杂极型NMOS保护装置。
3、可用于所有浅掺杂漏极工艺，例如具N阱、双阱等半导体结构。
4、具有高抗静电放电性能。
5、仅须增加较常规结构为小的布局面积，故具有较紧密的结构。
6、比常使用高浓度N型离子作抗ESD注入程序，要省一道掩膜，降低生产成本。
其中，由于目前集成电路的尺寸已发展到深度次微米的境界，为了配合次微米的设计准则，以符合高集成度的市场需求，(例如在4M DRAM以上之结构)，上述效果实更加明显。
下面，参照附图通过最佳实施例对本发明进行详细说明。附图中：
图1为常规具有静电保护装置的输出电路示意图；
图2为常规另一静电保护装置之半导体结构顶视图；
图3系显示一依据本发明的实施例中，具有抗静电放电能力的输入、输出电路；
图4系显示一依据图3的实施例，将拉升晶体管以PMOS取代之具有抗静电放电能力的输出电路；
图5系显示一依据图3输出电路的半导体结构的部分剖面；
图6系显示一依据图5半导体结构的顶视图；
图7A系显示一在图5的半导体结构中，内建二极管之等效电路图；
图7B系显示一在图5的半导体结构中，内建寄生双极型晶体管之等效电路图；及
图8系显示一依据图3输出电路14之另一种半导体结构。
请参阅图3，其显示一依据本发明之较佳实施例，该例中，具有半导体器件的输入电路15、输出电路14，及内建之静电保护电路。而在电路结构中，则包括一电源电压或漏极电压VDD，一接地电压或源极电压VSS，及一与上述输入、输出电路14、15连接之输出入垫12(I/O Pad；以下简称Pad)，由于该Pad12通常与集成电路晶片之外部电路互相连接，因此当一超额电压出现在Pad12上时(如静电放电)，便须有一导通的保护电路存在，用以藉此保护经输入垫的缓冲电路，及经输出垫之驱动电路，以下即予以分别叙述之。
依据图3，该输出电路14包括多个浅掺杂漏极型n沟道金属氧化物半导体(NMOS)晶体管，例如两个并联之拉降晶体管20，其分别在线路13与接地电压VSS间连接一漏极电阻21，该电阻21则系藉一浅掺杂(LDD)步骤，形成一N-扩散电阻，或藉N阱工艺形成N阱电阻，如下文图5、图8所述。晶体管20的栅极23可设定一双态电压，用以表示逻辑1或0电位，当输入一高阶电压予栅极23时(通常表示逻辑1)，其可导通电晶体20，进而构成一源一漏极电流路径，并藉此拉降线路13及Pad12之电位。
该输出电路14另包括一拉升晶体管25，其工作原理如同上述之拉降晶体管20，其可依据栅极输入之逻辑状态来拉升线路13及Pad12之电位。如图所示，该晶体管25为一NMOS晶体管，且系藉一高阶电压输入栅极26而导通，由于拉升晶体管25与上述拉降晶体管20串联，因此，晶体管20、25栅极23、26，其输入信号之状态系呈反相，以便晶体管20不导通时，晶体管25能拉升线路13之电位，反之，则在晶体管25不导通时，由晶体管20拉降线路13之电位，其中，上述晶体管20、25之栅极输入信号来自内部电路16。
一种与上述对应之电路系如图4所示，其中，拉升晶体管25，与拉降晶体管20为相反之沟道型态，如拉升晶体管25，采用P沟道金属氧化物半导体(PMOS)。
此外，该输出电路14另包含一内建之寄生NPN双极晶体管39，由于在工艺中使用一浅掺杂之N-扩散电阻21，因而在拉升与拉降晶体管20、25之输出，即线路13处会产生寄生的双极型晶体管39，如稍后第5图所示，其中，发射极E与基极B接地，故在输出电路14正常运作时，该晶体管39不导通，但当有静电放电(ESD)电压出现在Pad12时，则会驱使该双极型晶体管39导通。至于晶体管39的集成极c的位置，则如图3所示，介于该输出与Pad12之间，当该ESD电压出现在Pad12，晶体管39导通并传导ESD电流。
请参阅图3之输入电路15部分，该输入电路15具有保护装置，包括一电阻36及一晶体管37。电阻36系藉一高浓度N型离子扩散而成，其在Pad12与输入电路15之栅极输入17之间，形成一长条之N+扩散电阻，此外，在该扩散电阻与输入电路15之栅极输入17之间，另连接一保护晶体管37。由于N+扩散电阻37可结合ESD电流而产生一压降，故能藉该压降帮助连接之输入电路15来抗静电放电ESD电压。
保护晶体管37之结构则为，栅极G与源极S接地，故其仅在ESD电压出现在Pad12时导通，且该晶体管37采用非浅掺杂漏极结构(non-LDD structure)，其可比浅掺杂漏极结构(LDD structure)具有较低之返回电压，且容易因出现在Pad12之ESD电压而导通，以保护输入电路15及内部电路16，使避免静电放电的损伤。输出电路之静电保护结构图5、图6。
请参阅图5，其显示一依据图3包含内建静电保护电路之输出电路14中，其半导体结构之部分剖面。该图中，与图3标示相同符号者，系对应相同之元件，如以下之说明，而图6则显示该结构之顶视图。
本实施例的静电保护电路，系建构在一衬底上，例如一P型硅衬底41，其中，亦可采用对应之N型硅衬底。而Pad12则分别连接拉升晶体管25之源极侧及拉降晶体管20之漏极侧的N+焊垫扩散区42，藉此，该N+扩散区42与下方之衬底41将形成一等效二极管40，如图7A所示，该二极管40具有限电位的效果，当负静电放电电压出现在Pad12，其可顺向导通并提供一低阻抗路径，而在正常电压的状态下，二极管40反偏，故不影响输出电路15的性能。
具保护作用的拉降晶体管20，可并联多个，例如本实施例采用两个在Pad12及焊垫扩散区42两侧呈对称结构之晶体管20，藉此可增加静电保护电路的电流导通路径，以传导ESD电流。
晶体管20、25皆属浅掺杂漏极(LDD)晶体管，故适用同一工艺，晶体管20具有一漏极扩散区44、一源极扩散区45、一沟道46，以及自该源/漏极向沟道延伸之浅掺杂源/漏极区47、48，而由栅极氧化层与多晶硅层构成之栅极23，则用来控制上述晶体管之导通与否。
此外，N-扩散电阻21系形成于焊垫扩散区42与N+扩散区44之间，而该扩散电阻21则系使用与浅掺杂源/漏极47、48相同之制形成，因此均具较浅之深度。由于上述结构可在一既定阻值之下，设定长度甚短之电阻21，且藉此使该静电保护电路具有更紧密之结构，若以此常规技术比较，本实施例之N-扩散电阻不需要增加布局面积，但却能提供高位准之ESD压降。
晶体管20之结构中，另具有内建之寄生双极型晶体管39，如图7B之等效电路所示，其中，源极N+扩散区45形成发射极E，N+焊垫扩散区42形成集电极C，而P型硅衬底41则形成基极B，其中，由于源极N+扩散区45及41皆为源极接地VSS，故构成图3发射极E与基极B接地之双极型晶体管39。
基于该发射、基极接地之双极型晶体管结构，当静电放电之ESD电压出现在Pad12时，该电压将触发晶体管39以进入返回区，并藉此传导ESD电流，且由于横跨浅掺杂之N-扩散电阻21之电压降，使焊垫扩散区42之电压大于漏极扩散区44之电压，因此，该焊垫扩散区42比漏极扩散区44更易产生崩溃，且更适合作为双极型晶体管39之集电极C。
综上所述，本发明使用浅掺杂之N-扩散电阻21，使该寄生之双极型晶体管更易导通，且在该晶体管39因静电放电之ESD电压而导通时，能传导更多之ESD电流。
此外，依据本发明之另一实施例，如图8所示，该半导体器件的静电保护电路大致与图5之实施例相同，其特征则在于以N阱工艺产生等效之N阱电阻，其功能则与前述类似，但其可和浅掺杂之N-扩散电阻21并联使用，以降低该输出电路14之串联电阻值。
虽然本发明已以一最佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明之精神和范围内，当可作些许之更动与润饰，因此本发明之保护范围当视后附之权利要求所限定的范围为准。
Claims (14)
1、一种半导体器件的静电保护结构，系与一焊垫连接，其特征在于包括：
一衬底，
至少一个金属氧化物半导体晶体管，形成于该衬底，该半导体晶体管具有源/漏极扩散区、一在该源/漏极扩散区间的沟道区、及自该源/漏极扩散区向沟道区延伸的浅掺杂源/漏极，
一焊垫扩散区，形成于上述半导体晶体管的漏极扩散区侧，用以与该焊垫及半导体器件连接，及
一浅掺杂电阻，形成于该焊垫扩散区与漏极扩散区之间，用以使上述静电电压自该焊垫输入时，在该电阻处产生压降。
2、如权利要求1所述的结构，其特征在于，该焊垫为一输入/输出垫。
3、如权利要求1所述的结构，其特征在于，该衬底为一P型硅衬底。
4、如权利要求3所述的结构，其特征在于，该电阻为一浅掺杂N型离子扩散区。
5、一种半导体器件的静电保护结构，系与一焊垫连接，其特征在于包括：
一衬底，
至少一金属氧化物半导体晶体管，形成于该衬底，该半导体晶体管具有源/漏极扩散区、一在该源/漏极扩散区间之沟道区、及自该源/漏极扩散区向沟道区延伸之浅掺杂源/漏极，
一焊垫扩散区，形成于上述半导体晶体管的漏极扩散区侧，用以与该焊垫及半导体器件连接，及
一阱电阻，形成于该焊垫扩散区与漏极扩散区之间，用以使上述静电电压自该焊垫输入时，在该电阻处产生压降。
6、如权利要求5所述的结构，其特征在于，该焊垫为一输入/输出垫。
7、如权利要求5所述的结构，其特征在于，该衬底为一P型硅衬底。
8、如权利要求7所述的结构，其特征在于，该电阻为一N阱电阻。
9、一种半导体器件的静电保护电路，系与一焊垫连接，其特在于包括：
至少一金属氧化物半导体晶体管，其源极接地，栅极则控制该半导体晶体管导通与否，
至少一浅掺杂电阻，一端连接所对应该半导体晶体管的漏极，另一端则分别与该焊垫、半导体器件连接，用以于上述静电电压自该焊垫输入时，在该电阻处产生压降，及
一寄生双极型晶体管，其基极、发射极接地，集电极分别与该焊垫、浅掺杂电阻、及半导体器件连接，用以传导因该静电放电产生之电流。
10、如权利要求9所述的电路，其特征在于，该半导体器件为一拉升晶体管。
11、如权利要求10所述的电路，其特征在于，该金属氧化物半导体晶体管为一拉降晶体管。
12、一种半导体器件的静电保护电路，系与一焊垫连接，其特在于包括：
至少一金属氧化物半导体晶体管，其源极接地，栅极则控制该电晶体导通与否，
至少一阱电阻，一端连接所对应该晶体管之漏极，另一端则分别与该焊垫、半导体器件连接，用以于上述静电电压自该焊垫输入时，在该电阻处产生压降；及
一寄生双极型晶体管，其基极、发射极接地，集电极分别与该焊垫、浅掺杂电阻、及半导体器件连接，用以传导因该静电放电产生的电流。
13、如权利要求12所述的电路，其特征在于，该半导体器件为一拉升晶体管。
14、如权利要求13所述的电路，其特征在于，该金属氧化物半导体晶体管为一拉降晶体管。
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Legal Events
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| CX01 | Expiry of patent term |