CN100461576C - 静电放电防护电路及其布局 - Google Patents

Abstract

本发明提供一种静电放电防护电路及其布局，该静电放电防护电路，包括有硅控整流器及金属氧化物半导体晶体管。硅控整流器耦接在电路接合垫及地线之间，以在静电放电发生时，避免电路接合垫流入的静电放电电流流入一个核心电路。金属氧化物半导体晶体管具有与硅控整流器共用的源极，并耦接于电路接合垫及地线之间，以在静电放电发生时，降低硅控整流器的触发电压。硅控整流器具有第一二极管，并与第二二极管反向串联，且第一、二二极管耦接于电路接合垫与金属氧化物半导体晶体管的源极之间，以执行双极晶体管的功能。在静电放电防护电路的布局中，用以放置第一、二二极管的第一区域位于至少两个分开且用来放置金属氧化物半导体晶体管的第二区域之间。

Description

静电放电防护电路及其布局

技术领域

本发明是有关于集成电路设计，尤其是指一种静电放电(electrostatic discharge，ESD)防护电路，在上述静电放电防护电路的布局中，具有可选择性排列的多个晶体管区域以调整静电放电防护电路的寄生电容。

背景技术

在集成电路(integrated circuit，IC)设计中，金属氧化物半导体(metal-oxide-semiconductor，MOS)晶体管的栅极氧化层极容易因受到高压而损坏。一般常用的集成电路供应电压为5.0伏特、3.3伏特或以下，而普通的静电放电电压就高达数千、甚至数万伏特。即使静电引起的电流不大，但如此高的静电电压具有足以毁坏晶体管的能力。因此，如何在静电电荷累积成具破坏力的高电压前将静电电荷放电，成为电路设计者所关心的课题。

静电放电防护电路通常设计在焊垫(bond pad)上。焊垫为集成电路与外部电路、供应电压、地线、输入信号等的相接处。增设的静电放电防护电路必须不影响原有电路的运作，也就是说，静电放电防护电路阻挡了电流经由其本身流至接地点、其他电路或接合垫，因此其与正常操作的IC核心电路隔离。对一个操作中的集成电路来说，供应电压耦接到VCC接合垫、地线耦接到VSS接合垫、输入信号耦接到一个或多个输入接合垫、由核心电路产生的输出信号耦接到其他接合垫。对一个独立的、未与任何其他电路耦接的集成电路来说，所有的接合垫都视为浮接，或位于一个未知的电位。

静电放电可能发生在任何接合垫上。举例来说，若有人接触到集成电路的接合垫，则被接触到的接合垫即接收到人体带的静电。此静电与在干燥天气下走过地毯，再接触接地的金属物品所放出的静电是相同的。对一个未与任何其他电路耦接的集成电路来说，静电放电就像施加一个电源在一个到多个接合垫上，而其他的接合垫则保持浮接或是接地。由于其他接合垫仍保持接地，所以当静电发生在任一的接合垫上时，静电放电防护电路的动作与IC于正常操作模式下的操作不同。当静电发生时，静电放电防护电路会迅速的导通，使得静电电荷可以被导入地线，也使核心电路免于被静电电荷破坏。

因此，一个静电放电防护电路具有两种状态：一种是正常操作模式，一种是静电防护模式。当集成电路操作于正常操作模式时，静电放电防护电路阻挡了电流流经其本身，因此对集成电路来说有如不存在一般，避免影响核心电路的运作，而在静电防护模式下时，静电放电防护电路就将静电放电电流引入地线，以免核心电路遭到破坏。

已知的四层PNPN装置，或称硅控整流器(silicon controlledrectifier，SCR)，为静电放电防护电路中最有效的静电放电防护元件之一。一个硅控整流器有两种操作模式：一种是栓锁(latch-up)模式，一种是阻隔(blocking)模式。在阻隔模式中，硅控整流器阻挡电流流入其中，使得静电放电防护电路的存在不影响核心电路的运作。当有一个足够大的再生电流(regenerationcurrent)流入硅控整流器时，硅控整流器就操作在栓锁模式。这使得一个大电流流经硅控整流器，使得静电放电电流流入时集成电路时，通过硅控整流器引开，以避免核心电路遭到破坏。

增加N型金属氧化物半导体(NMOS)晶体管的数目可以降低栓锁模式中硅控整流器的触发电压。然而，NMOS晶体管的尺寸必须经过精密计算。若NMOS晶体管的尺寸够大，就容易触发硅控整流器，但是若NMOS晶体管的尺寸太小，则无法降低硅控整流器的触发电压。由于越大的NMOS晶体管具有较大的寄生电容，因此，寄生电容越大，则越容易触发硅控整流器。

发明内容

本发明的目的为提供一个由硅控整流器构成的静电放电防护电路，通过调整寄生电容值来降低硅控整流器的触发电压，以及早启动静电放电防护功能。

本发明提出一种可调整寄生电容的静电放电防护电路。所述静电放电防护电路包括有一个硅控整流器及多个金属氧化物半导体晶体管。硅控整流器耦接在电路接合垫及地线之间，用以在静电放电发生时，避免电路接合垫流入的静电放电电流流入一个核心电路。金属氧化物半导体晶体管具有与硅控整流器共用的源极，耦接于电路接合垫及地线之间，用以在静电放电发生时，降低硅控整流器的触发电压。硅控整流器具有一个第一二极管，其与一个第二二极管反向串联，且上述第一、第二二极管耦接于上述电路接合垫与上述金属氧化物半导体晶体管的源极之间，以执行双极晶体管的功能，在上述静电放电防护电路的布局中，用以放置第一及第二二极管的第一区域位于至少两个分开且用来放置金属氧化物半导体晶体管的第二区域之间。而上述第二区域是用以放置上述金属氧化物半导体晶体管。

本发明所述的静电放电防护电路，上述第二区域的面积大致相同。

本发明所述的静电放电防护电路，上述每一个第二区域具有一个宽度，介于2到480微米之间。

本发明所述的静电放电防护电路，上述每一个第二区域包括多个晶体管，且上述每一个第二区域的上述多个晶体管等效于上述金属氧化物半导体晶体管其中之一。

本发明所述的静电放电防护电路，上述第一二极管是由一个P型掺杂区和一个N型阱组成，且上述P型掺杂区是位于上述N型阱内。

本发明所述的静电放电防护电路，上述第二二极管是由上述N型阱及一个P型基底组成，且上述N型阱位于上述P型基底内。

本发明所述的静电放电防护电路，更包括一个第三二极管，耦接于上述电路接合垫及上述地线间，其中上述静电放电防护电路的布局具有一个第三区域，位于上述第一区域的末端，用以放置上述第三二极管。

本发明所述的静电放电防护电路，更包括耦接于一个正电压的一个第一防护环，及与上述地线耦接的一个第二防护环，上述第一防护环用以包围上述第一区域及上述第二区域，并且上述第二防护环也用以包围上述第一区域及上述第二区域。

本发明还提供一种静电放电防护电路的布局，所述静电放电防护电路具有一个硅控整流器及多个金属氧化物半导体晶体管，上述硅控整流器用以在静电发生时，避免一个静电放电电流流入一个核心电路，上述金属氧化物半导体晶体管用以在静电发生时，降低上述硅控整流器的触发电压，上述静电放电防护电路的布局包括：一个硅控整流器二极管区，用以放置一个第一及一个第二二极管，上述第一二极管与上述第二二极管是反向串接，用以构成一个双极晶体管，且上述第一、第二二极管为上述硅控整流器的部分元件；至少两个金属氧化物半导体晶体管区，分别放置于上述硅控整流器二极管区的两端，每个金属氧化物半导体晶体管区具有多个晶体管，且每个金属氧化物半导体晶体管区的上述多个晶体管等效于上述金属氧化物半导体晶体管其中之一；其中上述金属氧化物半导体晶体管区的宽度大致相同，约介于2到480微米间；其中上述静电放电防护电路的寄生电容值是与上述金属氧化物半导体晶体管区的尺寸或数目有关。

本发明还提供一种静电放电防护电路的布局，上述硅控整流器的触发电压随着上述金属氧化物半导体晶体管区的数目下降而下降。

本发明还提供一种静电放电防护电路的布局，更包括至少一个附加二极管区，位于上述硅控整流器二极管区的末端，用以放置一个第三二极管。

本发明还提供一种静电放电防护电路的布局，更包括一个第一防护电路区，该第一防护电路区耦接至一个正电压，环绕上述硅控整流器二极管区及上述金属氧化物半导体晶体管区。

本发明还提供一种静电放电防护电路的布局，更包括一个第二防护电路区，该第二防护电路区耦接至一个地线，环绕上述硅控整流器二极管区及上述金属氧化物半导体晶体管区。

本发明所述静电放电防护电路及其布局，通过以多个、较小的晶体管面积，来降低寄生电容值以及触发电压，可以有效降低启动硅控整流器所需的启动电压(流)，也使静电放电防护电路可以及早开启，使核心电路免于静电破坏。

附图说明

图1A显示依据本发明的实施例的静电放电防护电路的剖面图；

图1B显示依据本发明的实施例的静电放电防护电路图；

图1C显示依据本发明的实施例的静电放电防护电路的布局图；

图2显示依据本发明的实施例布局的部分放大图。

具体实施方式

为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。

图1A、图1B分别显示依据本发明实施例所述的静电放电防护电路的剖面图100及电路图102。该静电放电防护电路包括一栅极接地的NMOS晶体管106、一低电容的硅控整流器，其中上述硅控整流器包括一第一二极管108及一第二二极管109，且硅控整流器与NMOS晶体管106共用一个源极114。

参考图1A、图1B。在电路图102中，NMOS晶体管106具有耦接至电路接合垫112的漏极110，源极114及耦接至地线或VSS的栅极116。电路接合垫112更耦接至一核心电路(未绘出)，而静电放电防护电路是用来避免核心电路遭到静电放电破坏。第一二极管108与第二二极管109串联，且第一二极管108与第二二极管109为反向电性连接。在图1A中的剖面图100可看出，第一二极管108的一端耦接到电路接合垫112，第二二极管109的一端耦接到地线。第一二极管108是由P型接触窗(contact)128及P型接触窗128所位于的N型阱(N-well)132所构成。第二二极管109是由N型阱132及N型阱132所位于的P型基底(substrate)所构成。硅控整流器的一部分就是由第一和第二二极管108、109构成的双极晶体管(bipolar transistor)136组成。一第三二极管118和一第四二极管120分别耦接于电路接合垫112和地线之间、VDD和地线之间，用以使静电放电防护电路达到更佳的效能。

剖面图100中显示等效寄生硅控整流器与NMOS晶体管、接合垫的连接关系。NMOS晶体管106的漏极110和源极114由N型高掺杂(N+doped)浓度区域组成。源极114同时也是横向(lateral)寄生双极晶体管122的射极。栅极116、源极114和P型接触窗126都耦接到VSS，而漏极110、P型接触窗128和N型接触窗130都耦接到电路接合垫112。此外，N型接触窗124耦接到操作电压VDD。P型接触窗128形成于N型阱132之内。在P型基底和漏极110接面形成的PN结构成第三二极管118，而P型基底和N型接触窗124的接面构成第四二极管120。N型阱132内有一等效N型阱电阻134。位于N型阱132内的横向寄生PNP型双极晶体管136亦构成硅控整流器的一部分。当横向寄生PNP型双极晶体管136的射极耦接到P型接触窗128，基极耦接到N型接触窗130，而集极耦接到横向寄生N型双极晶体管122。横向寄生P型双极晶体管136的集极亦透过一基底电阻138及第四二极管120耦接到N型接触窗124。横向寄生PNP型双极晶体管136和横向寄生N型双极晶体管122构成了一硅控整流器。硅控整流器耦接到NMOS晶体管106的源极114。

图1A、图1B所显示的静电放电防护电路有两种工作模式，一种为正常操作模式，一种为静电放电模式。在正常操作模式下，VDD和VSS会耦接于供应电压，使得晶片得以运作，而电路接合垫112的电压则于VDD和VSS之间变化。由于NMOS晶体管106的栅极接地，使得NMOS晶体管106处于关闭状态(cut-off)。N型阱电阻134和基底电阻138使双极晶体管在正常操作模式下保持关闭状态，使电路接合垫112的电压可以不受静电放电防护电路影响。当操作在静电模式下时，自电路接合垫112进入的电压会远远大于VDD和VSS的电压，此时NMOS晶体管106让硅控整流电路启动。在静电放电防护电路中，搭配良好设计的NMOS晶体管，硅控整流器会先工作于栓锁(latch-up)状态下，如此可以将避免静电放电电流流至核心电路。

为了要更有效的保护核心电路，硅控整流器的触发电压越低越能及早防止静电放电电流流入核心电路。如上所述，静电放电防护电路中越高的寄生电容会使硅控整流器的触发电压越高。使寄生电容增加的主因之一为N型阱132和P型基底的PN结。此接面的面积与NMOS晶体管106的尺寸有关，也就是说，NMOS晶体管106的尺寸越小，PN结的面积就越小，进而降低寄生电容值。

一般来说，如图1A、图1B所示的静电放电防护电路的布局都免不了要设计小尺寸的NMOS晶体管。在传统的布局中，NMOS晶体管放置的地方与第一二极管108和第二二极管109是分开来的，再由一长导线耦接NMOS晶体管和二极管区。若此长导线的等效电阻非均匀分布，则流经此长导线的电流会因位置不同而改变。如此可能会导致硅控整流器在栓锁前导通NMOS晶体管。故提高传统NMOS晶体管的体积以避免电流不均匀的问题。然而，如此一来又使寄生电容变大，进而提高硅控整流器的触发电压。

图1C显示依据本发明实施例所述的静电放电防护电路的布局图142。布局图142显示静电放电防护电路的元件的设置位置。举例来说，图1A中的NMOS晶体管106设置在晶体管区144处。狭长型的SCR二极管区146约置于两个晶体管区144之间，SCR二极管区146内放置第一和第二二极管108、109。附加二极管区148位于SCR二极管区146的末端，第三二极管118是设置于附加二极管区148内。一防护环(guard ring)150以及一电子搜集防护环(electron collecting guard ring)152包围整个布局。防护环150耦接到基底，用以偏压防护环150对N型阱的接面。电子搜集防护环152耦接到供应电压VCC用以扩大空乏区，提高搜集的效率。

每一个晶体管区144包含有多个晶体管，其作用如图1B中的NMOS晶体管106。晶体管区144的大小大致相同，使得每一个晶体管区可等效于一个NMOS晶体管106。这些晶体管区144可以排的较靠近SCR二极管146区，以缩短耦接此二区的导线长度，同时也克服了已知布局的电流不平均的问题。也因此，可以通过增加NMOS晶体管106的数目，以减小NMOS晶体管106的尺寸，进而减小寄生电容和硅控整流器的触发电压。另一方面，晶体管区144的数量增加的话，则可增加寄生电容和硅控整流器的触发电压。由于NMOS晶体管的实际尺寸直接的影响到寄生电容值，因此必须透过仔细计算来决定NMOS晶体管的大小。在本发明的实施例中，放置有数个晶体管的晶体管区144的宽度为2到480微米(μm)，其中每一个晶体管的宽度为2到80微米。

在本发明的另一实施例中，布局图142的面积为49微米乘以22微米。每一个晶体管区144包括有8个分开的晶体管，每一个晶体管的宽度为1.5微米，长度为0.22微米。因此，每一晶体管区144的面积为1.5×0.22×8平方微米。在布局图142中共有15个晶体管区144，故一共有120个晶体管，晶体管区面积共占1.5×0.22×120平方微米。每两个SCR二极管区146为一区段(sector)形成在晶体管区144之间，共有五个区段，占1.3×5平方微米的面积。SCR二极管区146内放置的为PN结二极管108和NP结二极管109，而附加二极管区148(2×12平方微米)等效于图1A中的PN结二极管118。

图2显示一更详细的布局图154，可以更进一步看出图1C所示的硅控整流器，包括有2个晶体管区144、一个SCR二极管区146。布局图154显示NMOS晶体管如何与硅控整流器整合在一起。区域156和158代表图1C中的两个晶体管区144，而区段160代表1C图中一个SCR二极管区区段146。每一块区域156和158都包含有8个为一组的NMOS晶体管。NMOS晶体管的源极/漏极的标号为164，栅极的标号为162。在区域156、158的每一个晶体管的宽度为1.5微米，长度为0.22微米。布局图154中共有16个晶体管，所占面积为1.5×0.22×16平方微米。区段160的尺寸为1.3×5平方微米，并包括一PN结二极管D1，以构成硅控整流器。

表1列举出依据本发明的实施例中，触发电压与尺寸大小的关系。

表1

 

		NMOS(3×36μm)	NMOS(4×36μm)	NMOS(5×36μm)
					(+)vs.VSS	HBM	3.25KV	4.5KV	5.75KV
	IT2	1.93A	2.53A	3.14A
					(+)vs.VDD	HBM	5.5KV	7KV	7.75KV
	IT2	2.8A	3.68A	4.55A

上述的结果是根据人体模型(human body model，HMB)对不同尺寸的NMOS晶体管的静电放电效应测试。静电放电测试是对不同大小的NMOS晶体管的静电放电防护电路测试其对正/负电压的反应。共测试了三种不同的静电放电防护晶体管，分别为108微米、144微米以及180微米。表1的数字代表可以驱动该电路的最高的电压和漏极电流。表1亦显示出越小的NMOS晶体管越可以降低触发电压。

本发明通过以多个、较小的晶体管面积，来降低寄生电容值以及触发电压，可以有效降低启动硅控整流器所需的启动电压(流)，也使静电放电防护电路可以及早开启，使核心电路免于静电破坏。低寄生电容使静电放电防护电路适用于高频方面的应用，如射频方面的应用。本发明所提出的硅控整流器有效降低高频应用中的寄生电容值。

虽然本发明已通过较佳实施例说明如上，但该较佳实施例并非用以限定本发明。本领域的技术人员，在不脱离本发明的精神和范围内，应有能力对该较佳实施例做出各种更改和补充，因此本发明的保护范围以权利要求书的范围为准。

附图中符号的简单说明如下：

106：NMOS晶体管

108：第一二极管

109：第二二极管

110：漏极

112：电路接合垫

114：源极

116：栅极

118：第三二极管

120：第四二极管

122：寄生双极晶体管

126、128：P型接触窗

124、130：N型接触窗

132：N型阱

134：N型阱电阻

136：双极晶体管

138：基底电阻

144、146：SCR二极管区

148：附加二极管区

150：防护环

152：电子搜集防护环

156、158：晶体管区

160：二极管区区段

164：源极/漏极

162：栅极

VDD：操作电压

VSS：地线

Claims (13)

1.一种静电放电防护电路，其特征在于，所述静电放电防护电路包括：

一个硅控整流器，耦接于一个电路接合垫及一个地线之间，上述硅控整流器用以在静电放电发生时，避免上述电路接合垫流入的静电放电电流流入一个核心电路；以及

多个金属氧化物半导体晶体管，具有耦接至上述硅控整流器的一个源极，上述金属氧化物半导体晶体管耦接于上述电路接合垫及上述地线之间，用以在静电发生时，降低上述硅控整流器的触发电压；

其中上述硅控整流器具有反向串联的一个第一二极管与一个第二二极管，且上述串接的第一、第二二极管耦接于上述电路接合垫与上述金属氧化物半导体晶体管的源极之间，以执行一个双极晶体管的功能；

其中在上述静电放电防护电路的布局中，用以放置上述第一及第二二极管的第一区域位于至少两个分开的第二区域之间，而上述第二区域是用以放置上述金属氧化物半导体晶体管。

2.根据权利要求1所述的静电放电防护电路，其特征在于，上述第二区域的面积相同。

3.根据权利要求2所述的静电放电防护电路，其特征在于，上述每一个第二区域具有一个宽度，介于2到480微米之间。

4.根据权利要求1所述的静电放电防护电路，其特征在于，上述每一个第二区域包括多个晶体管，且上述每一个第二区域的上述多个晶体管等效于上述金属氧化物半导体晶体管其中之一。

5.根据权利要求1所述的静电放电防护电路，其特征在于，上述第一二极管是由一个P型掺杂区和一个N型阱组成，且上述P型掺杂区是位于上述N型阱内。

6.根据权利要求5所述的静电放电防护电路，其特征在于，上述第二二极管是由上述N型阱及一个P型基底组成，且上述N型阱位于上述P型基底内。

7.根据权利要求5所述的静电放电防护电路，其特征在于，更包括一个第三二极管，耦接于上述电路接合垫及上述地线间，其中上述静电放电防护电路的布局具有一个第三区域，位于上述第一区域的末端，用以放置上述第三二极管。

8.根据权利要求1所述的静电放电防护电路，其特征在于，更包括耦接于一个正电压的一个第一防护环，及与上述地线耦接的一个第二防护环，上述第一防护环用以包围上述第一区域及上述第二区域，并且上述第二防护环也用以包围上述第一区域及上述第二区域。

9.一种静电放电防护电路的布局，其特征在于，所述静电放电防护电路具有一个硅控整流器及多个金属氧化物半导体晶体管，上述硅控整流器用以在静电发生时，避免一个静电放电电流流入一个核心电路，上述金属氧化物半导体晶体管用以在静电发生时，降低上述硅控整流器的触发电压，上述静电放电防护电路的布局包括：

一个硅控整流器二极管区，用以放置一个第一及一个第二二极管，上述第一二极管与上述第二二极管是反向串接，用以构成一个双极晶体管，且上述第一、第二二极管为上述硅控整流器的部分元件；

至少两个金属氧化物半导体晶体管区，分别放置于上述硅控整流器二极管区的两端，每个金属氧化物半导体晶体管区具有多个晶体管，且每个金属氧化物半导体晶体管区的上述多个晶体管等效于上述金属氧化物半导体晶体管其中之一；

其中上述金属氧化物半导体晶体管区的宽度相同，介于2到480微米间；

其中上述静电放电防护电路的寄生电容值是与上述金属氧化物半导体晶体管区的尺寸或数目有关。

10.根据权利要求9所述的静电放电防护电路的布局，其特征在于，上述硅控整流器的触发电压随着上述金属氧化物半导体晶体管区的数目下降而下降。

11.根据权利要求9所述的静电放电防护电路的布局，其特征在于，更包括至少一个附加二极管区，位于上述硅控整流器二极管区的末端，用以放置一个第三二极管。

12.根据权利要求9所述的静电放电防护电路的布局，其特征在于，更包括一个第一防护电路区，该第一防护电路区耦接至一个正电压，环绕上述硅控整流器二极管区及上述金属氧化物半导体晶体管区。

13.根据权利要求9所述的静电放电防护电路的布局，其特征在于，更包括一个第二防护电路区，该第二防护电路区耦接至一个地线，环绕上述硅控整流器二极管区及上述金属氧化物半导体晶体管区。

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