CN112997241B - 阵列基板以及显示面板 - Google Patents
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Abstract
一种阵列基板以及显示面板。该阵列基板包括：衬底基板，包括显示区和周边区；多个子像素，位于显示区；多条数据线，位于显示区；多条第一电源线，位于显示区；多条数据线引线，位于周边区；多个选择开关，位于周边区；多条数据信号输入线，位于周边区；第一电源总线，位于周边区；多个连接部，分别电连接第一电源总线和多条第一电源线，多个连接部包括多个第一连接部和位于多个第一连接部两侧的多个第二连接部。上述电路设置有利于阵列基板边角区域的电路排布，实现窄边框设计。
Description
技术领域
本公开的实施例涉及一种阵列基板以及显示面板。
背景技术
OLED(Organic Light Emitting Diode，有机发光二极管)显示面板具有自发光、对比度高、清晰度高、视角宽、功耗低、响应速度快以及制造成本低等优势，成为新一代显示装置的重点发展方向之一，因此受到越来越多的关注。
对于OLED显示面板来说，屏占比是重要的考量因素之一，屏占比高，意味着在相同尺寸的显示面板中有效的显示面积更大，从而可以具有更优质的视觉体验。
发明内容
本公开至少一实施例提供一种阵列基板，该阵列基板包括：
衬底基板，所述衬底基板包括显示区和至少位于所述显示区一侧的周边区；
多个子像素，位于所述显示区；
多条数据线，位于所述显示区，被配置为为所述多个子像素提供数据信号；
多条第一电源线，位于所述显示区，被配置为为所述多个子像素提供电源信号；
多条数据线引线，位于所述周边区且分别与所述多条数据线电连接；
多个选择开关，位于所述周边区且间隔排列，所述多个选择开关位于所述多条数据线引线的远离所述显示区的一侧，所述多个选择开关中的至少一个电连接所述多条数据线引线中的至少两条数据线引线；
多条数据信号输入线，位于所述周边区且位于所述多个选择开关的远离所述显示区的一侧，所述多个选择开关中的至少一个电连接所述多条数据信号输入线中的一条；
第一电源总线，位于所述周边区，且位于所述多个选择开关的远离所述显示区的一侧；
多个连接部，分别连接所述第一电源总线和所述多条第一电源线，所述多个连接部沿着所述多个选择开关之间的区域延伸，所述多个连接部包括多个第一连接部和位于所述多个第一连接部两侧的多个第二连接部。
例如，本公开至少一实施例提供的阵列基板中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一连接部的宽度大于所述第二连接部的宽度。
例如，本公开至少一实施例提供的阵列基板中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述多个选择开关和所述多个连接部间隔排布，相邻的两个选择开关之间具有一个连接部，相邻的两个连接部之间具有一个选择开关。
例如，本公开至少一实施例提供的阵列基板中，以相邻的一个选择开关和一个连接部作为一个布置周期，一个所述第一连接部和相邻的一个选择开关形成的第一布置周期宽度大于一个所述第二连接部和相邻的一个选择开关形成的第二布置周期宽度。
例如，本公开至少一实施例提供的阵列基板中，所述多个选择开关包括多个第一选择开关和位于所述多个第一选择开关两侧的多个第二选择开关，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一选择开关的宽度小于所述第二选择开关的宽度。
例如，本公开至少一实施例提供的阵列基板中，所述第二连接部包括设置在不同层的至少两个子连接部。
例如，本公开至少一实施例提供的阵列基板中，所述多个子像素中的至少一个包含驱动薄膜晶体管和存储电容；所述驱动薄膜晶体管包含位于所述衬底基板上的驱动有源层，位于所述驱动有源层远离所述衬底基板一侧的驱动栅极，位于所述驱动栅极远离所述衬底基板一侧的栅绝缘层，位于所述栅绝缘层远离所述衬底基板一侧的层间介质层，以及位于所述层间介质层远离所述衬底基板一侧的驱动源极和驱动漏极；所述存储电容包括第一电容电极和第二电容电极，所述第一电容电极与所述驱动栅极位于同一层，所述第二电容电极位于所述栅绝缘层和所述层间介质层之间。
例如，本公开至少一实施例提供的阵列基板中，所述第二连接部包括设置在不同层的第一子连接部和第二子连接部，所述第一子连接部与所述驱动栅极位于同一层，所述第二子连接部与所述第二电容电极位于同一层。
例如，本公开至少一实施例提供的阵列基板中，所述多个第一连接部与所述驱动栅极位于同一层。
例如，本公开至少一实施例提供的阵列基板中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一子连接部和所述第二子连接部的宽度相同，为第一宽度，所述第一连接部的宽度为第二宽度，所述第一宽度小于所述第二宽度。
例如，本公开至少一实施例提供的阵列基板中，所述第一宽度为所述第二宽度的一半。
例如，本公开至少一实施例提供的阵列基板中，所述第一连接部包括设置在不同层的第三子连接部和第四子连接部；所述第三子连接部与所述第一子连接部位于同一层，所述第四子连接部与所述第二子连接部位于同一层。
例如，本公开至少一实施例提供的阵列基板中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一子连接部和所述第二子连接部的宽度相同，为第一宽度，所述第三子连接部和所述第四子连接部的宽度相同，为第三宽度，所述第一宽度小于或等于所述第三宽度。
例如，本公开至少一实施例提供的阵列基板中，所述第一子连接部在所述衬底基板的正投影和所述第二子连接部在所述衬底基板的正投影至少部分重叠，所述第三子连接部在所述衬底基板的正投影和所述第四子连接部在所述衬底基板的正投影至少部分重叠。
例如，本公开至少一实施例提供的阵列基板还包括位于所述多个选择开关和所述显示区之间的第二电源总线；其中，所述多个连接部中的至少一个连接部的两端分别与所述第一电源总线和所述第二电源总线电连接。
例如，本公开至少一实施例提供的阵列基板中，所述第一电源总线、所述第二电源总线和所述多连接部限定出阵列排布的多个第一开口，所述多个选择开关在所述衬底基板上的正投影分别位于所述多个第一开口在所述衬底基板上的正投影中。
例如，本公开至少一实施例提供的阵列基板中，所述第一电源总线、所述第二电源总线与所述驱动源极和所述驱动漏极位于同一层。
例如，本公开至少一实施例提供的阵列基板中，所述选择开关包括：位于所述衬底基板上的第一有源层；位于所述第一有源层远离所述衬底基板一侧的第一栅极和第二栅极，所述第一栅极和第二栅极位于同一层且不交叠；位于所述第一栅极和所述第二栅极远离所述衬底基板一侧的第一源极、第一漏极和第二漏极，所述第一源极、第一漏极和第二漏极位于同一层且不交叠，所述第一源极位于所述第一漏极和所述第二漏极之间；所述第一源极与所述多条数据信号输入线中的一条数据信号输入线电连接，所述第一漏极、所述第二漏极分别与所述多条数据线引线中的一条数据线引线电连接。
例如，本公开至少一实施例提供的阵列基板中，所述第一栅极和第二栅极与所述驱动栅极位于同一层，所述第一源极、第一漏极和第二漏极与所述驱动源极和所述驱动漏极位于同一层。
例如，本公开至少一实施例提供的阵列基板中，所述多条数据信号输入线包括第一数据信号输入线和第二数据信号输入线，所述第一数据信号输入线和所述第二数据信号输入线交替排布，且所述第一数据信号输入线和所述第二数据信号输入线位于不同层。
例如，本公开至少一实施例提供的阵列基板中，所述多条数据线引线与所述驱动栅极位于同一层。
例如，本公开至少一实施例提供的阵列基板中，所述阵列基板具有弧形边缘，所述第二连接部位于靠近所述弧形边缘的周边区域。
例如，本公开至少一实施例提供的阵列基板中，所述阵列基板的平面形状为矩形，所述矩形的四个角为弧形转角，所述第二连接部位于所述弧形转角所在的区域。
本公开至少一实施例还提供一种显示面板，该显示面板包括上述任一所述的阵列基板。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1A为一种显示面板的平面示意图；
图1B为另一种显示面板的平面示意图；
图2A为本公开至少一实施例提供的阵列基板的平面示意图；
图2B为本公开至少一实施例提供的阵列基板中电路排布周期的示意图；
图3为本公开至少一实施例提供的阵列基板的平面示意图；
图4A为图3中的阵列基板沿XX线的截面示意图；
图4B为图3中的阵列基板沿YY线的截面示意图；
图5为图3中的阵列基板沿ZZ线的截面示意图；
图6为图3中的阵列基板沿UU线的截面示意图；
图7A为图3中的阵列基板沿VV1线的截面示意图；
图7B为图3中的阵列基板沿VV2线的截面示意图；
图8A为图3中的阵列基板沿WW线的截面示意图；
图8B为图3中的阵列基板沿TT线的截面示意图；
图9A为图3中的阵列基板沿XX线的另一截面示意图；
图9B为图3中的阵列基板沿YY线的另一截面示意图；
图10为图3中的阵列基板沿UU线的另一截面示意图；
图11为图3中的阵列基板沿VV1线的另一截面示意图；
图12A为图3中的阵列基板沿WW线的另一截面示意图；
图12B为图3中的阵列基板沿TT线的另一截面示意图。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
通常来说，如图1A所示，显示面板包括显示区1和围绕显示区1的周边区2，显示区1中布置有像素阵列，周边区2中布置有电路图案。像素阵列包括多个子像素以及用于子像素的信号线，这些信号线例如包括栅线、数据线、电源线等，通常对应每行子像素设置一条栅线，对于每列子像素设置一条数据线。在周边区2设置有用于为栅线和数据线提供相应的信号的电路图案，例如为栅线提供信号的栅极驱动电路(GOA电路)等。
例如，可以在周边区的下边框3中布置电路图案。例如，可以通过对下边框3中布置的电路图案进行简化设计来实现窄边框，进而提高占屏比。
例如，可以采用多路复合技术(MUX技术)简化电路布置。多路复合技术通过将周边区的多条数据线引线(例如2条)连接一个选择开关，在不同时间段，通过选择开关将电信号传输给不同的数据线引线，并通过数据线引线传递给数据线，从而减少周边区域的一些走线数量，缩小电路所占的空间。例如，在显示面板中，可以将两条信号线共享同一个信号通道，即采用MUX1:2(即二选一选择电路)的设置方式，由此可以实现周边区中一些走线的数量变为原来的一半，进而减小走线的占用空间，最终达到缩减边框的目的。
如图1A所示，当显示面板以及显示区1的形状为规则的矩形时，像素阵列也相应地为规则矩形，在下边框3中布置的电路图案呈周期、均匀排布，分别与像素阵列的子像素列(图中的纵向)在列方向上对应，即每个电路图案的结构以及布置方式均相同，每相邻的两个电路图案的间隔也相同，每个电路图案对应于两个子像素列，且每个电路图案的宽度基本等于两个子像素列的宽度。
在一些情况下，在实现窄边框的同时，为了进一步提高显示区的显示效果以及显示面板整体的美观性，显示面板的边框以及显示区的边角由传统的方形角逐渐变成异形圆角，但是，这样的设计会对周边区的电路设置产生影响。
例如，如图1B所示，当显示面板的边框以及显示区1的边角变成异形圆角后，异形圆角位置的电路设置空间缩小，因此下边框3中电路图案的上述周期、均匀设计在异形圆角位置将无法实现。
本公开至少一实施例提供一种阵列基板和显示面板，该阵列基板中位于显示区的边角附近的电路图案的占用空间较小，从而可以满足显示区的圆角化设计，并实现窄边框。
下面，通过几个具体实施例介绍本公开实施例提供的阵列基板以及显示面板。
本公开至少一实施例提供一种阵列基板，图2A为该阵列基板的平面示意图；图3为该阵列基板中具体结构的平面示意图；图4A为图3中的阵列基板沿XX线的截面示意图；图4B为图3中的阵列基板沿YY线的截面示意图；图5为图3中的阵列基板沿ZZ线的截面示意图；图6为图3中的阵列基板沿UU线的截面示意图；图7A为图3中的阵列基板沿VV1线的截面示意图；图7B为图3中的阵列基板沿VV2线的截面示意图；图8A为图3中的阵列基板沿WW线的截面示意图；图8B为图3中的阵列基板沿TT线的截面示意图。
如图2A-图8B所示，该阵列基板包括：
衬底基板01，该衬底基板01包括显示区AA和至少位于显示区AA一侧的周边区；本实施例以周边区BB位于显示区AA的四周为例进行介绍；
多个子像素02，位于显示区AA，多个子像素02可发光，从而实现显示功能；
多条数据线03，位于显示区AA，被配置为为多个子像素02提供数据信号；
多条第一电源线04，位于显示区AA，被配置为为多个子像素02提供电源信号；
多条数据线引线05，位于周边区BB且分别与多条数据线03电连接，以用于为多条数据线03传输数据信号；
多个选择开关06，位于周边区BB且间隔排列，多个选择开关06位于多条数据线引线05的远离显示区AA的一侧，多个选择开关06中的至少一个电连接多条数据线引线05中的至少两条数据线引线05；多个选择开关06可选择性向多条数据线03传输数据信号；本实施例以每个选择开关06均连接两条数据线引线05为例进行介绍；
多条数据信号输入线07，位于所述周边区BB且位于多个选择开关06的远离显示区AA的一侧，多个选择开关06中的至少一个电连接多条数据信号输入线07中的一条；本实施例以每个选择开关06连接一条数据信号输入线07为例进行介绍；
第一电源总线08，位于周边区BB，且位于多个选择开关06的远离显示区AA的一侧，用于向子像素02供电；
多个连接部09，分别电连接第一电源总线08和多条第一电源线04，多个连接部09沿着多个选择开关06之间的区域延伸，多个连接部09包括多个第一连接部09A和位于多个第一连接部09A两侧的多个第二连接部09B。由此，第一电源总线08可以通过上述多个连接部09以及多条第一电源线04与显示区AA中的子像素02连接，以实现向子像素02供电。
例如，对应于图2A，多个第一连接部09A位于周边区BB的下边框CC的中间部分CC1，多个第二连接部09B位于周边区BB的下边框CC的边缘部分CC2。
例如，在与多个连接部09相邻的显示区AA的边缘的延伸方向上，即图中的水平方向上，多个选择开关06和多个连接部09间隔排布，相邻的两个选择开关06之间具有一个连接部09，相邻的两个连接部09之间具有一个选择开关06。
例如，以相邻的一个选择开关06和一个连接部作为一个布置周期，一个第一连接部09A和相邻的一个选择开关06形成的第一布置周期宽度大于一个第二连接部09B和相邻的一个选择开关06形成的第二布置周期宽度。
例如，参考图2B，每个矩形格代表一个连接部09和相邻的一个选择开关06的布置空间。在周边区BB下边框CC的中间部分CC1中，一个第一连接部09A和相邻的一个选择开关06形成的第一布置周期宽度为L，在周边区BB下边框CC的边缘部分CC2中，一个第二连接部09B和相邻的一个选择开关06形成的第二布置周期宽度为D，L大于D。由此，在边缘部分CC2较窄的情况下，也能排布较多的电路图案。
例如，在上述实施例中，中间部分CC1中一个第一连接部09A和相邻的一个选择开关06形成的第一布置周期宽度L等于相邻的两列子像素的宽度，如图2A所示，边缘部分CC2中的一个第二连接部09B和相邻的一个选择开关06形成的第二布置周期宽度D小于相邻的两列子像素的宽度。从而，在边缘部分CC2中，第二连接部09B和选择开关06的布置空间小于中间部分CC1中第一连接部09A和选择开关06的排布空间。
例如，在一些实施例中，可以对第一连接部09A和第二连接部09B进行不同的设计，以使第二连接部09B的占用空间小于第一连接部09A的占用空间，从而使第二连接部09B可以排布在空间较窄的区域，例如排布在显示面板的边角所在的区域，由此可使实现显示区的圆角化设计，并实现窄边框。
例如，在与多个连接部09相邻的显示区AA的边缘的延伸方向上，即图中的水平方向上，第一连接部09A的宽度大于第二连接部09B的宽度。由此，第二连接部09B占用较窄的空间，可以实现在较窄的空间中排布。例如，可以对第二连接部09B进行多层走线设计，以减小第二连接部09B的占用空间。
例如，第二连接部09B包括设置在不同层的至少两个子连接部，例如，该至少两个子连接部并联，例如，在垂直于衬底基板01的方向上，该至少两个子连接部在衬底基板01上的正投影至少部分重合，且该至少两个子连接部通过过孔电连接。由此，基于多层走线设计，第二连接部09B的宽度可以减小，从而实现宽度的窄化；另外，在相同宽度下，多层子电源线并联可以减小电源线的电阻，从而可以减小电源线的压降，以保证阵列基板的长程均一性。
例如，在一些实施例中，多个选择开关06包括多个第一选择开关06A和位于多个第一选择开关两侧的多个第二选择开关06B，例如，多个第一选择开关06A位于周边区BB的下边框CC的中间部分CC1，多个第二选择开关06B位于周边区BB的下边框CC的边缘部分CC2。在与多个连接部09相邻的显示区AA的边缘的延伸方向上，即图中的水平方向上，第一选择开关06A的宽度小于第二选择开关06B的宽度。该设计也能实现在边缘部分CC2较窄的情况下排布较多的电路图案。
本公开实施例提供的阵列基板，通过对不同位置的电路图案进行设计，可减小边缘部分CC2中电路图案的占用空间，进而实现窄边框设计；另外，该设计还可以实现边缘异形化，例如阵列基板的边角设计成弧形转角等，以提高显示效果以及美观度。
例如，在一些实施例中，如图3所示，阵列基板还包括位于多个选择开关06和显示区之间AA的第二电源总线010，多个连接部09中的至少一个连接部09(例如每个连接部09)的两端分别与第一电源总线08和第二电源总线010电连接。
例如，如图3所示，第一电源总线08、第二电源总线010和多个连接部09限定出阵列排布的多个第一开口011，多个选择开关06在衬底基板01上的正投影分别位于多个第一开口011在衬底基板01上的正投影中。由此，第一电源总线08、第二电源总线010以及连接部09均不存在与选择开关06交叠的部分，从而防止或减小寄生电容的产生，使电源信号有效地传输至显示区AA的子像素02中。
例如，在一些实施例中，如图3、图4A、图4B以及图7B所示，第二连接部09B包括设置在不同层的第一子连接部091和第二子连接部092，第一子连接部091和第二子连接部092并联，并且第一子连接部091和第二子连接部092的两端还分别与第一电源总线08和第二电源总线010通过过孔电连接。例如，第一子连接部091在衬底基板01的正投影和第二子连接部092在衬底基板01的正投影至少部分重叠。
例如，第一子连接部091和第二子连接部092之间具有第二栅绝缘层026(稍后详细介绍)，第二子连接部092和第一电源总线08或第二电源总线010之间具有层间介质层027(稍后详细介绍)，第二栅绝缘层026和层间介质层027中分别具有过孔，第一子连接部091和第二子连接部092通过第二栅绝缘层026中的过孔电连接，第二子连接部092和第一电源总线08，或第二子连接部092和第二电源总线010通过层间介质层027中的过孔电连接。
例如，在一些实施例中，如图3、图4A、图4B以及图7A所示，第一连接部09A可以为单层走线。例如，在一些示例中，第一连接部09A与第一子连接部091位于同一层。此时，第一连接部09A的两端分别通过第二栅绝缘层026和层间介质层027中的过孔与第一电源总线08和第二电源总线010电连接。由此，第一电源总线08和第二电源总线010可以共同向显示区AA的子像素02传输电源信号。例如，在其他实施例中，第一连接部09A也可以与第二子连接部092位于同一层，此时，第一连接部09A的两端分别通过层间介质层027中的过孔与第一电源总线08和第二电源总线010电连接。
例如，如图3和图5所示，多个子像素02中的至少一个子像素02(例如每个子像素02)包含驱动薄膜晶体管021和存储电容022。例如，驱动薄膜晶体管021包含位于衬底基板01上的驱动有源层0211、位于驱动有源层0211远离衬底基板01一侧的驱动栅极0212、位于驱动栅极0212远离衬底基板01一侧的栅绝缘层(例如包括第一栅绝缘层025和第二栅绝缘层026)、位于栅绝缘层远离衬底基板01一侧的层间介质层027以及位于层间介质层027远离衬底基板01一侧的驱动源极0213和驱动漏极0214。例如，存储电容022包括第一电容电极0211和第二电容电极0222，第一电容电极0211与驱动栅极0212位于同一层，第二电容电极0222位于栅绝缘层(例如第二栅绝缘层026)和层间介质层027之间。
例如，子像素02还包括发光二极管023，该发光二极管023包括沿远离衬底基板01的方向依次排布的第一电极0231、发光层0232和第二电极0233，当向第一电极0231和第二电极0233之间施加电压时，发光层0232可发光。例如，发光二极管023的第一电极0231与驱动漏极0214电连接，从而薄膜晶体管可以控制发光二极管023的发光状态。
例如，在一些实施例中，子像素02还可以包括：在衬底基板01上的缓冲层024、覆盖驱动源极0213和驱动漏极0214的平坦层028、用于限定多个子像素02的像素界定层031、支撑层032以及封装层033等功能结构。例如，像素界定层031包括分别对应于多个子像素02的多个开口，发光二极管023分别形成于多个开口中。例如，封装层033可以包括多层封装子层，例如图中示出为三层封装子层。例如，该三层封装子层包括叠层设置的第一无机封装子层、有机封装子层以及第二无机封装子层，以增强封装层033的封装效果。
例如，栅绝缘层(包括第一栅绝缘层025和第二栅绝缘层026)、层间介质层027、缓冲层024、平坦层028、像素界定层031、支撑层032以及封装层033等均采用绝缘材料形成，根据需要，可以选择有机绝缘材料，例如聚酰亚胺、树脂材料等材料，也可以选择无机绝缘材料，例如氧化硅、氮化硅、氮氧化硅等材料，本公开的实施例对各功能层的材料不做具体限定。
例如，第二连接部09B的第一子连接部091与驱动栅极0212位于同一层，第二连接部09B的第二子连接部092与第二电容电极0222位于同一层。
需要注意的是，本公开的实施例中，多个结构位于同一层指的是该多个结构可以在制备工艺中由同一材料层通过构图工艺形成，由此可以简化阵列基板的制备工艺。
例如，第一子连接部091与驱动栅极0212可以通过对同一导电层进行构图工艺形成，第二子连接部092与第二电容电极0222可以通过对同一导电层进行构图工艺形成。例如，导电层的材料可以包括铝、钼、钛等金属材料或者合金材料等，也可以包括金属氧化物，例如氧化铟锡(ITO)等材料，本公开的实施例对各功能层的材料不做限定。
例如，第一连接部09A与驱动栅极0212和第一子连接部091位于同一层，即第一连接部09A与驱动栅极0212以及第一子连接部091可以通过对同一导电层进行构图工艺形成，以简化阵列基板的制备工艺。
例如，第一电源总线08、第二电源总线010与驱动源极0213和驱动漏极0214位于同一层，即第一电源总线08、第二电源总线010与驱动源极0213和驱动漏极0214可以通过对同一导电层进行构图工艺形成，以简化阵列基板的制备工艺。
例如，在一些实施例中，如图4A和图4B所示，在与多个连接部09相邻的显示区AA的边缘的延伸方向上，即图中的水平方向上，第二连接部09B中第一子连接部091和第二子连接部092的宽度相同，为第一宽度，第一连接部09A的宽度为第二宽度，第一宽度小于第二宽度，由此第二连接部09B的占用空间小于第一连接部09A的占用空间。
例如，在一些示例中，第一宽度为第二宽度的一半，由此第二连接部09B的占用空间为第一连接部09A的占用空间的一半。此时，包括第一子连接部091和第二子连接部092的第二连接部09B与第一连接部09A具有基本相同的电阻，因此第一连接部09A与第二连接部09B可以实现基本相同的技术效果，即可以视为第一连接部09A与第二连接部09B具有基本相同的信号传输性能。
例如，在一些示例中，在与多个连接部09相邻的显示区AA的边缘的延伸方向上，即图中的水平方向上，第一子连接部091和第二子连接部092的第一宽度约为7μm-13μm，例如约为10μm等。第一连接部09A的宽度约为15μm-25μm，例如约为20μm等。由此，第二连接部09B的宽度相比于第一连接部09A可以减小约10μm。当边缘部分CC2的电路排布数量较多时，第二连接部09B的多层走线设计可显著缩减第二连接部09B的布置空间。
例如，在一些实施例中，如图3和图6所示，选择开关06包括：
位于衬底基板01上的第一有源层061；
位于第一有源层061远离衬底基板01一侧的第一栅极062和第二栅极063，第一栅极062和第二栅极063位于同一层且不交叠；以及
位于第一栅极062和第二栅极063远离衬底基板01一侧的第一源极064、第一漏极065和第二漏极066，第一源极064、第一漏极065和第二漏极066位于同一层且不交叠，第一源极064位于第一漏极065和第二漏极066之间。
例如，第一源极064与多条数据信号输入线07中的一条数据信号输入线07电连接，第一漏极065、第二漏极066分别与多条数据线引线05中的一条数据线引线05电连接。
例如，第一有源层061与驱动有源层0211位于同一层，从而第一有源层061与驱动有源层0211在制备工艺中可以通过对同一材料层进行构图工艺等形成。例如，第一栅极062、第二栅极063与驱动栅极0212位于同一层，从而第一栅极062、第二栅极063与驱动栅极0212在制备工艺中可以通过对同一材料层进行构图工艺形成。例如，第一源极064、第一漏极065和第二漏极066与驱动源极0213和驱动漏极0214位于同一层，从而第一源极064、第一漏极065和第二漏极066与驱动源极0213和驱动漏极0214在制备工艺中可以通过对同一材料层进行构图工艺形成。由此可以简化阵列基板的制备工艺。
例如，该阵列基板还可以包括第一控制线014和第二控制线015；第一控制线014与第一栅极062通过过孔电连接，第二控制线015与第二栅极063通过过孔电连接；第一控制线014和第二控制线015在衬底基板01的正投影与多个第一开口011在衬底基板01上的正投影交叠。第一控制线014和第二控制线015可以为选择开关06提供控制信号，以实现选择开关06的选择功能。例如，第一控制线014和第二控制线015与驱动源极0213、驱动漏极0214、第一源极064、第一漏极065和第二漏极066位于同一层，从而可以在制备工艺中通过对同一导电层进行构图工艺而形成。
例如，在一些实施例中，如图3、图4A以及图8A和图8B所示，多条数据信号输入线07包括第一数据信号输入线071和第二数据信号输入线072，第一数据信号输入线071和第二数据信号输入线072交替排布，且第一数据信号输入线071和第二数据信号输入线072位于不同层。由此可以简化数据信号输入线的排布，避免在同一层中设置密度较大的数据信号输入线，导致数据信号输入线之间发生信号串扰。
例如，在一些实施例中，第一数据信号输入线071与驱动栅极0212以及第一子连接部091等位于同一层，从而第一数据信号输入线071与驱动栅极0212以及第一子连接部091等可以在制备工艺中通过对同一导电层进行构图工艺而形成。例如，第二数据信号输入线072与第二子连接部092等位于同一层，从而第二数据信号输入线072与第二子连接部092等可以在制备工艺中通过对同一导电层进行构图工艺而形成。由此简化阵列基板的制备工艺。
例如，在一些实施例中，多条数据线03与驱动源极0213、驱动漏极0214、第一源极064、第一漏极065和第二漏极066位于同一层，从而多条数据线03与驱动源极0213、驱动漏极0214、第一源极064、第一漏极065和第二漏极066可以在制备工艺中通过对同一导电层进行构图工艺而形成。由此简化阵列基板的制备工艺。
例如，在一些实施例中，多条数据线引线05与驱动栅极0212、第一栅极062以及第二栅极063位于同一层，从而多条数据线引线05与驱动栅极0212、第一栅极062以及第二栅极063可以在制备工艺中通过对同一导电层进行构图工艺而形成。由此简化阵列基板的制备工艺。
下面，结合阵列基板的上述结构对本公开一些实施例提供的阵列基板的工作原理进行示例性介绍。
例如，在阵列基板需要显示图像时，阵列基板中的第一电源总线08和第二电源总线010中传输有电源信号。该电源信号经由多条第一电源线04传输至各个子像素02。
阵列基板的信号源端(例如图3中的多个信号输入垫C)可以通过多条数据信号输入线07分别向多个选择开关06输入数据信号。信号源端在通过每条数据信号输入线07向一个选择开关06输入数据信号时，该数据信号输入该选择开关的第一源极064。通过配合第一控制线014和第二控制线015提供的控制信号，可以实现将第一源极064上的数据信号在不同时间段分别传输至两条数据线引线05。例如，可以首先向第一控制线014输入开启信号，以使第一源极064和第一漏极065导通，此时第一源极064上的数据信号经由第一漏极064和一条数据线引线05传输至一条数据线03；之后，再将第二控制线015输入开启信号，以使第一源极064与第二漏极066导通，此时第一源极064上的数据信号经由第二漏极066和另一条数据线05引线传输至另一条数据线03。在向每条数据线03均输入数据信号后，与每条数据线03连接的子像素也接收到该数据信号。例如，每个子像素02在接收到电源信号和数据信号后，配合其他电信号，便可以实现阵列基板显示图像的目的。
本公开的实施例中，当边缘部分CC2对应的部分显示区或者阵列基板的边缘的形状不规则使得边缘部分CC2的空间较小(例如图中水平方向上的宽度较小)时，本公开实施例提供的电路结构有利于边缘部分CC2中的电路排布。
例如，在一些实施例中，如图2A所示，阵列基板具有弧形边缘，第二连接部09B设置于靠近弧形边缘的周边区域，例如设置在下边框的边缘部分CC2中。例如，在一个示例中，阵列基板的平面形状为矩形，矩形的四个角为弧形转角，第二连接部09B位于弧形转角所在的区域。由于第二连接部09B的占用空间较小，因此可以在弧形边缘或者弧形转角这样的空间较小且不规则的区域内排布，由此可以满足显示区的圆角化设计，并实现窄边框。
例如，在一些实施例中，除了位于下边框CC的边缘部分CC2的第二连接部09B可以进行多层走线设计外，位于下边框CC的中间部分CC1的第一连接部09A也可以进行多层走线设计。例如，第一连接部09A包括设置在不同层的至少两个子连接部，例如，该至少两个子连接部并联。
例如，在一些示例中，第一连接部09A包括设置在不同层的第三子连接部和第四子连接部；例如，第三子连接部和第四子连接部之间通过过孔电连接。例如，第三子连接部与第一子连接部091位于同一层，第四子连接部与第二子连接部092位于同一层。此时，第一连接部09A和第二连接部09B具有相同或相似的结构。由此，阵列基板的多个子像素02可以由基本相同的电路进行选择和驱动，在一定程度上也可以提高阵列基板的显示均匀性。
例如，当第一连接部包括设置在不同层的第三子连接部和第四子连接部时，图9A示出了该情况下阵列基板沿XX线的截面示意图；图9B示出了该情况下阵列基板沿YY线的截面示意图；图10示出了该情况下阵列基板沿UU线的截面示意图；图11示出了该情况下阵列基板沿VV1线的截面示意图；图12A示出了该情况下阵列基板沿WW线的截面示意图；图12B示出了该情况下阵列基板沿TT线的截面示意图。
例如，如图9A-图12B所示，第一连接部09A包括设置在不同层且并联的第三子连接部093和第四子连接部094，例如，在垂直于衬底基板01的方向上，第三子连接部093和第四子连接部094在衬底基板01上的正投影至少部分重合，且第三子连接部093和第四子连接部094通过过孔电连接。例如，在与多个连接部09相邻的显示区AA的边缘的延伸方向上，即图中的水平方向上，第一子连接部091和第二子连接部092的宽度相同，为第一宽度，第三子连接部093和第四子连接部094的宽度相同，为第三宽度，第一宽度小于或等于第三宽度(图中示出为第一宽度等于第三宽度)。由此可以减小第一连接部09A的占用空间。
例如，第一子连接部091在衬底基板01的正投影和第二子连接部092在衬底基板01的正投影至少部分重叠，第三子连接部093在衬底基板01的正投影和第四子连接部094在衬底基板01的正投影至少部分重叠。
例如，第一连接部09A包括的第三子连接部093和第四子连接部094与第二连接部09B包括的第一子连接部091和第二子连接部092的结构基本相同。
例如，如图9A、图9B以及图11所示，第三子连接部093和第四子连接部094的两端分别与第一电源总线08和第二电源总线010通过过孔电连接。例如，第二栅绝缘层026和层间介质层027中分别具有过孔，第三子连接部093和第四子连接部094通过第二栅绝缘层026中的过孔电连接，第四子连接部094和第一电源总线08或第二电源总线010通过层间介质层027中的过孔电连接。由此，第三子连接部093和第四子连接部094将第一电源总线08和第二电源总线010电连接，第一电源总线08和第二电源总线010可以共同向显示区AA的子像素02传输电源信号。
第三子连接部093和第四子连接部094的其他结构与连接关系可以参考上述实施例的第一子连接部091和第二子连接部092，在此不再赘述。
本公开至少一实施例还提供一种显示面板，该显示面板包括上述任一所述的阵列基板。例如，该显示面板可以为OLED或者QLED等自发光型显示面板或者LCD等非自发光型显示面板，本公开的实施例对显示面板的类型不做限定。
例如，当显示面板为OLED或者QLED等显示面板时，阵列基板中可以经过封装后形成显示面板。
例如，当显示面板为LCD显示面板时，该显示面板还包括对置基板，阵列基板与对置基板对置设置，并且阵列基板与对置基板之间注入有液晶材料，从而形成LCD显示面板。例如，对置基板为彩膜基板，包括用于形成单色光的彩膜层以及用于遮光的黑色矩阵层等结构。本公开的实施例对显示面板的结构不作具体限定。
本公开实施例提供的显示面板例如可以具有弧形转角等异形角，并且还可以实现窄边框设计，以有助于实现高占屏比，从而具有更优质的显示效果。
本公开至少一实施例还提供一种显示装置，该显示装置包括上述显示面板。例如，该显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开的实施例对显示装置的具体形式不做限定。
还有以下几点需要说明：
(1)本公开实施例的附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大或缩小，即这些附图并非按照实际的比例绘制。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”或者可以存在中间元件。
(3)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以权利要求的保护范围为准。
Claims (24)
1.一种阵列基板，包括：
衬底基板，所述衬底基板包括显示区和至少位于所述显示区一侧的周边区；
多个子像素，位于所述显示区；
多条数据线，位于所述显示区，被配置为为所述多个子像素提供数据信号；
多条第一电源线，位于所述显示区，被配置为为所述多个子像素提供电源信号；
多条数据线引线，位于所述周边区且分别与所述多条数据线电连接；
多个选择开关，位于所述周边区且间隔排列，所述多个选择开关位于所述多条数据线引线的远离所述显示区的一侧，所述多个选择开关中的至少一个电连接所述多条数据线引线中的至少两条数据线引线；
多条数据信号输入线，位于所述周边区且位于所述多个选择开关的远离所述显示区的一侧，所述多个选择开关中的至少一个电连接所述多条数据信号输入线中的一条；
第一电源总线，位于所述周边区，且位于所述多个选择开关的远离所述显示区的一侧；
多个连接部，分别电连接所述第一电源总线和所述多条第一电源线，所述多个连接部沿着所述多个选择开关之间的区域延伸，所述多个连接部包括多个第一连接部和位于所述多个第一连接部两侧的多个第二连接部。
2.根据权利要求1所述的阵列基板，其中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一连接部的宽度大于所述第二连接部的宽度。
3.根据权利要求1或2所述的阵列基板，其中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述多个选择开关和所述多个连接部间隔排布，相邻的两个选择开关之间具有一个连接部，相邻的两个连接部之间具有一个选择开关。
4.根据权利要求3所述的阵列基板，其中，以相邻的一个选择开关和一个连接部作为一个布置周期，一个所述第一连接部和相邻的一个选择开关形成的第一布置周期宽度大于一个所述第二连接部和相邻的一个选择开关形成的第二布置周期宽度。
5.根据权利要求1或2所述的阵列基板，其中，所述多个选择开关包括多个第一选择开关和位于所述多个第一选择开关两侧的多个第二选择开关，
在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一选择开关的宽度小于所述第二选择开关的宽度。
6.根据权利要求1或2所述的阵列基板，其中，所述第二连接部包括设置在不同层的至少两个子连接部。
7.根据权利要求1或2所述的阵列基板，其中，
所述多个子像素中的至少一个包含驱动薄膜晶体管和存储电容；
所述驱动薄膜晶体管包含位于所述衬底基板上的驱动有源层，位于所述驱动有源层远离所述衬底基板一侧的驱动栅极，位于所述驱动栅极远离所述衬底基板一侧的栅绝缘层，位于所述栅绝缘层远离所述衬底基板一侧的层间介质层，以及位于所述层间介质层远离所述衬底基板一侧的驱动源极和驱动漏极；
所述存储电容包括第一电容电极和第二电容电极，所述第一电容电极与所述驱动栅极位于同一层，所述第二电容电极位于所述栅绝缘层和所述层间介质层之间。
8.根据权利要求7所述的阵列基板，其中，所述第二连接部包括设置在不同层的第一子连接部和第二子连接部，
所述第一子连接部与所述驱动栅极位于同一层，所述第二子连接部与所述第二电容电极位于同一层。
9.根据权利要求8所述的阵列基板，其中，所述多个第一连接部与所述驱动栅极位于同一层。
10.根据权利要求9所述的阵列基板，其中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一子连接部和所述第二子连接部的宽度相同，为第一宽度，所述第一连接部的宽度为第二宽度，
所述第一宽度小于所述第二宽度。
11.根据权利要求10所述的阵列基板，其中，所述第一宽度为所述第二宽度的一半。
12.根据权利要求8所述的阵列基板，其中，所述第一连接部包括设置在不同层的第三子连接部和第四子连接部；
所述第三子连接部与所述第一子连接部位于同一层，所述第四子连接部与所述第二子连接部位于同一层。
13.根据权利要求12所述的阵列基板，其中，在与所述多个连接部相邻的所述显示区的边缘的延伸方向上，所述第一子连接部和所述第二子连接部的宽度相同，为第一宽度，所述第三子连接部和所述第四子连接部的宽度相同，为第三宽度，
所述第一宽度小于或等于所述第三宽度。
14.根据权利要求12所述的阵列基板，其中，所述第一子连接部在所述衬底基板的正投影和所述第二子连接部在所述衬底基板的正投影至少部分重叠，所述第三子连接部在所述衬底基板的正投影和所述第四子连接部在所述衬底基板的正投影至少部分重叠。
15.根据权利要求7所述的阵列基板，还包括位于所述多个选择开关和所述显示区之间的第二电源总线；
其中，所述多个连接部中的至少一个连接部的两端分别与所述第一电源总线和所述第二电源总线电连接。
16.根据权利要求15所述的阵列基板，其中，所述第一电源总线、所述第二电源总线和所述多个连接部限定出阵列排布的多个第一开口，所述多个选择开关在所述衬底基板上的正投影分别位于所述多个第一开口在所述衬底基板上的正投影中。
17.根据权利要求15所述的阵列基板，其中，所述第一电源总线、所述第二电源总线与所述驱动源极和所述驱动漏极位于同一层。
18.根据权利要求7所述的阵列基板，其中，所述选择开关包括：
位于所述衬底基板上的第一有源层；
位于所述第一有源层远离所述衬底基板一侧的第一栅极和第二栅极，所述第一栅极和第二栅极位于同一层且不交叠；
位于所述第一栅极和所述第二栅极远离所述衬底基板一侧的第一源极、第一漏极和第二漏极，所述第一源极、第一漏极和第二漏极位于同一层且不交叠，所述第一源极位于所述第一漏极和所述第二漏极之间；
所述第一源极与所述多条数据信号输入线中的一条数据信号输入线电连接，所述第一漏极、所述第二漏极分别与所述多条数据线引线中的一条数据线引线电连接。
19.根据权利要求18所述的阵列基板，其中，所述第一栅极和第二栅极与所述驱动栅极位于同一层，
所述第一源极、第一漏极和第二漏极与所述驱动源极和所述驱动漏极位于同一层。
20.根据权利要求1或2所述的阵列基板，其中，所述多条数据信号输入线包括第一数据信号输入线和第二数据信号输入线，所述第一数据信号输入线和所述第二数据信号输入线交替排布，且所述第一数据信号输入线和所述第二数据信号输入线位于不同层。
21.根据权利要求7所述的阵列基板，其中，所述多条数据线引线与所述驱动栅极位于同一层。
22.根据权利要求1或2所述的阵列基板，其中，所述阵列基板具有弧形边缘，所述第二连接部位于靠近所述弧形边缘的周边区域。
23.根据权利要求1或2所述的阵列基板，其中，所述阵列基板的平面形状为矩形，所述矩形的四个角为弧形转角，所述第二连接部位于所述弧形转角所在的区域。
24.一种显示面板，包括权利要求1-23任一所述的阵列基板。
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