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CN112909047A - 显示装置 - Google Patents

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CN112909047A
CN112909047A CN202011369303.2A CN202011369303A CN112909047A CN 112909047 A CN112909047 A CN 112909047A CN 202011369303 A CN202011369303 A CN 202011369303A CN 112909047 A CN112909047 A CN 112909047A
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CN
China
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layer
shielding layer
electrode
display device
gate electrode
Prior art date
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Pending
Application number
CN202011369303.2A
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English (en)
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郭娜赟
姜哲圭
金大石
尹一求
李东鲜
李昭英
李知恩
赵准永
崔敏姬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
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Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
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Abstract

提供了一种显示装置。该显示装置包括设置在衬底上的像素电路和位于像素电路上的显示元件。像素电路包括：第一薄膜晶体管，包括第一半导体层和与第一半导体层绝缘的第一栅电极；第二薄膜晶体管，包括第二半导体层和与第二半导体层绝缘的第二栅电极，第二半导体层连接到第一半导体层和第一栅电极；第一屏蔽层，与第二半导体层重叠；以及第二屏蔽层，与第二半导体层重叠并且堆叠在第一屏蔽层上。

Description

显示装置
相关申请的交叉引用
本申请要求于2019年12月4日向韩国知识产权局提交的第10-2019-0160007号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用以其整体并入本文中。
技术领域
本发明涉及显示装置，并且更具体地，涉及包括具有屏蔽层的薄膜晶体管的显示装置。
背景技术
通常，显示装置包括显示元件和用于控制施加到显示元件的电信号的驱动电路。驱动电路包括薄膜晶体管(TFT)、存储电容器和多条信号线。
为了精确地控制显示元件是否发射光以及显示元件的发射程度，已增加了电连接到一个显示元件的TFT的数量。因此，正在积极地研究解决与显示装置的高集成度和功耗有关的问题的方法。
发明内容
一个或多个实施例包括具有增强的显示品质的显示装置。然而，这个目的仅是示例，并且本公开的范围不由此限制。
额外的方面将在随后的描述中被部分地阐述，并且部分地将通过描述而显而易见，或者可通过实践本公开的所呈现的实施例而获知。
根据本发明的示例性实施例，显示装置包括设置在衬底上的像素电路以及像素电路上的显示元件。像素电路包括：第一薄膜晶体管，包括第一半导体层和与第一半导体层绝缘的第一栅电极；第二薄膜晶体管，包括第二半导体层和与第二半导体层绝缘的第二栅电极，第二半导体层的第一端与第一半导体层的第一端连接并且第二半导体层的第二端与第一栅电极连接；第一屏蔽层，与第二半导体层重叠；以及第二屏蔽层，与第二半导体层重叠并且堆叠在第一屏蔽层上。
第二栅电极包括第一子栅电极和第二子栅电极。第二半导体层包括第一沟道区域和第二沟道区域。第二栅电极包括与第一沟道区域重叠的第一子栅电极和与第二沟道区域重叠的第二子栅电极。第二屏蔽层与第一沟道区域和第二沟道区域之间的一部分重叠。
第一子栅电极和第二子栅电极位于相同的层上。
第一屏蔽层和第二屏蔽层包括相同的材料。
第一屏蔽层和第二屏蔽层包括彼此不同的材料。
像素电路还包括：电容器，包括上部电极和第一栅电极的作为下部电极的一部分；以及电源电压线，连接到上部电极。上部电极与第一栅电极的该一部分重叠。
第一屏蔽层、第二屏蔽层和上部电极包括相同的材料。第二屏蔽层是电源电压线的一部分。第一屏蔽层连接到电源电压线。
第一屏蔽层和上部电极包括相同的材料。第二屏蔽层和电源电压线包括相同的材料。
像素电路还包括：电容器，包括上部电极和第一栅电极的作为下部电极的一部分；电源电压线，连接到上部电极；以及第三屏蔽层，堆叠在第二屏蔽层上。第二屏蔽层介于第一屏蔽层和第三屏蔽层之间。上部电极和第一屏蔽层位于相同的层上。上部电极与第一栅电极的该一部分重叠。电源电压线和第二屏蔽层位于相同的层上。第三屏蔽层与第二半导体层重叠。
显示装置还包括连接到像素电路的数据线。数据线和第三屏蔽层位于相同的层上。
第一屏蔽层和上部电极包括相同的材料。第二屏蔽层和电源电压线包括相同的材料。第三屏蔽层和数据线包括相同的材料。
第三屏蔽层连接到电源电压线。
根据本发明的示例性实施例，显示装置包括：设置在衬底上的像素电路以及像素电路上的显示元件。像素电路包括薄膜晶体管，薄膜晶体管包括：包含第一沟道区域和第二沟道区域的半导体层、与第一沟道区域重叠的第一子栅电极和与第二沟道区域重叠的第二子栅电极。像素电路还包括：第一屏蔽层，与第一沟道区域和第二沟道区域之间的一部分重叠；以及第二屏蔽层，堆叠在第一屏蔽层上。
第一屏蔽层和第二屏蔽层包括相同的材料。
第一屏蔽层和第二屏蔽层包括彼此不同的材料。
像素电路还包括：包括下部电极和上部电极的电容器，以及电连接到电容器的上部电极的电源电压线。下部电极、第一子栅电极和第二子栅电极位于相同的层上。上部电极与下部电极重叠。第一屏蔽层和电容器的上部电极包括相同的材料。第二屏蔽层和电源电压线包括相同的材料。
第二屏蔽层是电源电压线的一部分。第一屏蔽层连接到电源电压线。
像素电路还包括位于第二屏蔽层上的第三屏蔽层。第三屏蔽层与第一沟道区域和第二沟道区域之间的一部分重叠。
像素电路还包括连接到像素电路的数据线。数据线与第三屏蔽层位于相同的层上。
附图说明
通过结合附图而作出的以下描述，本公开的某些实施例的以上和其他方面、特征和优点将更加明白易懂，在附图中：
图1是示意性地示出根据示例性实施例的显示装置的透视图；
图2是示意性地示出根据示例性实施例的显示装置的截面图；
图3是示意性地示出根据示例性实施例的显示面板的平面图；
图4是示意性地示出根据示例性实施例的显示面板的一个像素的截面图；
图5是根据示例性实施例的显示装置的多个像素的示意性布局图；
图6是示意性地示出根据示例性实施例的显示面板的一个像素的像素电路的等效电路图；
图7A至图7D是示意性地示出根据示例性实施例的薄膜晶体管的截面图；
图8是示出根据示例性实施例的在显示装置的像素电路中布置的多个薄膜晶体管和电容器的位置的布局图；
图9A和图9B是根据示例性实施例的图8的包括第三薄膜晶体管的区的放大图；
图10是根据示例性实施例的沿图8的线II-II'截取的显示装置的示意性截面图；以及
图11是根据示例性实施例的沿图8的线III-III'截取的显示装置的示意性截面图。
具体实施方式
现在将详细参照其示例在附图中示出的实施例，其中，相似的附图标记始终指代相似的元件。就这一点而言，本实施例可具有不同的形式，并且不应被解释为限于本文中所阐述的描述。因此，下面通过参照图仅描述实施例，以解释本描述的多个方面。如本文中所使用的，术语“和/或”包括一个或多个相关联的所列项目的任何和所有组合。在整个公开中，表述“a、b和c中的至少一个”表示仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、a、b和c的全部或其变体。
在下文中，将在下面参照附图更详细地描述本公开的实施例。与图号无关，相同或相应的那些元件被赋予相同的附图标记，并且省略对其的冗余描述。
将理解的是，尽管在本文中可使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个元件区分开。
如本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，但上下文另外明确指示的除外。
还将理解的是，本文中使用的术语“包括”和/或“包含”指明所陈述的特征或元件的存在，但是不排除一个或多个其他特征或元件的存在或添加。
将理解的是，当层、区或元件被称为“形成在”另一层、区或元件“上”时，其可直接或间接地形成在另一层、区或元件上。也就是，例如，可存在中间层、区或元件。
为了便于解释，图中的元件的尺寸可被放大或缩小。换句话说，由于为了便于解释而任意地示出了图中的部件的尺寸和厚度，因此以下实施例不限于此。
当可不同地实现某个实施例时，可与所描述的顺序不同地执行特定的处理顺序。例如，可基本上同时执行或以与所描述的顺序相反的顺序执行两个连续描述的处理。
在本说明书中，“A和/或B”代表A、B、或者A和B。“A和B中的至少一个”代表A、B、或者A和B。
将理解的是，当层、区或元件被称为“连接到”另一层、区或元件时，它可直接或间接地连接到另一层、区或元件。也就是，例如，可存在中间层、区或元件。例如，将理解的是，当层、区或元件被称为“电连接到”另一层、区或元件时，它可直接或间接地电连接到另一层、区或元件。也就是，例如，可存在中间层、区或元件。
图1是示意性地示出根据示例性实施例的显示装置的透视图。图2是示意性地示出根据示例性实施例的显示装置的截面图，该截面图与沿图1的线I-I'截取的截面对应。
根据一个或多个示例性实施例的显示装置可用诸如智能电话、移动电话、智能手表、导航装置、游戏机、电视(TV)、车辆用主机单元(head unit)、笔记本电脑、膝上型电脑、平板电脑、个人媒体播放器(PMP)或个人数字助理(PDA)的电子装置来实现。此外，电子装置可以是柔性装置。
显示装置1可包括其中图像被显示的显示区域DA以及在显示区域DA周围的外围区域PA。显示装置1可使用从布置在显示区域DA中的多个像素发射的光来提供特定图像。
在显示区域DA的平面图中，显示区域DA可具有矩形形状，如图1中所示。本发明不限于此。在示例性实施例中，显示区域DA可具有多边形形状，诸如三角形、五边形或六边形形状；或者具有不规则形状，诸如圆形或椭圆形形状。
在显示区域DA周围的外围区域PA可以是其中未布置像素的非显示区域的类型。在示例性实施例中，外围区域PA可以是无像素区域。显示区域DA可被外围区域PA完全包围。在外围区域PA中可布置用于向显示区域DA提供电信号的各种信号线以及印刷电路板(PCB)或驱动器集成电路(IC)芯片附接到的焊盘。
在下文中，将描述有机发光显示装置作为根据示例性实施例的显示装置1的示例。然而，根据本公开的显示装置不限于此。在示例性实施例中，根据本公开的显示装置1的示例可包括无机发光显示装置、无机电致发光(EL)显示装置或量子点发光显示装置。
参照图2，显示装置1可包括显示面板10、位于显示面板10上的输入感测层40、光学功能层50和窗60。窗60可覆盖光学功能层50。
显示面板10可显示图像。显示面板10包括布置在显示区域DA中的像素。像素可包括显示元件。显示元件可连接到像素电路。显示元件可包括有机发光二极管或量子有机发光二极管。
输入感测层40可被配置为根据外部输入(例如，触摸事件)来获取坐标信息。输入感测层40可包括感测电极或触摸电极以及连接到感测电极的迹线。输入感测层40可位于显示面板10上。输入感测层40可被配置为通过使用互电容法和/或自电容法来感测外部输入。
输入感测层40可直接形成在显示面板10上，或者可与显示面板10分开形成并且然后可通过使用诸如光学透明粘合剂的粘合剂层来联接到显示面板10。例如，输入感测层40可在执行形成显示面板10的处理之后连续地形成。在这种情况下，输入感测层40可以是显示面板10的一部分，并且在输入感测层40与显示面板10之间可没有粘合剂层。在图2中，输入感测层40介于显示面板10和光学功能层50之间。然而，本发明不限于此。在示例性实施例中，输入感测层40可位于光学功能层50上。
光学功能层50可包括抗反射层。抗反射层可被配置为减小从外部通过窗60入射到显示面板10上的光(外部光)的反射率。抗反射层可包括相位延迟器和偏振器。相位延迟器可以是膜型或液晶涂层型，并且可包括λ/2相位延迟器和/或λ/4相位延迟器。偏振器也可以是膜型或液晶涂层型。膜型可包括拉伸型合成树脂膜，并且液晶涂层型可包括以特定布置来布置的液晶。相位延迟器和偏振器还可包括保护膜。相位延迟器和偏振器本身或保护膜可被限定为针对抗反射层的基础层。
在示例性实施例中，抗反射层可包括黑矩阵和滤色器。可考虑从显示面板10的各个像素发射的光的颜色来布置滤色器。在另一实施例中，抗反射层可包括相消干涉结构。相消干涉结构可包括位于不同层上的第一反射层和第二反射层。从第一反射层和第二反射层分别反射的第一反射光和第二反射光可发生相消干涉。因此，可降低外部光的反射率。
光学功能层50可包括透镜层。透镜层可被配置为增加从显示面板10发射的光的发射效率或被配置为减小颜色偏差。透镜层可包括具有凹透镜形状或凸透镜形状的层或/和具有不同折射率的多个层。光学功能层50可包括上述抗反射层和透镜层两者或它们中的一个。
在示例性实施例中，光学功能层50可在执行形成显示面板10和/或输入感测层40的处理之后连续地形成。在这种情况下，在光学功能层50与显示面板10和/或输入感测层40之间可没有粘合剂层。
图3是示意性地示出根据示例性实施例的显示面板的平面图。图4是示意性地示出根据示例性实施例的显示面板的一个像素的截面图。为了便于描述和图的清晰，图4中省略了作为封装构件的薄膜封装层。
参照图3，显示面板10可包括显示区域DA和外围区域PA。图3示出了显示面板10的衬底100。例如，衬底100可具有与显示区域DA对应的第一区和与外围区域PA对应的第二区。
衬底100可包括各种材料，诸如玻璃、金属或塑料。在实施例中，衬底100可包括柔性材料。这里，柔性材料指可弯曲、可折叠或可卷曲的衬底。由柔性材料制成的衬底100可包括超薄玻璃、金属或塑料。
显示面板10包括布置在显示区域DA中的多个像素P。多个像素P中的每个可包括作为显示元件的有机发光二极管OLED，如图4中所示。有机发光二极管OLED可连接到像素电路。像素电路可包括多个晶体管和电容器。多个像素P中的每个可从例如有机发光二极管OLED发射红色光、绿色光、蓝色光或白色光。
有机发光二极管OLED可包括像素电极221、与像素电极221间隔开的相对电极223以及介于像素电极221与相对电极223之间的中间层222。
像素电极221位于平坦化层PNL上。像素电极221可包括导电氧化物，诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3)、氧化铟镓(IGO)或氧化铝锌(AZO)。在示例性实施例中，像素电极221可包括反射层，反射层包括银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)或其化合物。在示例性实施例中，像素电极221还可包括在上述反射层上/下方的包括ITO、IZO、ZnO或In2O3的层。
像素限定层PDL可形成在像素电极221上。像素限定层PDL可包括用于暴露像素电极221的上表面的开口OP，并且可覆盖像素电极221的边缘。例如，开口OP可延伸穿过像素限定层PDL，以暴露像素电极221的上表面。像素限定层PDL可包括有机绝缘材料。在示例性实施例中，像素限定层PDL可包括有机绝缘材料或无机绝缘材料。发射区域可由像素限定层PDL的开口OP来限定。发射区域可以是发射层222b所位于的区域。
中间层222可包括发射层222b。中间层222还可包括在发射层222b下方的第一功能层222a和/或在发射层222b上的第二功能层222c。发射层222b可包括发射某种颜色的光的聚合物或小分子量有机材料。
第一功能层222a可具有单层结构或多层结构。例如，当第一功能层222a包括聚合物材料时，作为具有单层结构的空穴传输层(HTL)的第一功能层222a可包括聚-(3,4)-乙烯-二羟基噻吩(PEDOT)或聚苯胺(PANI)。当第一功能层222a包括小分子量材料时，第一功能层222a可包括空穴注入层(HIL)和HTL。
可省略第二功能层222c。例如，当第一功能层222a和发射层222b包括聚合物材料时，可形成第二功能层222c。第二功能层222c可具有单层结构或多层结构。第二功能层222c可包括电子传输层(ETL)和/或电子注入层(EIL)。
中间层222的发射层222b可位于每个像素中。例如，发射层222b可被图案化以对应于像素电极221。与发射层222b不同，中间层222的第一功能层222a和第二功能层222c中的每个可形成为单个主体以对应于多个像素P。
相对电极223可包括具有小的功函数的导电材料。例如，相对电极223可包括(半)透明层，(半)透明层包括Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、锂(Li)、钙(Ca)或其合金。在示例性实施例中，相对电极223还可包括位于包括上述材料的(半)透明层上的诸如ITO、IZO、ZnO或In2O3的层。
覆盖层230可位于相对电极223上。例如，覆盖层230可包括氟化锂(LiF)，并且可通过使用热沉积来形成。在一些示例性实施例中，可省略覆盖层230。
用于将扫描信号提供给与每个像素P连接的像素电路的扫描驱动器1100、用于将数据信号提供给与每个像素P连接的像素电路的数据驱动器1200以及用于提供第一电源电压和第二电源电压的主电源线(未示出)可布置在外围区域PA中。在图3中，数据驱动器1200与衬底100的一侧相邻。然而，本发明不限于此。在示例性实施例中，数据驱动器1200可布置在与布置在显示面板10的一侧的焊盘电连接的柔性印刷电路板(FPCB)上。
图5是根据示例性实施例的显示装置的显示区域中的多个像素的示意性布局图。图5中所示的像素的布置可对应于多个像素的发射区域的布置。发射区域可以是如图4中所示的发射层222b所位于的区域。
例如，显示区域DA可包括第一像素P1、第二像素P2和第三像素P3。第一像素P1、第二像素P2和第三像素P3可根据显示区域DA中的某些图案而在x方向(第一方向)和y方向(第二方向)上重复地布置。第一像素P1、第二像素P2和第三像素P3中的每个可包括有机发光二极管OLED。每个像素的有机发光二极管OLED可布置在像素电路的上层上。有机发光二极管OLED可正好地位于像素电路的上部以与像素电路重叠，或者可偏离像素电路以与布置在相邻的行或列中的另一像素的像素电路的一部分重叠。
第一像素P1可包括第一发射区域EA1，第二像素P2可包括第二发射区域EA2，并且第三像素P3可包括第三发射区域EA3。可通过如图4中所示的像素限定层的开口来限定像素的作为发射层所位于的区域的发射区域。
第一像素P1的第一发射区域EA1和第三像素P3的第三发射区域EA3可在y方向上交替地布置在奇数列中。第二像素P2的第二发射区域EA2可在y方向上重复地布置在偶数列中。在图5中，为了便于描述，假设像素布置成四列1M至4M和两行1N和2N。将参照四列1M至4M以及两行1N和2N来描述显示区域DA中像素的布置。例如，第一像素P1的第一发射区域EA1和第三像素P3的第三发射区域EA3可在y方向上交替地布置在第一列1M和第三列3M中。第二像素P2的第二发射区域EA2可重复地布置在第二列2M和第四列4M中。第二列2M介于第一列1M和第三列3M之间。第三列3M介于第二列2M和第四列4M之间。第一列1M中的第一像素P1的第一发射区域EA1和第三像素P3的第三发射区域EA3的布置可与第三列3M中的第一像素P1的第一发射区域EA1和第三像素P3的第三发射区域EA3的布置相反。
第一像素P1的第一发射区域EA1和第三像素P3的第三发射区域EA3可在x方向上交替地布置在行1N和行2N中的每个的第一子行1SN中，并且第二像素P2的第二发射区域EA2可在x方向上重复地布置在行1N和行2N中的每个的第二子行2SN中。例如，第一像素P1的第一发射区域EA1、第二像素P2的第二发射区域EA2、第三像素P3的第三发射区域EA3和第二像素P2的第二发射区域EA2可以以Z字形方式重复地布置在行1N和行2N中的每个中。
第一像素P1的第一发射区域EA1、第二像素P2的第二发射区域EA2和第三像素P3的第三发射区域EA3可具有不同的面积。在示例性实施例中，第三像素P3的第三发射区域EA3可具有比第一像素P1的第一发射区域EA1的面积大的面积。而且，第三像素P3的第三发射区域EA3可具有比第二像素P2的第二发射区域EA2的面积大的面积。第一像素P1的第一发射区域EA1可具有比第二像素P2的第二发射区域EA2的面积大的面积。然而，本发明不限于此。在示例性实施例中，第三像素P3的第三发射区域EA3可具有与第一像素P1的第一发射区域EA1的面积相同的面积，并且第一发射区域EA1和第三发射区域EA3中的每个可具有比第二发射区域EA2的面积大的面积。在示例性实施例中，第一像素P1的第一发射区域EA1可具有比第二像素P2的第二发射区域EA2的面积和第三像素P3的第三发射区域EA3的面积大的面积。
第一发射区域EA1、第二发射区域EA2和第三发射区域EA3可具有多边形形状(诸如矩形形状或八边形形状)、圆形形状或椭圆形形状。多边形形状也可包括顶点被倒圆的形状。
在示例性实施例中，如图5中所示，第一像素P1可以是发射红色光的红色像素R，第二像素P2可以是发射绿色光的绿色像素G，并且第三像素P3可以是发射蓝色光的蓝色像素B。在示例性实施例中，第一像素P1可以是红色像素R，第二像素P2可以是蓝色像素B，并且第三像素P3可以是绿色像素G。
根据示例性实施例的像素布置不限于上述布置。例如，本公开可应用于具有条带布置、马赛克布置或三角形布置的像素布置。此外，本公开也可应用于还包括用于发射白色光的白色像素的像素布置结构。
图6是示意性地示出根据示例性实施例的显示面板的一个像素的像素电路的电路图。
参照图6，像素P的像素电路PC可包括第一晶体管T1至第七晶体管T7和电容器Cst。第一晶体管T1至第七晶体管T7可用薄膜晶体管来实现。
像素P可连接到用于传送扫描信号Sn的第一扫描线SL1、用于传送前一扫描信号Sn-1的第二扫描线SL2、用于传送扫描信号Sn的第三扫描线SL3、用于传送发射控制信号En的发射控制线EL和用于传送数据信号Dm的数据线DL。第一扫描线SL1和第三扫描线SL3可彼此电连接，并且相同的扫描信号Sn可施加到第一扫描线SL1和第三扫描线SL3。
电源电压线PL可被配置为将第一电源电压ELVDD传送到第一晶体管T1。第一初始化电压线VL1可被配置为将初始化电压Vint传送到第一晶体管T1。第二初始化电压线VL2可被配置为将初始化电压Vint传送到第七晶体管T7。
第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、发射控制线EL以及第一初始化电压线VL1和第二初始化电压线VL2可在x方向上延伸并且可在y方向上彼此间隔开。数据线DL和电源电压线PL可在y方向上延伸并且可在x方向上彼此间隔开。
像素电路PC可包括第一晶体管T1至第七晶体管T7和电容器Cst。x方向和y方向指将参照图8、图9A和图9B进行描述的像素电路PC的布局中的方向。
第一晶体管T1包括栅电极G1、经由第五晶体管T5连接到电源电压线PL的源电极S1以及经由第六晶体管T6电连接到有机发光二极管OLED的像素电极的漏电极D1。第一晶体管T1的栅电极G1在节点N处连接到电容器Cst的下部电极CE1、第三晶体管T3的漏电极D3和第四晶体管T4的漏电极D4。第一晶体管T1用作驱动晶体管，根据第二晶体管T2的开关操作来接收数据信号Dm，并且将电流供应至有机发光二极管OLED。
第二晶体管T2(开关晶体管)包括连接到第一扫描线SL1的栅电极G2、连接到数据线DL的源电极S2和连接到第一晶体管T1的源电极S1的漏电极D2。第二晶体管T2根据经由第一扫描线SL1传输的扫描信号Sn来导通，并且执行将传送到数据线DL的数据信号Dm传送到第一晶体管T1的源电极S1的开关操作。
第三晶体管T3(补偿晶体管)包括连接到第一扫描线SL1的栅电极G3、连接到第一晶体管T1的漏电极D1的源电极S3以及连接到电容器Cst的下部电极CE1、第四晶体管T4的漏电极D4和第一晶体管T1的栅电极G1的漏电极D3。第三晶体管T3的源电极S3经由第六晶体管T6连接到有机发光二极管OLED的像素电极。第三晶体管T3根据经由第一扫描线SL1传送的扫描信号Sn来导通，并且使第一晶体管T1进行二极管连接。第三晶体管T3补偿第一晶体管T1的阈值电压。
第四晶体管T4(第一初始化晶体管)包括连接到第二扫描线SL2的栅电极G4、连接到第一初始化电压线VL1的源电极S4以及连接到电容器Cst的下部电极CE1、第三晶体管T3的漏电极D3和第一晶体管T1的栅电极G1的漏电极D4。第四晶体管T4根据经由第二扫描线SL2传送的前一扫描信号Sn-1来导通，并且将初始化电压Vint传送到第一晶体管T1的栅电极G1，从而初始化第一晶体管T1的栅极电压。
第五晶体管T5(第一发射控制晶体管)包括连接到发射控制线EL的栅电极G5、连接到电源电压线PL的源电极S5以及连接到第一晶体管T1的源电极S1和第二晶体管T2的漏电极D2的漏电极D5。
第六晶体管T6(第二发射控制晶体管)包括连接到发射控制线EL的栅电极G6、连接到第一晶体管T1的漏电极D1和第三晶体管T3的源电极S3的源电极S6以及连接到有机发光二极管OLED的像素电极的漏电极D6。
第五晶体管T5和第六晶体管T6根据经由发射控制线EL传送的发射控制信号En同时导通，使得电流可流经有机发光二极管OLED。
第七晶体管T7(第二初始化晶体管)包括连接到第三扫描线SL3的栅电极G7、连接到第六晶体管T6的漏电极D6和有机发光二极管OLED的像素电极的源电极S7以及连接到第二初始化电压线VL2的漏电极D7。第七晶体管T7根据经由第三扫描线SL3传送的扫描信号Sn来导通，并且将初始化电压Vint传送到有机发光二极管OLED的像素电极，从而初始化有机发光二极管OLED的像素电极。可省略第七晶体管T7。
电容器Cst可包括连接到第一晶体管T1的栅电极G1的下部电极CE1和连接到电源电压线PL的上部电极CE2。电容器Cst的下部电极CE1也连接到第三晶体管T3的漏电极D3和第四晶体管T4的漏电极D4。
有机发光二极管OLED可包括像素电极、相对电极以及介于像素电极与相对电极之间的发射层。第二电源电压ELVSS可被施加到相对电极。有机发光二极管OLED可从第一晶体管T1接收驱动电流IOLED以发射光并且显示图像。
在实施例中，第一晶体管T1至第七晶体管T7中的每个晶体管的源电极和漏电极的位置可根据晶体管的类型(p型或n型)和/或其操作条件而改变。图6的晶体管是p型金属氧化物半导体(MOS)晶体管。本发明不限于此。在示例性实施例中，图6的晶体管可以是n型MOS晶体管。
在图6中，第三晶体管T3可包括双栅电极，使得两个晶体管可被串联连接。类似地，第四晶体管T4可包括双栅电极，使得两个晶体管可被串联连接。在示例性实施例中，与单个晶体管相比，包括串联连接的两个子晶体管的第三晶体管T3可具有减小的沟道电容，以具有更快的高频率响应和更低的功耗。
图7A至图7D分别示出了示意性地示出根据示例性实施例的薄膜晶体管的截面图。图7A至图7D分别是图6的第三晶体管T3的截面图。在示例性实施例中，第三晶体管T3可与第四晶体管T4具有相同的配置。在下文中，第三晶体管T3将被描述为示例，并且这也可适用于第四晶体管T4。
参照图7A，第三薄膜晶体管T3可包括半导体层A3、在半导体层A3上并且与半导体层A3绝缘的栅电极G3、源电极S3和漏电极D3。
缓冲层BL可位于衬底100上，并且第三晶体管T3的半导体层A3可位于缓冲层BL上。
半导体层A3可包括第一沟道区域C31、第二沟道区域C32、源极区域S3'、漏极区域D3'和中间区域M3。半导体层A3可包括多晶硅。在示例性实施例中，半导体层A3可包括非晶硅、氧化物半导体或有机半导体等。第三薄膜晶体管T3包括由中间区域M3分开的第一沟道区域C31和第二沟道区域C32的两个沟道区域。
栅电极G3可包括与第一沟道区域C31重叠的第一栅电极G31和与第二沟道区域C32重叠的第二栅电极G32。栅电极G3可包括低电阻金属材料。栅电极G3可包括导电材料，导电材料包括钼(Mo)、铝(Al)、铜(Cu)或钛(Ti)，并且栅电极G3可具有包括上述材料的多层结构或单层结构。第一栅极绝缘层GI1可介于半导体层A3与栅电极G3之间。第一栅电极G31和第二栅电极G32连接到第一扫描线SL1，并且因此，接收经由第一扫描线SL1传送的扫描信号Sn的相同信号。
源电极S3和漏电极D3可分别电连接到半导体层A3的源极区域S3'和漏极区域D3'。在示例性实施例中，第三晶体管T3包括彼此串联连接的第一子晶体管和第二子晶体管。第一子晶体管包括第一栅电极G31、第一沟道区域C31、源极区域S3'和中间区域M3。第二子晶体管包括第二栅电极G32、第二沟道区域C32、漏极区域D3'和中间区域M3。第一子晶体管和第二子晶体管经由被两个子晶体管共享的中间区域M3而彼此串联连接。在第一子晶体管中，中间区域M3用作漏极区域，并且在第二子晶体管中，中间区域M3用作源极区域。中间区域也可被称为公共源极-漏极区域。
源电极S3和漏电极D3可包括具有良好导电性的材料。源电极S3和漏电极D3可包括导电材料，导电材料包括Mo、Al、Cu或Ti，并且源电极S3和漏电极D3可具有包括上述材料的多层结构或单层结构。在示例性实施例中，源电极S3和漏电极D3可具有包括Ti/Al/Ti的多层结构。第二栅极绝缘层GI2和层间绝缘层IL可介于栅电极G3与源电极S3之间并且介于栅电极G3与漏电极D3之间。在示例性实施例中，第二栅极绝缘层GI2可覆盖栅电极G3，并且层间绝缘层IL可设置在第二栅极绝缘层GI2上。
第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层IL中的每个可包括无机绝缘材料，诸如氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钛、氧化钽和氧化铪。第一栅极绝缘层GI1、第二栅极绝缘层GI2和层间绝缘层IL可具有包括上述材料的单层结构或多层结构。
平坦化层PNL可位于源电极S3和漏电极D3上。例如，平坦化层PNL可设置在层间绝缘层IL上，覆盖源电极S3和漏电极D3。
屏蔽层SHL可与半导体层A3的中间区域(即，作为第一沟道区域与第二沟道区域之间的一部分的中间区域或公共源极-漏极区域)重叠。在示例性实施例中，屏蔽层SHL可与未被上部电极层覆盖的公共源极-漏极区域重叠。例如，与分别连接到源电极S3和漏电极D3的源极区域S3'和漏极区域D3'不同，公共源极-漏极区域没有与其连接的对应电极。屏蔽层SHL的至少一部分可与半导体层A3的未被源电极S3、漏电极D3和栅电极G3覆盖的公共源极-漏极区域重叠。例如，如图7A中所示，屏蔽层SHL可与第一沟道区域C31和第二沟道区域C32之间的中间区域M3(即，公共源极-漏极区域)重叠。用作第二子晶体管的源极区域和第一子晶体管的漏极区域这两者的中间区域M3可掺杂有杂质。例如，中间区域M3可以是包括与第一沟道区域C31相邻的漏极区域和与第二沟道区域C32相邻的源极区域的区域。
屏蔽层SHL可包括位于不同层上的至少两层。不同的屏蔽层SHL中的每个可与中间区域M3的至少部分重叠。不同屏蔽层SHL的至少部分可彼此重叠。不同屏蔽层SHL的部分可包括不同的材料，并且不同屏蔽层SHL的其他部分可包括相同的材料。
在示例性实施例中，屏蔽层SHL可与包括双栅电极的薄膜晶体管的两个沟道区域之间的区域，即半导体层A3的中间区域M3重叠。因此，通过可从衬底100的上部施加的光所暴露的区域被最小化，使得可最小化或防止半导体层A3的损坏。
而且，在本公开的示例性实施例中，屏蔽层SHL可以多层结构来布置，使得半导体层的源极区域和漏极区域的暴露区域被最小化，并且因此，可鲁棒地保护薄膜晶体管免受外部光的影响。
在示例性实施例中，如图7A中所示，屏蔽层SHL可包括第一屏蔽层SHL1和第二屏蔽层SHL2。第一屏蔽层SHL1可介于第二栅极绝缘层GI2和层间绝缘层IL之间。第二屏蔽层SHL2可位于层间绝缘层IL上。平坦化层PNL可位于第二屏蔽层SHL2上，覆盖第二屏蔽层SHL2。
第一屏蔽层SHL1和第二屏蔽层SHL2可包括不同的材料。例如，第一屏蔽层SHL1可包括与用于形成电容器Cst的上部电极CE2的材料相同的材料，并且第二屏蔽层SHL2可包括与用于形成源电极S3和漏电极D3的材料相同的材料。
在示例性实施例中，如图7B中所示，除了第一屏蔽层SHL1和第二屏蔽层SHL2之外，屏蔽层SHL还可包括第三屏蔽层SHL3。第一屏蔽层SHL1可介于第二栅极绝缘层GI2和层间绝缘层IL之间，第二屏蔽层SHL2可介于层间绝缘层IL和第一平坦化层PNL1之间，并且第三屏蔽层SHL3可介于第一平坦化层PNL1和第二平坦化层PNL2之间。
第三屏蔽层SHL3可包括与用于形成第一屏蔽层SHL1或第二屏蔽层SHL2的材料相同的材料。第三屏蔽层SHL3可包括与用于形成第一屏蔽层SHL1或第二屏蔽层SHL2的材料不同的材料。
图7C示出了第二栅极绝缘层GI2和包括第一层间绝缘层IL1和第二层间绝缘层IL2的两个层间绝缘层布置在栅电极G3与源电极S3和漏电极D3之间的示例。屏蔽层SHL可包括第一屏蔽层SHL1和第二屏蔽层SHL2，并且第一屏蔽层SHL1和第二屏蔽层SHL2可包括相同的材料。例如，第一屏蔽层SHL1和第二屏蔽层SHL2可包括与用于形成电容器Cst的上部电极CE2的材料相同的材料。第一屏蔽层SHL1和第二屏蔽层SHL2也可包括不同的材料。
在图7A至图7C的实施例中，第一屏蔽层SHL1和第二屏蔽层SHL2中的每个与半导体层A3的中间区域M3完全重叠。然而，本发明不限于此。在示例性实施例中，如图7D中所示，第一屏蔽层SHL1和第二屏蔽层SHL2中的每个可与半导体层A3的中间区域M3的部分重叠。第一屏蔽层SHL1和第二屏蔽层SHL2被偏置。因此，第一屏蔽层SHL1与半导体层A3的中间区域M3重叠的一部分可不同于第二屏蔽层SHL2与半导体层A3的中间区域M3重叠的一部分。第二屏蔽层SHL2可与第一屏蔽层SHL1的局部区R重叠。
尽管未示出，但是在图7D中的示例性实施例中，第三屏蔽层SHL3可进一步位于第一屏蔽层SHL1和第二屏蔽层SHL2上，如图7B中所示。第三屏蔽层SHL3可关于第一屏蔽层SHL1和/或第二屏蔽层SHL2偏置，并且因此，可与第一屏蔽层SHL1和/或第二屏蔽层SHL2的部分重叠。本发明不限于此。在示例性实施例中，第三屏蔽层SHL3可与第一屏蔽层SHL1和第二屏蔽层SHL2完全重叠。
在图7A至图7D中，第一屏蔽层SHL1、第二屏蔽层SHL2和第三屏蔽层SHL3可电连接到具有恒定电压的线，并且因此，可将恒定电压施加到第一屏蔽层SHL1、第二屏蔽层SHL2和第三屏蔽层SHL3。
在图7A至图7D中，已描述了分别连接到第三薄膜晶体管T3的源极区域S3'和漏极区域D3'的源电极S3和漏电极D3。在一些示例性实施例中，源极区域S3'和漏极区域D3'可分别是源电极S3的一部分和漏电极D3的一部分。在下文中，薄膜晶体管的源极区域和漏极区域可被用作分别包括源电极和漏电极。
图8是示出根据示例性实施例的布置在显示装置的像素电路中的多个薄膜晶体管和电容器的位置的布局图。图9A和图9B是图8的包括第三薄膜晶体管的区的放大图。图10是沿图8的线II-II'截取的显示装置的示意性截面图；并且图11是沿图8的线III-III'截取的显示装置的示意性截面图。图8的像素电路PC可以是图6中所示的像素电路。
参照图8，根据示例性实施例的显示装置的像素电路PC可包括在x方向上延伸的第一扫描线SL1、第二扫描线SL2、第三扫描线SL3、发射控制线EL、第一初始化电压线VL1和第二初始化电压线VL2，并且可包括在与x方向交叉的y方向上延伸的数据线DL和电源电压线PL。
而且，像素电路PC可包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7和电容器Cst。第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7可由薄膜晶体管来实现。在下文中，将描述第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7。
第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7可沿半导体层ACT布置，并且半导体层ACT的局部区可包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6和第七薄膜晶体管T7的半导体层。
在下文中，将参照图10和图11对此进行描述。
半导体层ACT可形成在衬底100上。在示例性实施例中，缓冲层110可形成在衬底100上，并且半导体层ACT可形成在缓冲层110上。
衬底100可包括玻璃材料、陶瓷材料、金属材料或者柔性或可弯曲的材料。当衬底100是柔性的或可弯曲的时，衬底100可包括聚合物树脂，诸如聚醚砜(PES)、聚丙烯酸酯、聚醚酰亚胺、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚芳酯、聚酰亚胺(PI)、聚碳酸酯(PC)或乙酸丙酸纤维素(CAP)。衬底100可具有多层结构。例如，如图10的放大图中所示，衬底100可包括第一基础层101、第一阻挡层102、第二基础层103和第二阻挡层104。
第一基础层101和第二基础层103可包括上述聚合物树脂。作为用于防止外部异物的渗透的层的第一阻挡层102和第二阻挡层104可具有包括诸如硅氮化物(SiNx)和硅氧化物(SiOx)的无机材料的单层结构或多层结构。
缓冲层110可设置在衬底100的上表面上以提供平坦化的表面。缓冲层110可包括诸如硅氧化物(SiOx)的氧化物层和/或诸如硅氮化物(SiNx)或氮氧化硅(SiON)的氮化物层。
半导体层ACT可包括低温多晶硅(LTPS)。多晶硅材料具有高电子迁移率(100/Vs或更高)、低能耗功率和优异的可靠性。在示例性实施例中，半导体层ACT可包括非晶硅(a-Si)和/或氧化物半导体。多个薄膜晶体管的局部半导体层可由LTPS形成，并且半导体层ACT的其他半导体层可包括a-Si和/或氧化物半导体。
第一薄膜晶体管T1至第七薄膜晶体管T7中的每个的半导体层ACT可包括源极区域、漏极区域以及在源极区域和漏极区域之间的沟道区域。在示例性实施例中，第一薄膜晶体管T1至第七薄膜晶体管T7中的每个可由半导体层ACT的相应部分形成。源极区域和漏极区域可以是沟道区域附近的掺杂区域。源极区域和漏极区域的位置可根据示例性实施例来颠倒。在示例性实施例中，源极区域和漏极区域也可用作薄膜晶体管的源电极和漏电极。
第一栅极绝缘层111可位于半导体层ACT上，并且第一晶体管T1的栅电极G1、第一扫描线SL1、第二扫描线SL2、第三扫描线SL3和发射控制线EL可位于第一栅极绝缘层111上。
第一栅极绝缘层111可包括氧化硅(SiO2)、硅氮化物(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnO)。
第二薄膜晶体管T2的栅电极G2以及第三薄膜晶体管T3的栅电极G31和G32可以是与第二薄膜晶体管T2和第三薄膜晶体管T3的沟道区域交叉的第一扫描线SL1的部分或第一扫描线SL1的突出部分。第四薄膜晶体管T4的栅电极G41和G42可以是与半导体层或者部分交叉的第二扫描线SL2的部分或第二扫描线SL2的突出部分。第七薄膜晶体管T7的栅电极G7可以是第三扫描线SL3的与半导体层交叉的部分。第五薄膜晶体管T5的栅电极G5和第六薄膜晶体管T6的栅电极G6可以是与半导体层或者部分交叉的发射控制线EL的部分或者发射控制线EL的突出部分。第一薄膜晶体管T1的栅电极G1可被设置为岛型。
第二栅极绝缘层112可设置在第一扫描线SL1、第二扫描线SL2、第三扫描线SL3和发射控制线EL上。第二栅极绝缘层112可包括氧化硅(SiO2)、硅氮化物(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnO)。
电极电压线HL、第一初始化电压线VL1和第二初始化电压线VL2可布置在第二栅极绝缘层112上。
电极电压线HL可覆盖第一薄膜晶体管T1的栅电极G1的至少一部分，并且可被配置为与第一薄膜晶体管T1的栅电极G1形成电容器Cst。电容器Cst的下部电极CE1可与第一薄膜晶体管T1的栅电极G1形成为单个主体。例如，第一薄膜晶体管T1的栅电极G1可用作电容器Cst的下部电极CE1。在电极电压线HL中与第一薄膜晶体管T1的栅电极G1重叠的区可以是电容器Cst的上部电极CE2。因此，第二栅极绝缘层112可用作电容器Cst的介电层。开口SOP可形成在电容器Cst的上部电极CE2中。节点电极174可被配置为通过开口SOP将电容器Cst的下部电极CE1电连接到第三薄膜晶体管T3的漏极区域D3。例如，节点电极174包括延伸通过层间绝缘层113和第二栅极绝缘层112以与栅电极G1接触的一部分。节点电极174的该部分经由开口SOP延伸通过上部电极CE2而不与上部电极CE2接触。
第一初始化电压线VL1可包括与第四薄膜晶体管T4的中间区域M4重叠的一部分。例如，第一初始化电压线VL1的与第四薄膜晶体管T4的中间区域M4重叠的部分可用作屏蔽层。
在平面图中，第二初始化电压线VL2可介于发射控制线EL和第三扫描线SL3之间。
第一屏蔽层SHL1可位于第二栅极绝缘层112上。第一屏蔽层SHL1的部分可与第三薄膜晶体管T3的中间区域M3重叠。而且，第一屏蔽层SHL1可与第四薄膜晶体管T4的漏极区域D4和源极区域S4重叠。
第一屏蔽层SHL1、电极电压线HL、第一初始化电压线VL1和第二初始化电压线VL2可具有包括来自Al、Pt、Pd、Ag、Mg、Au、Ni、Nd、Ir、Cr、Li、Ca、Mo、Ti、W和Cu之中的一种或多种材料的单层结构或多层结构。
层间绝缘层113位于第一屏蔽层SHL1、电极电压线HL、第一初始化电压线VL1和第二初始化电压线VL2上。层间绝缘层113可包括氧化硅(SiO2)、硅氮化物(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnO)。
电源电压线PL、节点电极174、第一连接线175和第二连接线176以及第一连接电极177和第二连接电极178可位于层间绝缘层113上。电源电压线PL、节点电极174、第一连接线175和第二连接线176以及第一连接电极177和第二连接电极178可包括包含Mo、Al、Cu或Ti的导电材料，并且可具有包括上述材料的多层结构或单层结构。例如，电源电压线PL、节点电极174、第一连接线175和第二连接线176以及第一连接电极177和第二连接电极178可具有包括Ti/Al/Ti的多层结构。
电源电压线PL可在平面图中介于数据线DL和与右侧相邻的像素电路的数据线DL'之间。电源电压线PL可通过形成在层间绝缘层113中的接触孔12电连接到电容器Cst的上部电极CE2。因此，电极电压线HL可具有与电源电压线PL相同的电压电平(恒定电压)。电源电压线PL的在x方向上突出并且延伸的一部分可通过接触孔13'电连接到与右侧相邻的像素电路的第五薄膜晶体管的漏极区域D5。例如，图8中所示的像素电路PC的第五薄膜晶体管的漏极区域D5可通过接触孔13电连接到在x方向上从与左侧相邻的像素电路的电源电压线PL突出并且延伸的一部分。电源电压线PL的部分可与第三薄膜晶体管的中间区域M3的至少部分重叠。
如图9A和图10中所示，电源电压线PL可包括与第一屏蔽层SHL1的与第三薄膜晶体管的中间区域M3重叠的部分重叠的第二屏蔽层SHL2。例如，第二屏蔽层SHL2可以是电源电压线PL的部分。如图9A中所示，电源电压线PL可通过接触孔20电连接到第一屏蔽层SHL1。例如，第一屏蔽层SHL1和第二屏蔽层SHL2可从电源电压线PL接收恒定电压。
在平面图中，第一屏蔽层SHL1的第一部分131可在数据线DL和节点电极174之间，并且可屏蔽数据线DL和节点电极174之间的耦合。第一屏蔽层SHL1的第二部分132可与第三薄膜晶体管T3的中间区域M3重叠，并且可屏蔽第三薄膜晶体管T3的半导体层A3不受外部光的影响。第一屏蔽层SHL1可包括在第一部分131和第二部分132之间的第三部分133。第一屏蔽层SHL1的第三部分133可与第四薄膜晶体管T4的源极区域S4和漏极区域D4重叠。
在图9A中，第一屏蔽层SHL1的第二部分132可与第三薄膜晶体管T3的中间区域M3部分重叠。并且第二屏蔽层SHL2可与第三薄膜晶体管T3的中间区域M3的未与第一屏蔽层SHL1的第二部分132重叠的一部分重叠。第二屏蔽层SHL2可与第一屏蔽层SHL1的第二部分132和第一屏蔽层SHL1的第三部分133部分重叠。在示例性实施例中，如图9B中所示，第二屏蔽层SHL2可完全覆盖第三薄膜晶体管T3的中间区域M3和第一屏蔽层SHL1的第二部分132。
节点电极174的一端可通过接触孔14电连接到第三薄膜晶体管T3的漏极区域D3和第四薄膜晶体管T4的漏极区域D4，并且节点电极174的另一端可通过接触孔15电连接到第一薄膜晶体管T1的栅电极G1。接触孔15可与形成在电容器Cst的上部电极CE2中的开口SOP重叠。
第一连接线175的一端可通过接触孔16电连接到第四薄膜晶体管T4的源极区域S4，并且第一连接线175的另一端可通过接触孔17电连接到第一初始化电压线VL1。
第二连接线176的一端可通过接触孔18电连接到第七薄膜晶体管T7的漏极区域D7，并且第二连接线176的另一端可通过接触孔19电连接到第二初始化电压线VL2。相同的恒定电压(例如，-2V)可被施加到第一初始化电压线VL1和第二初始化电压线VL2。
第一连接电极177可通过接触孔11电连接到第二薄膜晶体管T2的源极区域S2。
第二连接电极178可通过接触孔21电连接到第六薄膜晶体管T6的漏极区域D6。
第一平坦化层114可位于电源电压线PL、节点电极174、第一连接线175和第二连接线176以及第一连接电极177和第二连接电极178上。数据线DL和第三连接电极181可位于第一平坦化层114上。
数据线DL可通过接触孔23电连接到第一连接电极177，从而电连接到第二薄膜晶体管T2的源极区域S2。
第三连接电极181可通过接触孔24电连接到第二连接电极178，从而电连接到第六薄膜晶体管T6的漏极区域D6。第三连接电极181可通过接触孔27电连接到像素电极221。
尽管未示出，但是如图7B中所示，第三屏蔽层位于与数据线DL相同的层上，并且其具有至少一部分与第三薄膜晶体管T3的中间区域M3重叠。第三屏蔽层的至少一部分可与第一屏蔽层SHL1和/或第二屏蔽层SHL2重叠。
第二平坦化层115可位于数据线DL和第三连接电极181上，并且有机发光二极管OLED可位于第二平坦化层115上。
第一平坦化层114和第二平坦化层115可具有平坦的上表面，使得可平坦地形成像素电极221。第一平坦化层114和第二平坦化层115可具有包括有机材料的单层结构或多层结构。第一平坦化层114和第二平坦化层115可包括通用聚合物(诸如苯并环丁烯(BCB)、聚酰亚胺、六甲基二硅氧烷(HMDSO)、聚甲基丙烯酸甲酯(PXMMA)或聚苯乙烯(PS))、具有酚类基团的聚合物衍生物、丙烯酸类聚合物、酰亚胺类聚合物、芳基醚类聚合物、酰胺类聚合物、氟类聚合物、对二甲苯类聚合物、乙烯醇类聚合物及其混合物。
在示例性实施例中，第一平坦化层114和第二平坦化层115可包括无机材料。第一平坦化层114和第二平坦化层115可包括氧化硅(SiO2)、硅氮化物(SiNx)、氮氧化硅(SiON)、氧化铝(Al2O3)、氧化钛(TiO2)、氧化钽(Ta2O5)、氧化铪(HfO2)或氧化锌(ZnO)。当第一平坦化层114和第二平坦化层115包括无机材料时，可执行化学平坦化抛光以形成第一平坦化层114和第二平坦化层115。在示例性实施例中，第一平坦化层114和第二平坦化层115可包括有机材料和无机材料这两者。
像素限定层116可位于第二平坦化层115上。像素限定层116可具有用于暴露像素电极221的部分的开口，从而限定像素的发射区域。而且，像素限定层116可增加像素电极221的边缘和相对电极223之间的距离，从而防止在像素电极221的边缘发生电弧放电。像素限定层116可包括有机绝缘材料，诸如聚酰亚胺、聚酰胺、丙烯酸树脂、BCB、HMDSO和酚醛树脂。
有机发光二极管OLED可包括像素电极221、中间层222和相对电极223。有机发光二极管OLED与参照图4的描述相同。图4的平坦化层PNL可以是图10的第二平坦化层115。如参照图4所描述的，中间层222包括发射层222b、第一功能层222a和/或第二功能层222c。相对电极223可形成为单个主体，以对应于多个像素电极221。
第一初始化电压线VL1、第二扫描线SL2、第二初始化电压线VL2和第三扫描线SL3可在y方向上彼此相邻的两个像素电路间共享。
例如，第一初始化电压线VL1和第二扫描线SL2可电连接到位于如图8中所示的像素电路PC的y方向的上部的相邻像素电路的第七薄膜晶体管。因此，相邻像素电路的第七薄膜晶体管可接收施加到第二扫描线SL2的前一扫描信号作为扫描信号，并且可从第一初始化电压线VL1接收初始化电压。类似地，第二初始化电压线VL2和第三扫描线SL3可电连接到位于如图8中所示的像素电路PC的y方向上的下部的相邻像素电路的第四薄膜晶体管，并且因此相邻像素电路的第四薄膜晶体管可接收施加到第三扫描线SL3的扫描信号作为前一扫描信号并且可从第二初始化电压线VL2接收初始化电压。
尽管未示出，但是薄膜封装层(未示出)或密封衬底(未示出)可位于相对电极223上，从而覆盖有机发光二极管OLED以保护有机发光二极管OLED。薄膜封装层(未示出)可覆盖显示区域DA并且可延伸到显示区域DA的外部。薄膜封装层可包括包含无机材料的至少一个无机封装层和包含有机材料的至少一个有机封装层。在一些示例性实施例中，薄膜封装层可具有第一无机封装层/有机封装层/第二无机封装层的堆叠结构。密封衬底(未示出)可与衬底100间隔开，并且可使用诸如密封剂或玻璃料的密封构件在外围区域PA中接合到衬底100。
而且，在像素限定层116上还可包括用于防止掩模压印的隔离物。
在图8中，包括第一屏蔽层SHL1和第二屏蔽层SHL2的双屏蔽层可被定位为与第三薄膜晶体管T3的中间区域M3重叠，并且第一初始化电压线VL1可作为单屏蔽层被定位为与第四薄膜晶体管T4的中间区域M4重叠。在示例性实施例中，层间绝缘层113上的屏蔽层(例如，图10中的第二屏蔽层SHL2)和/或第一平坦化层114上的屏蔽层(例如，图7B中的第三屏蔽层SHL3)可进一步定位成与第四薄膜晶体管T4的中间区域M4重叠。层间绝缘层113上的屏蔽层和电源电压线PL可包括相同的材料并且可位于相同的层上。第一平坦化层114上的屏蔽层和数据线DL可包括相同的材料并且可位于相同的层上。
在图8、图10和图11中，数据线DL可位于第一平坦化层114上，并且可通过第一连接电极177电连接到第二薄膜晶体管T2的源极区域S2。电源电压线PL可位于层间绝缘层113上。本发明不限于此。在示例性实施例中，数据线DL和电源电压线PL可位于相同的层上。在这种情况下，可定位电源电压线PL，使得数据线DL和电源电压线PL可彼此绝缘，并且作为与电源电压线PL分离的元件的第二屏蔽层可设置为岛型。电源电压线PL可电连接到第一屏蔽层SHL1，并且岛型的第二屏蔽层可电连接到第一屏蔽层SHL1。第二屏蔽层和电源电压线PL可包括相同的材料，并且可设置在相同的层(例如，第一平坦化层114)上，或者第二屏蔽层和第三连接电极181可包括相同的材料并且可设置在相同的层(例如，第一平坦化层114)上。
在根据一个或多个实施例的显示装置中，像素中的薄膜晶体管的外部影响可被最小化，使得可提供高品质的图像。本公开的范围不受这些效果的限制。
应当理解的是，本文中描述的实施例应仅在描述性意义上考虑，并且不用于限制的目的。在每个实施例内的特征或方面的描述通常应被认为可用于其他实施例中的其他类似的特征或方面。尽管已经参照图描述了一个或多个实施例，但是本领域普通技术人员将理解的是，在不脱离由以下权利要求所限定的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种显示装置，包括：
像素电路，设置在衬底上；以及
显示元件，位于所述像素电路上，
其中，所述像素电路包括：
第一薄膜晶体管，包括第一半导体层和与所述第一半导体层绝缘的第一栅电极；
第二薄膜晶体管，包括第二半导体层和与所述第二半导体层绝缘的第二栅电极，所述第二半导体层连接至所述第一半导体层和所述第一栅电极；
第一屏蔽层，与所述第二半导体层重叠；以及
第二屏蔽层，与所述第二半导体层重叠并且堆叠在所述第一屏蔽层上。
2.根据权利要求1所述的显示装置，
其中，所述第二半导体层包括第一沟道区域和第二沟道区域，
其中，所述第二栅电极包括与所述第一沟道区域重叠的第一子栅电极和与所述第二沟道区域重叠的第二子栅电极，并且
其中，所述第二屏蔽层与所述第一沟道区域和所述第二沟道区域之间的一部分重叠。
3.根据权利要求2所述的显示装置，
其中，所述第一子栅电极和所述第二子栅电极位于相同的层上。
4.根据权利要求1所述的显示装置，
其中，所述第一屏蔽层和所述第二屏蔽层包括相同的材料。
5.根据权利要求1所述的显示装置，
其中，所述第一屏蔽层和所述第二屏蔽层包括彼此不同的材料。
6.根据权利要求1所述的显示装置，
其中，所述像素电路还包括：
电容器，包括上部电极和所述第一栅电极的作为下部电极的一部分；以及
电源电压线，连接到所述上部电极，
其中，所述上部电极与所述第一栅电极的所述一部分重叠。
7.根据权利要求6所述的显示装置，
其中，所述第一屏蔽层、所述第二屏蔽层和所述上部电极包括相同的材料。
8.根据权利要求6所述的显示装置，
其中，所述第二屏蔽层是所述电源电压线的一部分，并且
其中，所述第一屏蔽层连接到所述电源电压线。
9.根据权利要求6所述的显示装置，
其中，所述第一屏蔽层和所述上部电极包括相同的材料，并且
其中，所述第二屏蔽层和所述电源电压线包括相同的材料。
10.根据权利要求1所述的显示装置，
其中，所述像素电路还包括：
电容器，包括上部电极和所述第一栅电极的作为下部电极的一部分；
电源电压线，连接到所述上部电极；以及
第三屏蔽层，堆叠在所述第二屏蔽层上，
其中，所述第二屏蔽层介于所述第一屏蔽层和所述第三屏蔽层之间，
其中，所述上部电极和所述第一屏蔽层位于相同的层上，
其中，所述上部电极与所述第一栅电极的所述一部分重叠，
其中，所述电源电压线和所述第二屏蔽层位于相同的层上，并且
其中，所述第三屏蔽层与所述第二半导体层重叠。
11.根据权利要求10所述的显示装置，还包括：
数据线，连接到所述像素电路，
其中，所述数据线和所述第三屏蔽层位于相同的层上。
12.根据权利要求11所述的显示装置，
其中，所述第一屏蔽层和所述上部电极包括相同的材料，
其中，所述第二屏蔽层和所述电源电压线包括相同的材料，并且
其中，所述第三屏蔽层和所述数据线包括相同的材料。
13.根据权利要求10所述的显示装置，
其中，所述第三屏蔽层连接到所述电源电压线。
14.一种显示装置，包括：
像素电路，设置在衬底上；以及
显示元件，位于所述像素电路上，
其中，所述像素电路包括：
薄膜晶体管，包括：包括第一沟道区域和第二沟道区域的半导体层、与所述第一沟道区域重叠的第一子栅电极和与所述第二沟道区域重叠的第二子栅电极；
第一屏蔽层，与所述第一沟道区域和所述第二沟道区域之间的一部分重叠；以及
第二屏蔽层，堆叠在所述第一屏蔽层上。
15.根据权利要求14所述的显示装置，
其中，所述第一屏蔽层和所述第二屏蔽层包括相同的材料。
16.根据权利要求14所述的显示装置，
其中，所述第一屏蔽层和所述第二屏蔽层包括彼此不同的材料。
17.根据权利要求14所述的显示装置，
其中，所述像素电路还包括：
电容器，所述电容器包括下部电极和上部电极，
其中，所述下部电极、所述第一子栅电极和所述第二子栅电极位于相同的层上，并且
其中，所述上部电极与所述下部电极重叠；以及
电源电压线，所述电源电压线连接到所述电容器的所述上部电极，
其中，所述第一屏蔽层和所述电容器的所述上部电极包括相同的材料，并且
其中，所述第二屏蔽层和所述电源电压线包括相同的材料。
18.根据权利要求17所述的显示装置，
其中，所述第二屏蔽层是所述电源电压线的一部分，并且
其中，所述第一屏蔽层连接到所述电源电压线。
19.根据权利要求18所述的显示装置，
其中，所述像素电路还包括：位于所述第二屏蔽层上的第三屏蔽层，
其中，所述第三屏蔽层与所述第一沟道区域和所述第二沟道区域之间的所述一部分重叠。
20.根据权利要求19所述的显示装置，
还包括：连接到所述像素电路的数据线，
其中，所述数据线与所述第三屏蔽层位于相同的层上。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210070462A (ko) 2019-12-04 2021-06-15 삼성디스플레이 주식회사 표시장치
CN111179859B (zh) * 2020-03-16 2021-03-02 京东方科技集团股份有限公司 一种像素电路、显示面板及显示装置
US11997898B2 (en) * 2020-12-28 2024-05-28 Boe Technology Group Co., Ltd. Display panel and display device including blocker
KR20220131436A (ko) * 2021-03-18 2022-09-28 삼성디스플레이 주식회사 표시 장치

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747830A (en) * 1995-09-14 1998-05-05 Canon Kabushiki Kaisha Semiconductor display device with a hydrogen supply and hydrogen diffusion barrier layers
US20030059986A1 (en) * 2001-06-01 2003-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and displaly device
CN104465675A (zh) * 2014-12-31 2015-03-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板、液晶面板以及液晶显示器
JP3197989U (ja) * 2015-03-31 2015-06-11 セイコーエプソン株式会社 電気光学装置、及び電子機器
EP3232475A1 (en) * 2016-04-04 2017-10-18 Samsung Display Co., Ltd. Organic light-emitting diode display apparatus
US20190081090A1 (en) * 2017-09-08 2019-03-14 Samsung Display Co., Ltd. Display device
US20190331972A1 (en) * 2018-04-25 2019-10-31 Seiko Epson Corporation Electro-optical device and electronic apparatus

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674107B1 (ko) 2005-05-11 2007-01-24 한양대학교 산학협력단 디스플레이 구동회로 및 화소 셀
KR101270168B1 (ko) 2006-09-19 2013-05-31 삼성전자주식회사 유기 전자발광디스플레이 및 그 제조방법
KR102050460B1 (ko) 2012-11-30 2019-11-29 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 그를 이용한 디스플레이 장치
KR102045036B1 (ko) * 2013-08-27 2019-11-14 엘지디스플레이 주식회사 고 개구율 유기발광 다이오드 표시장치 및 그 제조 방법
KR102346262B1 (ko) 2014-07-14 2022-01-03 엘지디스플레이 주식회사 유기 발광 표시장치 및 이를 제조하는 방법
US10083990B2 (en) * 2014-08-29 2018-09-25 Lg Display Co., Ltd. Thin film transistor substrate and display device using the same
EP3029733B1 (en) * 2014-12-06 2020-03-04 LG Display Co., Ltd. Organic light emitting display device
KR102491117B1 (ko) 2015-07-07 2023-01-20 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102628884B1 (ko) * 2015-11-27 2024-01-26 엘지디스플레이 주식회사 유기발광 다이오드 표시장치
KR102464900B1 (ko) 2016-05-11 2022-11-09 삼성디스플레이 주식회사 디스플레이 장치
TWI622935B (zh) * 2016-07-20 2018-05-01 速博思股份有限公司 免除干擾的指紋辨識裝置
KR20180040185A (ko) 2016-10-11 2018-04-20 삼성디스플레이 주식회사 표시 장치
KR101980781B1 (ko) * 2016-10-31 2019-05-21 엘지디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20180076661A (ko) * 2016-12-28 2018-07-06 엘지디스플레이 주식회사 표시 장치용 기판과 그를 포함하는 표시 장치
KR102448065B1 (ko) 2017-11-30 2022-09-28 엘지디스플레이 주식회사 유기 발광 표시 장치
TWI628639B (zh) * 2017-12-28 2018-07-01 友達光電股份有限公司 顯示面板
KR102652033B1 (ko) * 2019-08-07 2024-03-26 엘지디스플레이 주식회사 유기 발광 표시 장치
KR20210070462A (ko) 2019-12-04 2021-06-15 삼성디스플레이 주식회사 표시장치

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747830A (en) * 1995-09-14 1998-05-05 Canon Kabushiki Kaisha Semiconductor display device with a hydrogen supply and hydrogen diffusion barrier layers
US20030059986A1 (en) * 2001-06-01 2003-03-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and displaly device
CN104465675A (zh) * 2014-12-31 2015-03-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板、液晶面板以及液晶显示器
JP3197989U (ja) * 2015-03-31 2015-06-11 セイコーエプソン株式会社 電気光学装置、及び電子機器
EP3232475A1 (en) * 2016-04-04 2017-10-18 Samsung Display Co., Ltd. Organic light-emitting diode display apparatus
US20190081090A1 (en) * 2017-09-08 2019-03-14 Samsung Display Co., Ltd. Display device
US20190331972A1 (en) * 2018-04-25 2019-10-31 Seiko Epson Corporation Electro-optical device and electronic apparatus

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